TWI636952B - 使用介電膜以減少奈米線發光二極體中之透明導電氧化物之電阻率 - Google Patents
使用介電膜以減少奈米線發光二極體中之透明導電氧化物之電阻率 Download PDFInfo
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Abstract
各種實施例包括製造發光二極體(LED)裝置(諸如奈米線LED裝置)之方法，該等方法包括在LED裝置之非平面表面之至少一部分上形成透明導電材料層，及在該透明導電材料層之至少一部分上沉積介電材料層，其中沉積該介電材料層包括以下至少一者：(a)利用化學氣相沉積(CVD)法沉積該層，(b)在200℃或更高之溫度下沉積該層，及(c)利用該介電材料之一或多種化學活性前驅體沉積該層。
Description
奈米線發光二極體(LED)作為平面LED之替代物越來越受到關注。與以習知整平技術生產之LED相比，奈米線LED因為奈米線之三維本質而提供獨特的性質，因為晶格匹配限制較少而在材料組合中具有改良可撓性及提供在較大基板上加工之機會。
儘管奈米線LED具有優勢，但希望進一步提高奈米線LED之光提取效率。
實施例包括製造發光二極體(LED)裝置(諸如奈米線LED裝置)之方法，該等方法包括在LED裝置之非平面表面之至少一部分上形成透明導電材料層，及在該透明導電材料層之至少一部分上沉積介電材料層，其中沉積該介電材料層包括以下至少一者：(a)利用化學氣相沉積(CvD)法沉積該層，(b)在200℃或更高(例如200℃至600℃)之溫度下沉積該層，及(c)利用該介電材料之一或多種化學活性前驅體沉積該層。
在各種實施例中，在透明導電材料(例如，電極)層上沉積介電材料層可減少該透明導電材料層之電阻率，從而使電流擁擠最小化或消除，並提高非平面LED裝置(諸如奈米線LED裝置)之光提取效率。在
實施例中，在透明導電材料層上添加介電材料層可使裝置中之透明導電材料層之電阻率減少至無介電材料層之裝置中之透明導電材料之電阻率之50%或更小之值。
其他實施例包括根據該等實施例方法製造之發光二極體(LED)裝置(諸如奈米線LED裝置)。
1‧‧‧奈米線
2‧‧‧n型奈米線核
3‧‧‧p型殼
4‧‧‧中間主動層
5‧‧‧生長基板
6‧‧‧生長遮罩或介電遮罩層
7‧‧‧緩衝層
100‧‧‧奈米線LED
101‧‧‧n-GaN核
103‧‧‧n-GaN緩衝層
105‧‧‧InGaN量子井主動區域
106‧‧‧介電或遮罩層
107‧‧‧GaN量子井主動區域
109‧‧‧p-AlGaN外部殼
111‧‧‧p-GaN外部殼/p-GaN外層/p-GaN層
113‧‧‧垂直側壁
115‧‧‧圓錐形尖端
117‧‧‧電接觸材料層/電接觸材料/ITO層
119‧‧‧介電材料層
400‧‧‧奈米線LED裝置/LED裝置/裝置
401‧‧‧奈米線
402‧‧‧半導體核/奈米線核
403‧‧‧奈米殼/外部殼
406‧‧‧遮罩層
407‧‧‧緩衝層/n-型緩衝層
408‧‧‧支撐件/底部基板層
411‧‧‧透明導電氧化物層/ITO電極層/TCO層
413‧‧‧p-側金屬接觸件/金屬接觸件
415‧‧‧n-側接觸區域
417‧‧‧n-側金屬接觸件
500‧‧‧奈米線LED裝置/LED裝置/裝置
501‧‧‧奈米線
502‧‧‧第一導電型半導體核/奈米線核
503‧‧‧第二導電型奈米殼/外部殼
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507‧‧‧n型緩衝層/緩衝層/n-GaN緩衝層
508‧‧‧支撐件/底部基板層
510‧‧‧介電層/介電材料層/SiO2層/介電材料
511‧‧‧透明導電氧化物(TCO)材料層/TCO層/電極層/ITO層
513‧‧‧p-側金屬接觸件/金屬接觸件
515‧‧‧n-側接觸區域/n接觸區域
516‧‧‧p-側接觸區域/p接觸區域
517‧‧‧n-側金屬接觸件/金屬接觸件
併入本文中並構成本說明書之一部分之附圖圖解說明本發明之實例實施例，並與上文給出之一般說明及下文給出之詳細說明一起用於解釋本發明之特徵。
圖1示意性地圖解說明根據一實施例之在透明導電氧化物(TCO)層上具有介電材料層之奈米線LED之側橫截面視圖。
圖2示意性地圖解說明根據本發明實施例之奈米線LED陣列之基元之側橫截面視圖。
圖3示意性地圖解說明根據本發明實施例之緩衝層上之奈米線LED陣列之基元之側橫截面視圖。
圖4A係先前技術之奈米線LED裝置之部分橫截面視圖。
圖4B係圖4A之先前技術奈米線LED裝置之俯視圖。
圖4C係根據圖4A-B製造之奈米線LED裝置之橫截面SEM圖像。
圖4D係根據圖4A-B製造之奈米線LED裝置之照片。
圖5A示意性地圖解說明根據一實施例之在透明導電氧化物(TCO)層上具有介電材料層之奈米線LED裝置之部分側橫截面視圖。
圖5B係圖5A之奈米線LED裝置之部分橫截面視圖，其圖解說明n-金屬接觸件。
圖5C係圖5A之奈米線LED裝置之俯視圖。
圖5D係根據圖5A-C製造之奈米線LED裝置之橫截面SEM圖像。
圖5E係根據圖5A-C製造之奈米線LED裝置之照片。
將參考附圖詳盡地描述各種實施例。只要可能，該等圖式始終將使用相同的參考數字指代相同或相似部份。參考特定實例及實施案係用於說明性目的，且無意限制本發明或申請專利範圍之範疇。
本發明實施例包括奈米線基半導體裝置(諸如奈米線LED)及製造具有低電流擁擠及高光提取效率之奈米線LED之方法。與習知平面LED相比，奈米線LED(諸如GaN奈米線LED)在提高效率及波長穩定性方面具有前景性。然而，此等裝置之光提取效率可能並非最佳，因為透明導電氧化物(TCO)材料電極之電阻率相對較高，其可導致電流擁擠及效率降低。
各種實施例包括LED裝置，其非平面表面之至少一部分上具有透明導電材料層及在該透明導電材料層之至少一部分上具有介電材料層。該LED裝置可包括奈米線LED陣列，且該LED裝置之非平面表面可包括大體上垂直於支撐基板表面(例如，在直角±60°內)配置之奈米線陣列之上表面。該介電材料可具有比該透明導電材料之電阻率大102倍(例如，大1010倍，諸如大於1014倍，包括103至1015倍)之電阻率。該透明導電材料可係透明導電氧化物(TCO)，諸如氧化銦錫(ITO)。該介電材料可係(例如)SiO2、SiN及/或Al2O3。在實施例中，該介電材料層可藉由化學氣相沉積(CVD)沉積於該透明導電材料層上。在實施例中，該介電材料層可在高溫(例如200℃或更高，諸如200℃-600℃)下沉積於該透明導電材料層上。在實施例中，該介電材料層可利用該介電材料之一或多種化學活性前驅體沉積於該透明導電材料層上。
該介電材料層可具有針對該LED裝置之至少一種發射波長(其可係可見波長、紅外(IR)波長或紫外(UV)波長)之高透射率(例如，大於85%，諸如大於90%或95%)。在一實施例中，該LED裝置之至少一種
發射波長可係可見波長，諸如在390-700nm(例如，450-550nm)之間。在透明導電材料(例如，電極)層上添加介電材料層可減少該透明導電材料層之電阻率，從而使電流擁擠最小化或消除，並提高非平面LED裝置(諸如奈米線LED裝置，包括GaN奈米線LED裝置)之光提取效率。在實施例中，在透明導電材料層上添加介電材料層可使裝置中之透明導電材料層之電阻率減少至無介電材料層之裝置中之透明導電材料之電阻率之50%或更小(例如，10-50%)之值。
在奈米技術領域中，奈米線通常被理解為具有奈米級或奈米尺寸之橫向尺寸(例如，圓柱體奈米線之直徑或者錐體或六邊形奈米線之寬度)，而其軸向尺寸無限制之奈米結構。此等奈米結構通常亦稱為奈米鬚、一維奈米元件、奈米棒、奈米管等。該等奈米線可具有上至約2微米之直徑或寬度。該等奈米線之小尺寸提供獨特物理、光學及電子性質。此等性質可(例如)用於形成利用量子力學效應(例如，利用量子線)之裝置或形成組成上具有通常因大晶格失配而無法組合之不同材料之異質結構。如術語奈米線所暗示，一維本質可與細長形狀相關聯。因為奈米線可具有各種橫截面形狀，所以直徑意指有效直徑。所謂有效直徑，其意指該結構之橫截面之長軸及短軸之平均值。雖然在圖式中奈米元件顯示呈柱狀且基於奈米線核，但應注意，該等核亦可具有其他幾何結構，諸如具有各種多邊形底面(諸如正方形、六邊形、八邊形等)之錐體。因此，如本文所使用，該核可包括寬度或直徑小於2微米且長度大於1微米之任何適宜元件，且可包括單一結構或多部件結構。例如，該核可包括具有一種導電型之半導體奈米線，或其可包括被一或多個具有相同導電型之半導體殼包圍之具有一種導電型之半導體奈米線，且該核具有柱狀或錐體形狀。為簡便起見，單部件奈米線柱狀核將在下文中描述並示於圖式中。
所有提及上部、頂部、下部、向下等之情形均將基板視為在底
部，且奈米線自該基板向上延伸。垂直係指垂直於該基板所形成之平面之方向，且水平係指平行於該基板所形成之平面之方向。該命名法僅係出於便於理解而引入，且不應視作對具體總成取向等之限制。
在實施例方法中，光學透射性介電材料(例如，SiO2、SiN、Al2O3等)層可形成於LED裝置(奈米線LED)之非平面表面上之透明導電材料層之至少一部分上。該介電材料層可如下形成：藉由化學氣相沉積(CVD)或另一在高溫(例如，200℃至600℃，諸如200℃至約510℃)下之方法及/或涉及該介電材料之化學活性前驅體。添加介電材料層可減少該透明導電材料之電阻率，從而減少電流擁擠及提高LED裝置之效率。
任何適宜的LED裝置(諸如如此項技術中所已知之奈米線LED結構)均可用於本發明方法中。
圖1中圖解說明根據一實施例之實例奈米線LED 100。在該實例中，奈米線LED 100包括與n-GaN緩衝層103電接觸之n-GaN核101、InGaN/GaN量子井主動區域105、107之中間層或殼以及p-AlGaN及p-GaN外部殼109、111，及垂直側壁113及圓錐形尖端115。在各種實施例中，可部分或完全除去圓錐形尖端，以得到在尖端上具有實質上平面表面之奈米結構。在p-GaN外層111上提供電接觸材料層117(ITO)，並在ITO層117上提供介電材料層119(SiO2)。介電或遮罩層106(SiN)可位於p-GaN層111及電接觸材料117(ITO)與n-GaN緩衝層103之間。
奈米線LED通常係基於一或多個pn-或p-i-n-接面。pn接面與p-i-n-接面間之區別在於後者具有更寬主動區域。更寬的主動區域使得更有可能在i-區域中再結合。各奈米線包括第一導電型(例如，n-型)奈米線核及封閉第二導電型(例如，p-型)殼，以形成在操作中提供產生光之主動區域之pn或pin接面。雖然本文將該第一導電型核描述為n-型
半導體核，且本文將該第二導電型殼描述為p型半導體殼，但應理解，其導電型可顛倒。
圖2示意性圖解說明根據本發明之一些實施例之可使用之奈米線LED結構。原則上，單一奈米線足以形成奈米線LED，但由於尺寸小，奈米線較佳配置成包含數百、數千、數萬或更多根並列的奈米線之陣列，以形成LED結構。出於說明目的，本文將個別奈米線LED裝置描述為由奈米線1組成，奈米線1具有n-型奈米線核2及至少部分封閉該奈米線核2及中間主動層4之p-型殼3。然而，出於本發明實施例之目的，奈米線LED並不限於此。例如，奈米線核2、主動層4及p-型殼3可係由許多層或片段構成。藉由控制生長條件，LED之最終幾何結構可自細長狹窄的「柱狀結構」橫跨至相對寬的錐體結構。
在替代性實施例中，僅核2可包括寬度或直徑小於1微米之奈米結構或奈米線，而殼3可具有大於1微米之寬度或直徑。
III-V半導體尤其受到關注，因為其性質有利於高速低功率電子及光電裝置，諸如LED及雷射器。該等奈米線可包括任何半導體材料，且適用於該等奈米線之材料包括(但不限於)：GaAs(p)、InAs、Ge、ZnO、InN、GaInN、GaN、AlGaInN、BN、InP、InAsP、GaInP、InGaP：Si、InGaP：Zn、GaInAs、AlInP、GaAlInP、GaAlInAsP、GaInSb、InSb、Si。可用於(例如)GaP之供體摻雜劑為Si、Sn、Te、Se、S等，且其受體摻雜劑為Zn、Fe、Mg、Be、Cd等。應注意，奈米線技術使其可使用氮化物，諸如GaN、InN及AlN，此有助於製造在習知技術不容易達到之波長區域中發光之LED。尤其受到商業關注之其他組合包括(但不限於)GaAs、GaInP、GaAIInP、Gap系統。典型的摻雜濃度介於1018至1020之範圍內。熟習此項技術者熟悉此等及其他材料，且認識到其他材料及材料組合亦可。
用於奈米線LED之較佳材料為III-V半導體(諸如III-氮化物半導體
(例如，GaN、AlInGaN、AlGaN及InGaN等))或其他半導體(例如，InP、GaAs)。為充當LED，各奈米線1之n-側及p-側必須接觸，且本發明提供與使LED結構中之奈米線之n-側及p-側接觸之方法及組合物。
雖然本文所述之示例性製造方法較佳使用奈米線核來在該等核上生長半導體殼層，以形成核-殼奈米線(如(例如)Seifert等人之美國專利案第7,829,443號中所述，該案以引用的方式併入本文中，以教示奈米線製造方法)，但應注意本發明並不因此受限。例如，在替代性實施例中，僅核可構成奈米結構(例如，奈米線)，而殼可視情況具有大於典型奈米線殼之尺寸。此外，該裝置可經塑型以包括許多面，且可控制不同類型的面間之面積比。此在圖式中係藉由「錐體」面及垂直側壁面例示。可製造使得發射層形成於具有主要錐體面或側壁面之模板上之LED。對於接觸層同樣如此，與發射層之形狀無關。
使用連續(例如，殼)層可得到形狀在錐體形(亦即，頂部或尖端較窄且底面較寬)及柱形(例如，尖端與底面大約同寬)之間之最終個別裝置(例如，pn或pin裝置)，其中圓形或六邊形或其他多邊形橫截面垂直於該裝置之長軸。因此，具有完整殼之個別裝置可具有各種尺寸。例如，尺寸可變化，其中底面寬度介於100nm至幾(例如，5)μm，諸如100nm至小於1微米之範圍內，且高度介於幾百nm至幾(例如，10)μm之範圍內。
圖3圖解說明提供用於奈米線之支撐件之示例性結構。藉由在生長基板5上生長奈米線1，視情況使用生長遮罩或介電遮罩層6(例如，氮化物層，諸如氮化矽介電遮罩層)來界定奈米線1之位置及確定其底部界面區域，基板5至少在加工期間充當自基板5突出之奈米線1之載體。該等奈米線之底部界面區域包括核2之位於介電遮罩層6之各開口內之區域。基板5可包括不同材料，諸如III-V或II-VI半導體、Si、Ge、Al2O3、SiC、石英、玻璃等，如瑞典專利申請案SE 1050700-2
(受讓於GLO AB)中所述，該案之全文以引用的方式併入本文中。其他適用於基板之材料包括(但不限於)：GaAs、GaP、GaP：Zn、GaAs、InAs、InP、GaN、GaSb、ZnO、InSb、SOI(絕緣物上矽)、CdS、ZnSe、CdTe。在一實施例中，奈米線1直接生長於生長基板5上。
在使用介電遮罩(生長遮罩)層之實施例中，生長遮罩6可藉由光微影術圖案化，以界定用於奈米線生長之開口，如(例如)美國專利案第7,829,443號中所述，該案之全文以引用的方式併入本文中。在該實施案中，奈米線聚集於n-襯墊區域、非主動區域、LED區域(亦即，發光區)及p-襯墊區域。然而，本發明實施例並不限於此。例如，p-襯墊區域可配置於形成奈米線LED結構之發光部件之奈米線頂部，藉此該p-襯墊區域與LED區域重合，如2010年2月4日公開之Konsek等人之PCT國際申請公開案第WO 2010/014032 A1號中所述，且該案之全文以引用的方式併入本文中。
較佳地，基板5亦適於充當連接至各奈米線1之n-側之電流傳輸層。此可藉由使基板5包括配置於基板5之面向奈米線1之表面上之緩衝層7(如圖3中所示，舉例言之，在Si基板5上之III-氮化物層(諸如GaN及/或AlGaN)緩衝層7)來完成。緩衝層7提供用於接觸奈米線1之n-側之結構。緩衝層7通常與所需奈米線材料相匹配，且因此在製造過程中充當生長模板。就n-型核2而言，緩衝層7較佳亦係摻雜n-型。緩衝層7可包括單一層(例如，GaN)、若干子層(例如，GaN及AlGaN)或自高Al含量AlGaN遞變至較低Al含量AlGaN或GaN之遞變層。該等奈米線可包括任何半導體材料，但就奈米線LED而言，通常以III-V半導體(諸如III-氮化物半導體(例如，GaN、AlInGaN、AlGaN及InGaN等))或其他半導體(例如，InP、GaAs)較佳。奈米線之生長可藉由採用美國專利案第7,396,696號、第7,335,908號及第7,829,443號以及WO201014032、WO2008048704及WO 2007102781中所述方法實現，
所有該等案之全文以引用的方式併入本文中。應注意，奈米線1可包括若干種不同材料(例如，GaN核、GaN/InGaN主動層及In對Ga比率不同於該主動層之InGaN殼)。一般而言，本文將基板5及/或緩衝層7稱為奈米線之支撐件或支撐層。在某些實施例中，替代基板5及/或緩衝層7或除此之外，可使用導電層(例如，鏡樣物或透明接觸件)作為支撐件。因此，術語「支撐層」或「支撐件」可包括此等元件中之任一者或多者。
以上關於LED結構之示例性實施例之描述將充當描述本發明方法及裝置之基礎；然而，應暸解，在作出如熟習此項技術者所知曉之任何必要修改下，亦可不脫離本發明地將任何適宜的奈米線LED結構或其他適宜奈米線結構或LED結構用於該等方法及裝置中。
圖4A-D示意性圖解說明先前技術之奈米線LED裝置400。圖4A係LED裝置400沿著圖4B之俯視圖中之線A-A觀察時之部分橫截面視圖。裝置400包括奈米線陣列(諸如上文圖3中所示)，其包括複數個奈米線401，諸如配置於支撐件408上之錐形奈米線，其中奈米線401包括第一導電型(例如，n-型)半導體核402及第二導電型(例如，p-型)殼403，其等經組態以形成pn或pin接面，該接面在操作中提供產生光之主動區域(例如，亦可添加中間主動層，如圖3中所示)。該固體支撐件可包括與奈米線核402電接觸之緩衝層407及使奈米殼403與緩衝層407絕緣之介電(例如，SiN)遮罩層406，兩者均可提供於底部基板層408上。可選的中間層(未顯示)亦可提供於該支撐件上，且可包括未摻雜GaN層，以減小奈米線中晶體缺陷之密度。
將透明導電氧化物(TCO)層411(諸如ITO層)沉積於奈米線結構上，以與奈米線401之外部殼403電接觸，及提供p-電極。如圖4A中所顯示，可在TCO層411上形成p-側金屬接觸件413。n-型緩衝層407可曝露於n-側接觸區域415中，且n-側金屬接觸件417可形成於n-側接觸區
域415中之n-型緩衝層407上。
氧化銦錫(ITO)通常用作透明導電氧化物層411，以與奈米線401之第二導電型(p-型)殼403接觸。圖4C係ITO層411在GaN奈米線401上之SEM圖像。與鋁薄膜之約3μΩ．cm之電阻率相比，呈薄膜形式之ITO具有約100-300μΩ．cm之相對高電阻率。然而，儘管具有此相對高電阻率，但ITO因其具有導電且對可見光而言係透明的能力而受到重視。
透明導電氧化物(ITO)層411通常係利用物理氣相沉積(PVD)(諸如濺鍍或蒸鍍)形成。膜如ITO之物理氣相沉積將不會使非平面表面(諸如由支撐基板上之垂直配向奈米線陣列所形成之表面)上所沉積之膜具有均勻厚度或密度。例如，就自平面表面(半導體晶圓表面或其他支撐件表面)延伸之奈米線而言，該等奈米線之側壁通常將具有比該等奈米線間之平面表面薄得多的物理沉積ITO塗層。在一些情形下，此相對於晶圓表面以大角度覆蓋表面之能力之缺乏導致LED晶粒表面上之膜平均具有高效薄片電阻。此高薄片電阻可導致稱為「電流擁擠」之現象，在該現象中，位置較靠近ITO電極層411上之金屬接觸件413之LED接面(奈米線核402與各別外層殼403間之主動區域)比遠離金屬接觸件413之LED接面發射更多光。此示於圖4D中，該圖係諸如圖4A-B中所示LED裝置400之照片。在圖4D中可見，LED裝置400在靠近p-側金屬接觸件413處比靠近n-側金屬接觸件417處發射更多光。此係由於接觸奈米線之p-型GaN殼之ITO膜之高串聯電阻所引起。電流擁擠係非所需，因為其降低LED效率(亦即，對於提供給該裝置之給定電流而言，光輸出減少了)，且導致發射出在空間上圖案不均勻之光。
各種實施例包括非平面LED裝置(諸如奈米線LED裝置)，其具有形成於透明導電氧化物(TCO)材料層(諸如ITO層)之至少一部分上之光
學透射性介電材料層(例如SiO2、SiN、Al2O3等)。申請者已發現，在高溫(例如，200℃或更高，諸如200℃至600℃，200℃至約500℃)下及/或使用介電材料之化學活性前驅體(諸如利用化學氣相沉積(CVD)法)在物理沉積之TCO材料層上沉積介電材料層可顯著減少TCO層之電阻率，從而使電流擁擠最小化或消除及提高LED裝置之效率。該介電材料層可係透明，以使LED裝置正常工作。同樣，該介電材料層可充當該裝置之鈍化層，意指其可對原本會損害該裝置之移動離子提供保護性障壁。
圖5A-E圖解說明根據一實施例之奈米線LED裝置500。圖5A係LED裝置500沿著圖5C之俯視示意圖中之線B-B觀察時之部分橫截面視圖。圖5B係LED裝置500沿著圖5C中之線C-C觀察時之部分橫截面視圖。裝置500可與圖4A-B之裝置類似，且可包括奈米線陣列，其包括複數個奈米線501，諸如配置於支撐件508上之錐形奈米線，其中奈米線501包括第一導電型(例如，n-型)半導體核502及第二導電型(例如，p-型)殼503，其等經組態以形成pn或pin接面，該接面在操作中提供產生光之主動區域(例如，亦可添加中間主動層，如圖3中所示)。該固體支撐件可包括與奈米線核502電接觸之緩衝層507及使奈米殼503與緩衝層507絕緣之介電(例如，SiN)遮罩層506，兩者均可提供於底部基板層508上。可選的中間層(未顯示)亦可提供於該支撐件上，且可包括未摻雜GaN層，以減小奈米線中晶體缺陷之密度。
可藉由任何適宜方法(例如，濺射沉積、蒸鍍等)將透明導電氧化物(TCO)材料層511(諸如ITO層)沉積於奈米線結構上，以與奈米線501之外部殼503電接觸，及提供p-電極。層511可使用其他適宜的TCO材料，諸如經鋁摻雜之氧化鋅(AZO)。然後可將介電材料層510沉積於TCO材料層511上。在一實施例中，介電材料層510可包括藉由化學氣相沉積(CVD)沉積之SiO2。在一實例中，介電材料(例如，SiO2)層510
之CVD沉積可在高溫(例如200℃至600℃，較佳低於510℃，包括在約350℃下)下，利用SiO2之化學活性前驅體氣流(諸如SiH4及O2)，在次大氣壓(例如，25托或更小，諸如280毫托)下進行。圖5D係顯示在一實施例中經由CVD沉積在ITO層511及GaN奈米線501上之SiO2層510之SEM圖像。
如圖5A中所顯示，可在p-側接觸區域516中形成與TCO層511接觸之p-側金屬接觸件513。如圖5B中所顯示，可在n-側接觸區域515中形成n-側金屬接觸件517，並與n-型緩衝層507接觸。
n-側接觸區域515可如下形成：藉由移除一部份奈米線501(諸如藉由透過遮罩蝕刻或藉由雷射剝蝕)，以在遠處n-金屬接觸位點(例如，圖5C中之裝置之右下角)曝露n-型緩衝層507。p-側及n-側金屬接觸件513、517可利用標準光微影技術以沉積覆蓋除n及p接觸區域515、516以外之所有特徵之遮罩(例如抗蝕劑)來形成。曝露的n及p接觸區域515、516可經濕式或乾式蝕刻，以分別曝露n-GaN緩衝層507及TCO層511。然後可在n及p接觸區域515、516中之曝露的n-GaN緩衝層507及TCO層511上形成金屬接觸件。示例性金屬接觸件513、517可包括Al/Ti/Au堆疊件，其中Al與n-GaN(n-接觸)或TCO(p-接觸)接觸。然後可自基板剝離具有金屬之光阻遮罩，以提供圖5A-C之裝置500。
一或兩個金屬接觸件513、517之形成可在將介電材料510沉積於奈米線陣列上之前或之後進行。因此，在介電材料510係在形成金屬接觸件513、517之前沉積之實施例中，可藉由雷射剝蝕、蝕刻穿過圖案化遮罩等自n及/或p接觸區域515、516移除介電材料510，然後形成如上所述之金屬接觸件513、517。在介電材料510係在形成金屬接觸件513、517之後沉積之實施例中，可將介電材料510沉積於整個裝置上，然後可移除一部份介電材料510(例如，經由蝕刻)，以曝露金屬接觸件513、517。
在透明導電氧化物(TCO)層511上添加介電材料層510可顯著減少TCO層511之電阻率，從而使電流擁擠最小化或消除，並提高裝置500之光提取效率。此係圖解於圖5E中，圖5E係如圖5A-B中所示之LED裝置500之照片。圖5D之裝置500包括藉由CVD在ITO電極層上所形成之介電(SiO2)層510，要不然相當於圖4D之先前技術裝置400。與圖4D之裝置400中之~241Ω之實測ITO層薄片電阻相比，圖5D之裝置500中之ITO層之實測薄片電阻為~44Ω。因此，添加CVD SiO2層510導致ITO層之電阻率降至無介電層之數值之約18%(亦即，具有CVD SiO2層之裝置500中之~44Ω之實測電阻率係圖4D之無CVD SiO2層之同等裝置400中之~241Ω之實測電阻值之~18%)。在各種實施例中，在如上所述LED裝置中之透明導電材料電極層511上添加介電材料層510可使電極層511之電阻率減少至無介電材料層510之LED裝置中之電極層511之電阻率之50%或更小(例如，10至50%)之值。同樣地，據說，與無介電材料層510之LED裝置之電極層511之電阻率相比，添加介電材料層510可使電極層511之電阻率減少至少50%。較佳地，ITO層之薄片電阻小於100Ω，諸如30-100Ω。
另外，如圖5E中所示，裝置500在該裝置之整個發光表面上發射實質上相同量或更多光(例如，接近n-側金屬接觸件517所發射之光之量係在接近p-側金屬接觸件513所發射之光之量之約25%以內，諸如在約15%以內，例如在1-15%內)。因此，可如上所述藉由添加介電材料層510使圖4D之裝置400之電流擁擠效應最小化或消除。
在其他實施例中，介電層510可係利用正矽酸四乙酯(Si(OC2H5)4或TEOS)，諸如利用TEOS及O2及/或TEOS及O3之氣流所沉積(例如，經由CVD)之SiO2。在其他實施例中，介電層510可包括SiN，且可利用適宜化學活性前驅體(諸如二氯矽烷(H2SiCl2)及氨(NH3)之氣流)沉積(例如，經由CVD)。在其他實施例中，介電層510可包括Al2O3，且可
利用適宜化學活性前驅體(諸如AlCl3、三甲基鋁(TMA)、烷醇鋁(例如，Al(O-i-Pr)3)、乙醯丙酮鋁、CO2/H2、O2、N2O及/或H2O)沉積(例如，經由CVD)。
不希望受任何特定理論之約束，據信，添加介電膜(例如，CVD SiO2)可藉由優化ITO膜中之氧空位之濃度來降低透明導電氧化物(例如，ITO)膜之電阻率。氧空位有助於ITO中之電荷載子之濃度。較高濃度的電荷載子可導致ITO之較低電阻率。其他機制亦可用於降低ITO膜之電阻率。
另外，已發現，當利用物理沉積法(諸如蒸鍍)將介電材料沉積於TCO層511上時不會使TCO層511之電阻率出現類似下降。在一實例中，藉由在~100℃下蒸鍍沉積於GaN奈米線LED裝置中之ITO電極上之TiO2不會導致ITO之實測電阻率下降。不希望受任何特定理論之約束，據信，CVD沉積介電材料、沉積介電材料期間之高溫(例如，200℃至600℃)及/或在充足分壓下存在介電質之一或多種化學活性前驅體(例如，SiH4、O2、二氯矽烷、TEOS等)中之一或多者有助於觀察到TCO層之電阻率下降。
雖然本發明係依據奈米線LED進行描述，但應暸解，可在任何奈米線結構上實施其他奈米線基半導體裝置(場效電晶體、二極體及特定言之涉及光吸收或光產生之裝置，諸如光偵測器、太陽能電池、雷射器等)。另外，可將本發明之原理用於其他LED裝置(諸如在非平面表面上具有透明導電材料層之LED)中。
例如，使用透明導電材料(諸如透明導電金屬氧化物(TCO)，例如ITO)之任何奈米線或塊體半導體裝置均可包括可降低透明導電材料之電阻或電阻率之介電材料層。例如，該裝置可包括使用TCO電極之太陽能電池，或使用TCO電極(例如，作為TFT主動矩陣裝置之透明電極或作為反電極)之顯示裝置，諸如液晶顯示裝置。
本說明書中所引用之所有公開案及專利案係以引用的方式併入本文中，引用程度如同已特定地及個別地指示各個公開案或專利案以引用方式併入一般，且係以引用方式併入本文中以揭示及描述與所引用之該等公開案相關之方法及/或材料。任何公開案之引用係為了引用其先於申請日期之揭示內容，而不應視為承認本發明無權因為是先前發明而先於此等公開內容。另外，所提供的公開日期可不同於實際的公開日期，此需要進行獨立確認。
前述方法說明僅提供作為說明性實例，且無意要求或暗示必須以所呈現次序進行各種實施例之步驟。如熟習此項技術者將暸解，該等前述實施例中之步驟次序可以任何次序進行。字詞(諸如)「此後」、「然後」、「接下來」等不一定旨在限制步驟次序；此等字詞可用於引導讀者通貫方法之說明。另外，任何時候以單數，例如使用冠詞「一」、「一個」或「該」提及所主張元件時不應視為將該元件侷限於單數。
提供所揭示態樣之先前說明係為了使任何熟習此項技術者能製造或使用本發明。熟習此項技術者將容易知曉此等態樣之各種修改，且本文所定義之一般原理可在不脫離本發明範圍的情況下應用於其他態樣。因此，不希望本發明局限於本文所示態樣，而是應具有以與本文所揭示原理及新穎特徵一致之最廣範圍。
Claims (18)
- 一種製造發光二極體(LED)裝置之方法，其包括：在該LED裝置之非平面表面之至少一部分上形成透明導電材料層；及在該透明導電材料層之至少一部分上沉積介電材料層，其中沉積該介電材料層包括以下至少一者：(a)利用化學氣相沉積(CVD)法沉積該層；(b)在200℃或更高之溫度下沉積該層；及(c)利用該介電材料之一或多種化學活性前驅體沉積該層。
- 如請求項1之方法，其中沉積該介電材料層包括在200℃至600℃之溫度下沉積該層。
- 如請求項1之方法，其另外包括：形成複數個位於支撐件上之第一導電型半導體奈米線核；及形成複數個在該等各別奈米線核上及周圍延伸之第二導電型半導體殼，以形成該具有非平面表面之LED裝置，其中該透明導電材料層係形成於該等複數個第二導電型半導體殼上。
- 如請求項1之方法，其中該透明導電材料層包含透明導電氧化物(TCO)。
- 如請求項4之方法，其中該透明導電氧化物包括氧化銦錫(ITO)。
- 如請求項4之方法，其中該透明導電氧化物包括經鋁摻雜之氧化鋅(AZO)。
- 如請求項1之方法，其中該介電材料包括SiO2、SiN及Al2O3中之至少一者。
- 如請求項1之方法，其中該介電材料層具有針對該LED裝置之至少一種發射波長大於85%之光學透射率。
- 如請求項1之方法，其中該介電材料層使該透明導電材料層之電阻率減少至無該介電材料層之裝置中之該透明導電材料層之電阻率之50%或更少之值。
- 如請求項1之方法，其中沉積該介電材料層包括(a)利用化學氣相沉積(CVD)法沉積該層。
- 如請求項1之方法，其中沉積該介電材料層包括(b)在200℃或更高之溫度下沉積該層。
- 如請求項11之方法，其另外包括：將該LED裝置置於腔室中；及控制該腔室中包含該等一或多種化學活性前驅體之氣流，以沉積該介電材料層。
- 如請求項12之方法，其另外包括控制該腔室內之溫度，以使得該腔室內之溫度在沉積該介電材料期間為200℃至600℃。
- 如請求項1之方法，其中沉積該介電材料層包括(c)利用該介電材料之一或多種化學活性前驅體沉積該層。
- 如請求項14之方法，其中該介電材料之一或多種化學活性前驅體包括SiH4、二氯矽烷(DCS)、O2、正矽酸四乙酯(TEOS)、O3、H2SiCl2、NH3、AlCl3、三甲基鋁、烷醇鋁、乙醯丙酮鋁、CO2、N2O及H2O中之至少一者。
- 如請求項1之方法，其中沉積該介電材料層包括以下中之至少兩者：(a)利用化學氣相沉積(CVD)法沉積該層；(b)在200℃或更高之溫度下沉積該層；及(c)利用該介電材料之一或多種化學活性前驅體沉積該層。
- 如請求項1之方法，其中沉積該介電材料層包括以下所有三者：(a)利用化學氣相沉積(CVD)法沉積該層； (b)在200℃或更高之溫度下沉積該層；及(c)利用該介電材料之一或多種化學活性前驅體沉積該層。
- 一種製造半導體裝置之方法，其包括：在該半導體裝置之至少一部分上形成透明導電材料層；及在該透明導電材料層之至少一部分上沉積介電材料層，其中沉積該介電材料層包括以下中之至少一者：(a)利用化學氣相沉積(CVD)法沉積該層；(b)在200℃或更高之溫度下沉積該層；及(c)利用該介電材料之一或多種化學活性前驅體沉積該層；及其中該介電材料使該透明導電材料之電阻率減少至無該介電材料層之裝置中之該透明導電材料之電阻率之50%或更少之值。
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