WO2015022777A1 - トンネル電界効果トランジスタ、その製造方法およびスイッチ素子 - Google Patents

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孝志 福井
克広 冨岡
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Definitions

  • the present invention relates to a tunnel field effect transistor having a III-V compound semiconductor nanowire, a manufacturing method thereof, and a switch element including the transistor.
  • Tunnel field effect transistors use tunneling current for transistor switching. For this reason, the TFET can realize a sharp on / off switching, and can operate at a low voltage.
  • a transistor having a group IV semiconductor substrate and a group III-V compound semiconductor nanowire standing on the substrate and generating a tunnel current at the interface between the substrate and the nanowire is known.
  • the TFET is excellent in that it can be operated with a small subthreshold (60 mV / digit or less) and can be easily manufactured. For this reason, the TFET is useful as a switch element.
  • Katsuhiro Tomioka Takashi Fukui, "Tunnel field-effect transistor using InAs nanowire / Si heterojunction", Appl. Phys. Lett., Vol.98, pp.083114-1-083114-3.
  • the rising voltage of the switch element may be shifted to the negative side. Therefore, it is further desired to shift the rising voltage to the positive side for the TFET.
  • the present invention provides a TFET that can operate with a small subthreshold (60 mV / digit or less), can operate with a rising voltage on a more positive side or a more negative side, and can be easily manufactured, and a manufacturing method thereof. With the goal.
  • Another object of the present invention is to provide a switch element including the TFET.
  • the inventor of the present invention has intermittently doped a first region constituting an interface between a group IV semiconductor substrate and a group III-V compound semiconductor nanowire in a group III-V compound semiconductor nanowire with an appropriate dopant at appropriate intervals.
  • a first aspect of the present invention relates to the following tunnel field effect transistor (TFET) and switch element.
  • TFET tunnel field effect transistor
  • a group IV semiconductor substrate including a portion exhibiting a first conductivity type that is one of n-type and p-type, wherein the portion has a (111) plane, and a first that stands on the (111) plane
  • a gate electrode arranged to generate an electric field for controlling a carrier flow between the source electrode and the drain electrode by acting on an interface between the semiconductor substrate and the first region, and
  • the first area is One or both of a first conductivity type dopant for making
  • a tunnel field effect transistor that is less than the concentration of the dopant.
  • a switch element including the tunnel field effect transistor according to [1] or [2].
  • the second of the present invention relates to the following method for manufacturing a tunnel field effect transistor (TFET).
  • TFET tunnel field effect transistor
  • the step of growing the group V compound semiconductor nanowire includes a first conductivity for bringing the group III-V compound semiconductor into the first conductivity type while supplying the group III material and the group V material on the (111) plane.
  • a first region is formed by intermittently doping one or both of a type dopant and a second conductivity type dopant for making a group III-V compound semiconductor into the second conductivity type; )
  • the group V material and the group III material are further supplied to the first region formed on the surface, and the second region which is either the n-type or the p-type is continuous from the first region. Forming a second region exhibiting a conductivity type.
  • the first region includes a second conductivity type dopant for making a group III-V compound semiconductor the second conductivity type, and the step of forming the first region includes the first region.
  • the first conductivity type dopant is intermittently supplied onto the (111) plane in an amount such that the concentration of the first conductivity type dopant is 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 in [4] The manufacturing method as described in.
  • the doping time of the first conductivity type dopant is 0.1 to 5 seconds / time, and the doping interval of the first conductivity type dopant is 1
  • the step of forming the second region includes the second conductivity type dopant while supplying the group V material and the group III material to the first region formed on the (111) plane.
  • TFET switch element
  • the TFET of the present invention can be easily manufactured.
  • FIG. 2A is a cross-sectional view of the group III-V compound semiconductor nanowire in the present embodiment cut along the line AA in FIG. 1, and FIG. 2B is a schematic view of the nanowire in the present embodiment.
  • FIG. 3A is a diagram showing a group III-V compound semiconductor nanowire manufactured on a silicon substrate in manufacturing the TFET in the present embodiment
  • FIG. 3B is a diagram illustrating a gate dielectric film and a gate electrode layer in manufacturing the TFET.
  • FIG. 3C is a view showing a group III-V compound semiconductor nanowire buried in an insulating protective film
  • FIG. 3D is a partially removed view.
  • FIG. 3E is a view showing a gate dielectric film and a III-V compound semiconductor nanowire exposed from the insulating protective film
  • FIG. 3E is a view showing a III-V compound semiconductor nanowire exposed from the insulating protective film
  • FIG. 3 is a view showing a TFET completed by forming a source electrode and a drain electrode.
  • FIG. 4A is a diagram showing the temperature of the silicon substrate and the supply of the source gas until the III-V compound semiconductor nanowire is manufactured in the manufacture of the TFET in the present embodiment
  • FIG. 4B is a diagram in FIG. It is a figure which shows an example of supply of the raw material gas in the zone C
  • FIG. 4A is a diagram showing the temperature of the silicon substrate and the supply of the source gas until the III-V compound semiconductor nanowire is manufactured in the manufacture of the TFET in the present embodiment
  • FIG. 4B is a diagram in FIG. It is a figure which shows an example of supply
  • FIG. 4C is a figure which shows an example of the pulse dope of supply of the raw material gas in the zone D in FIG. 4A.
  • FIG. 5A is a diagram schematically showing an example of the band structure in the TFET of this embodiment
  • FIG. 5B is a diagram schematically showing an example of the band structure in the TFET of another embodiment.
  • FIG. 6A is a scanning electron micrograph of a III-V compound semiconductor nanowire in an example of a conventional TFET
  • FIG. 6B is a scanning electron micrograph of a III-V compound semiconductor nanowire in an example of the TFET of the present invention.
  • It is a figure which shows the relationship between each drain current and gate voltage of TFET of Example 1, 2 and TFET of the past (comparative example 1).
  • FIG. 8A is a diagram schematically showing the temperature of the silicon substrate and the supply of the source gas in the manufacture of the TFETs of Examples 3 and 4, and FIG. 8B is a pulse dope of the supply of the source gas in the zone D in FIG. 8A FIG. It is a figure which shows the relationship between each drain current and gate voltage of TFET of Example 3, 4 and TFET of the past (comparative example 2).
  • the tunnel field effect transistor (TFET) of the present invention has a group IV semiconductor substrate, a group III-V compound semiconductor nanowire, a source electrode, a drain electrode, and a gate electrode. A plurality of TFETs may be formed on one group IV semiconductor substrate.
  • the (111) plane of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire disposed on the (111) plane form an interface (hereinafter also referred to as “junction interface”).
  • junction interface refers to a portion where the III-V compound semiconductor nanowire is directly connected to the (111) plane.
  • the group IV semiconductor substrate is a substrate having a (111) surface made of a group IV semiconductor, such as a silicon substrate or a germanium substrate.
  • the group IV semiconductor substrate is, for example, a silicon (111) substrate or a silicon (100) substrate.
  • the (111) plane is formed separately from the (100) plane.
  • the group IV semiconductor substrate has a portion including a (111) plane.
  • the part exhibits either n-type or p-type.
  • the conductivity type exhibited by the portion is also referred to as “first conductivity type”. Therefore, only a part including the (111) plane of the group IV semiconductor substrate may exhibit the first conductivity type, or the entire group IV semiconductor substrate may exhibit the first conductivity type.
  • the group IV semiconductor substrate may be a group IV semiconductor substrate having a group IV semiconductor layer whose end face is a (111) plane.
  • the group IV semiconductor substrate may be doped n-type or p-type. As the dopant doped into the group IV semiconductor substrate, a dopant that makes the substrate n-type or p-type is used.
  • B, Al, Ga, In, and Tl are included in examples of dopants that make a group IV semiconductor substrate p-type.
  • examples of the dopant that makes the group IV semiconductor substrate n-type include N, P, As, Sb, and Bi.
  • an insulating film may be formed on the surface of the group IV semiconductor substrate.
  • the insulating film include a silicon oxide film and a compound having a dielectric constant of 3.9 or more.
  • Examples of the compound film having a dielectric constant of 3.9 or more include silicon nitride and HfAlO.
  • the III-V compound semiconductor nanowire is a structure made of a III-V compound semiconductor and having a diameter of 2 to 100 nm and a length of 50 nm to 10 ⁇ m.
  • the group III-V compound semiconductor nanowire is, for example, arranged on the (111) plane of the group IV semiconductor substrate so that the major axis is perpendicular to the (111) plane.
  • the III-V compound semiconductor may be a semiconductor composed of two elements, a semiconductor composed of three elements, a semiconductor composed of four elements, or a semiconductor composed of more elements.
  • III-V compound semiconductors composed of two elements include InAs, InP, GaAs, GaN, InSb, GaSb, and AlSb.
  • III-V group compound semiconductors composed of three elements include AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, and AlInSb.
  • III-V group compound semiconductors composed of four or more elements include InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb, and AlInGaPSb.
  • the III-V compound semiconductor nanowire includes a first region and a second region.
  • the first region is a portion bonded to the (111) plane of the group IV semiconductor substrate and stands up from the (111) plane.
  • the second region is a portion continuous with the first region.
  • the first region is a portion on the substrate side when the group III-V compound semiconductor nanowire is bisected with respect to the major axis direction, and the second region is a portion on the side opposite to the substrate side. .
  • the first region is doped with a first conductivity type dopant so as to cause a gate voltage shift described later. That is, the first region includes a first conductivity type dopant for making a III-V compound semiconductor a first conductivity type and a second conductivity for making a III-V compound semiconductor a second conductivity type. Including one or both of the type dopants.
  • a group III-V compound semiconductor that is non-doped i-type may be doped with one or both of a first conductivity type dopant and a second conductivity type dopant.
  • the first region is a non-doped p-type III-V group compound semiconductor that exhibits an n-type due to the presence of an unintended dopant, and one or both of the first conductivity-type dopant and the second conductivity-type dopant. May be doped. Further, the first region is a non-doped n-type but a p-type III-V compound semiconductor due to the presence of an unintentional dopant, and one or both of the first conductivity type dopant and the second conductivity type dopant. May be doped.
  • the concentration of the first conductivity type dopant and the second conductivity type dopant in the first region is determined from the concentration effective as a dopant when the first conductivity type dopant or the second conductivity type dopant is doped alone. It is possible to appropriately determine from the range up to a concentration at which the influence of one dopant can be substantially canceled by the other dopant.
  • the concentration of at least one of the first conductivity type dopant and the second conductivity type dopant in the first region is 1 ⁇ 10 14 cm ⁇ 3 or more, and the concentration of the second conductivity type dopant in the second region Is less than.
  • one concentration of the first conductivity type dopant and the second conductivity type dopant may be less than the other concentration. From the viewpoint of substantially canceling the influence of one dopant with the other dopant.
  • the concentration of the first conductivity type dopant is less than the concentration of the second conductivity type dopant in the second region, and preferably, It is less than the concentration of the second conductivity type dopant in the first region.
  • the concentration of the first conductivity type dopant is too low, the conductivity type of the first region may not be properly controlled, and if the concentration of the first conductivity type dopant is too high, the substantial contact interface may be reduced. It becomes an interface between the first region and the second region, which is not preferable.
  • Both the concentration of the first conductivity type dopant and the concentration of the second conductivity type dopant are prepared by forming the non-doped InAs nanowire on an n-type, p-type or i-type silicon substrate to produce a vertical FET structure, It can be obtained by calculating from the threshold voltage of the nanowire.
  • Such a first region can be formed, for example, by intermittent doping of a first conductivity type dopant described later.
  • the concentration of the first conductivity type dopant in the first region is more preferably 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the type of the first conductivity type dopant may be one type or more.
  • Examples of the first conductivity type dopant for making the first region p-type include Zn, Cd, Hg, Te, and C.
  • Examples of the first conductivity type dopant for making the first region n-type include C, Si, Ge, Sn, O, S, Se, and Po.
  • the first conductivity type dopant is a dopant for imparting a conductivity type opposite to the conductivity type exhibited by the group III-V compound semiconductor not doped with the first conductivity type dopant. This is preferable from the viewpoint of appropriately adjusting the mold. That is, a p-type first conductivity type dopant is preferable for a group III-V compound semiconductor exhibiting an n-type, and an n-type first conductivity type dopant is preferable for a group III-V compound semiconductor exhibiting a p-type.
  • the “III-V group compound semiconductor not doped with the first conductivity type dopant” includes a III-V group compound semiconductor exhibiting a specific conductivity type due to unintentional doping (mixing) of the dopant.
  • a first conductivity type dopant can be determined, for example, by forming the first region without doping the first conductivity type dopant and measuring the conductivity type of the first region. .
  • the second region exhibits a conductivity type different from the first conductivity type among n-type and p-type.
  • the conductivity type exhibited by the second region is also referred to as “second conductivity type”.
  • the second region exhibiting the second conductivity type can be formed by doping the second conductivity type dopant.
  • the type of the second conductivity type dopant may be one type or more.
  • a 2nd conductivity type dopant is chosen from the dopant illustrated as a 1st conductivity type dopant, for example.
  • the source electrode is connected to the source region of the TFET of the present invention, and the drain electrode is connected to the drain region of the TFET of the present invention.
  • the source electrode and the drain electrode are, for example, a Ti / Au alloy film, a Ti / Al / Ti / Au alloy film, a Ge / Au / Ni / Au alloy film, or the like.
  • a group IV semiconductor substrate functions as a source region
  • a first region of a III-V compound semiconductor nanowire (bonded to the (111) plane of a group IV semiconductor substrate) functions as a channel region
  • III- III-
  • the second region (region other than the first region) of the group V compound semiconductor nanowire functions as a drain region
  • the source electrode is connected to the group IV semiconductor substrate
  • the drain electrode is the group III-V compound semiconductor. Connected to the second region of the nanowire.
  • the group IV semiconductor substrate functions as a drain region
  • the first region of the III-V compound semiconductor nanowire (joined with the (111) plane of the group IV semiconductor substrate) functions as a channel region.
  • the source electrode is connected to the second region of the group III-V compound semiconductor nanowire
  • the drain electrode Are connected to a group IV semiconductor substrate.
  • the gate electrode can apply an electric field to the junction interface.
  • a gate dielectric film is disposed on the channel region (one or both of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire), and the gate electrode is disposed on the gate dielectric film.
  • the TFET of the present invention may further include other constituent elements than the above-described constituent elements as long as the effects of the present invention are obtained.
  • Examples of such other components include an insulating protective film.
  • the insulating protective film is arranged so that the thickness direction thereof is the long axis direction of the III-V compound semiconductor nanowire.
  • the insulating protective film may be disposed on the entire group IV semiconductor substrate or a part thereof.
  • the thickness of the insulating protective film is a thickness that covers at least a part of the first region and the second region of the III-V compound semiconductor nanowire, so that the III-V compound semiconductor nanowire, the gate dielectric film From the viewpoint of protecting the gate electrode.
  • the insulating protective film is preferably a BCB (benzocyclobutene) layer from the viewpoint that sufficient electrical insulation can be obtained, and from the viewpoint that the nanowire can be formed from a solution having a viscosity low enough not to bend. .
  • BCB benzocyclobutene
  • the junction interface is preferably dislocation-free and defect-free, but may contain a small number of dislocations or defects.
  • the misfit dislocation period at the junction interface only needs to be larger than the misfit dislocation period calculated from the lattice mismatch between the group IV semiconductor and the group III-V compound semiconductor.
  • the density of threading dislocations at the bonding interface may be in the range of 0 to 10 10 pieces / cm 2 .
  • the junction interface functions as a tunnel layer.
  • carriers in the source region group IV semiconductor substrate or group III-V compound semiconductor nanowire
  • the gate electrode Moves into the channel region (III-V compound semiconductor nanowire or group IV semiconductor substrate) by the tunnel phenomenon (becomes ON state). This operation corresponds to the switch operation of the n-type or p-type MOSFET of the CMOS switch (FIGS. 5A and 5B).
  • the TFET of the present invention can operate at a subthreshold of 60 mV / digit or less by utilizing the potential generated at the junction interface between the group IV semiconductor substrate and the group III-V compound semiconductor nanowire (see Examples).
  • the TFET of the present invention as a switch element, the power consumption of the semiconductor device can be reduced. As a result, energy saving and environmental load reduction can also be realized.
  • the threshold voltage (threshold voltage) is shifted to the positive side or the negative side by appropriately adjusting the conductivity type of the first region in the III-V compound semiconductor nanowire. For this reason, the sign and magnitude of the supply voltage (gate voltage) necessary for the ON state can be arbitrarily controlled by appropriately adjusting the conductivity type of the first region (FIG. 7).
  • the TFET manufacturing method of the present invention includes a nanowire growth step, a gate electrode formation step, and a source electrode and drain electrode formation step.
  • the “nanowire growth step” is a step of growing a group III-V compound semiconductor nanowire from the (111) plane exhibiting the first conductivity type in the group IV semiconductor substrate.
  • the “gate electrode formation step” is a step of forming a gate electrode for generating an electric field for controlling the flow of carriers between the source electrode and the drain electrode. The gate electrode is disposed so as to act on the interface between the group IV semiconductor substrate and the group III-V compound semiconductor nanowire.
  • the “source electrode and drain electrode formation step” includes the step of forming one of the source electrode and the drain electrode on the group IV semiconductor substrate so as not to contact the group III-V compound semiconductor nanowire, and the group III -Forming one of the source electrode and the drain electrode on the group V compound semiconductor nanowire.
  • Steps other than the nanowire growth step can be performed based on the conventional technique, for example, according to the method described in Patent Document 1.
  • a pretreatment step of a group IV semiconductor substrate can be performed as necessary prior to the “nanowire growth step”.
  • An example of such a pretreatment step includes a step of forming an insulating film having an opening.
  • Examples of the IV group semiconductor substrate having a (111) plane on which an insulating film is formed include an n-type silicon (111) substrate, a p-type silicon (111) substrate, and a (111) plane formed by anisotropic etching. A silicon (100) substrate partially or entirely exposed is included.
  • the silicon oxide film as the insulating film can be formed by, for example, a general thin film forming method such as thermal oxidation of a silicon substrate or sputtering.
  • the thickness of the insulating film is not particularly limited, but may be about 20 nm, for example.
  • the opening of the insulating film can be formed by using a fine pattern processing technique such as electron beam lithography, photolithography, or nanoimprint lithography.
  • the shape of the opening can be arbitrarily determined, and examples of the shape of the opening include a triangle, a quadrangle, a hexagon, and a circle.
  • the diameter of the opening may be about 2 to 100 nm, for example. If the diameter of the opening is too large, a large number of dislocations or defects may be formed at the bonding interface.
  • the distance between the openings is, for example, about 10 nm to several ⁇ m.
  • examples of the above pretreatment step include high temperature heat treatment.
  • the high temperature heat treatment is a process for removing the natural oxide film formed on the (111) plane of the group IV semiconductor substrate.
  • the natural oxide film inhibits the growth of III-V compound semiconductor nanowires.
  • the natural oxide film is removed by high-temperature heat treatment of the IV semiconductor substrate provided with the opening. By removing the natural oxide film, the surface of the IV semiconductor substrate (the (111) plane in the opening) is exposed.
  • the high-temperature heat treatment can be performed at about 900 ° C. in an inert gas atmosphere such as hydrogen gas, nitrogen gas, or argon gas.
  • examples of the above pretreatment step include low temperature heat treatment.
  • the temperature of the group IV semiconductor substrate after the high temperature heat treatment is lowered to a temperature lower than or equal to the temperature during the growth of the group III-V compound semiconductor nanowire, for example, about 400 ° C.
  • the (111) plane after the high temperature heat treatment has a 1 ⁇ 1 structure, but may be converted to a (111) 2 ⁇ 1 plane during cooling. However, by reducing the temperature of the group IV semiconductor substrate to about 400 ° C., the (111) 2 ⁇ 1 plane can be converted back to the (111) 1 ⁇ 1 plane.
  • the “(111) 2 ⁇ 1 plane” refers to a plane in which the minimum unit constituting the atomic arrangement is 2 atomic intervals ⁇ 1 atomic interval.
  • the “(111) 1 ⁇ 1 plane” refers to a plane in which the minimum unit constituting the atomic arrangement is 1 atomic interval ⁇ 1 atomic interval.
  • the low temperature heat treatment may be performed at a temperature of about 350 to 450 ° C. (for example, about 400 ° C.).
  • the low temperature heat treatment is preferably performed in an atmosphere of an inert gas such as hydrogen gas, nitrogen gas, argon gas, or helium gas.
  • a preparation step for nanowire growth can be performed as necessary.
  • a preparation step include a step of converting the (111) plane into the (111) A plane or the (111) B plane.
  • the “(111) A plane” refers to the (111) plane on which a group III element is arranged.
  • the “(111) B plane” refers to a (111) plane on which a group V element is arranged.
  • the (111) A plane or (111) B plane of the III-V group compound semiconductor has a (111) 2 ⁇ 2 plane, that is, a structure in which the minimum unit is a period of 2 atomic intervals ⁇ 2 atomic intervals.
  • a group III element or a group V element is arranged on the surface of a group IV semiconductor substrate with a minimum unit smaller than 2 atom intervals ⁇ 2 atom intervals, a group III-V compound semiconductor is likely to grow on the surface. .
  • the step of converting the (111) plane into the (111) A plane or the (111) B plane can be performed by supplying a group III source or a group V source to the (111) plane of the IV semiconductor substrate.
  • the step of converting the (111) plane into the (111) A plane or the (111) B plane may be performed after the step of converting the surface of the group IV semiconductor substrate into the (111) 1 ⁇ 1 plane. ) It may be performed simultaneously with the step of converting to a 1 ⁇ 1 plane.
  • the 111) 1 ⁇ 1 plane can be converted into a (111) A plane or a (111) B plane (FIGS. 4A and 4B).
  • the group III raw material is preferably a gas containing boron, aluminum, gallium, indium or titanium (which may be an organometallic compound).
  • the group III raw material is an organic alkyl metal compound such as trimethylindium.
  • the group V raw material is preferably a gas containing nitrogen, phosphorus, arsenic, antimony or bismuth (which may be an organometallic compound).
  • the group V raw material is, for example, arsenic hydride (arsine; AsH 3 ).
  • the supply of the group III material or the group V material is preferably performed at 400 to 500 ° C.
  • the example of the preparation step includes an alternating material supply modulation method.
  • a source gas containing a group III element and a source gas containing a group V element are alternately provided to a group IV semiconductor substrate and exposed through the opening of the insulating film (111) A.
  • a thin film of a III-V compound semiconductor is formed on the surface or the (111) B surface.
  • the alternating material supply modulation method can be performed at a temperature necessary for growing the III-V compound semiconductor nanowire, and is preferably performed at a temperature lower than that.
  • the alternating material supply modulation method may be performed at the temperature during the growth of the III-V compound semiconductor nanowire, at about 400 ° C., or while the temperature is raised from 400 ° C.
  • the (111) A plane is formed on the group IV semiconductor substrate, first, a source gas containing a group III element is supplied, and then a source gas containing a group V element is supplied. Further, a source gas containing a group III element and a source gas containing a group V element are alternately and repeatedly supplied.
  • the (111) B surface is formed on the group IV semiconductor substrate, first, a source gas containing a group V element is supplied, and then a source gas containing a group III element is supplied. Further, a source gas containing a group V element and a source gas containing a group III element are alternately and repeatedly supplied.
  • the supply time of the source gas containing the group V element and the supply time of the source gas containing the group III element may be about several seconds each. Further, it is preferable to provide an interval of several seconds between the supply of the source gas containing the group V element and the supply of the source gas containing the group III element.
  • the source gas containing the group V element and the source gas containing the group III element may be alternately supplied until the thin film of the group III-V compound semiconductor has a desired thickness. By repeatedly supplying the gas several times, a thin film of a III-V compound semiconductor is formed.
  • the thin film of the III-V compound semiconductor formed by the alternating source supply modulation method is a group III element or V adsorbed on the substrate when the substrate temperature is increased to grow semiconductor nanowires after the alternating source supply modulation method. Prevents group elements from separating by heat.
  • the nanowire growth step one or both of the first conductivity type dopant and the second conductivity type dopant are intermittently doped on the (111) surface while supplying a group III material and a group V material, A step of forming an intrinsic first region (first region formation step), and a group III material and a group V material are supplied to the first region formed on the (111) plane, In response, the step of doping the second conductivity type dopant together to form a second region exhibiting a second conductivity type that is one of the n-type and the p-type, which is continuous with the first region (the first region) 2 region forming step).
  • the “III-V compound semiconductor nanowire” may include, for example, a portion derived from the raw material of the nanowire formed in the nanowire growth preparation step described above. .
  • the growth of the group III-V compound semiconductor nanowire is performed by a method of supplying the group III material and the group V material on the (111) plane, for example, organic Metal chemical vapor phase epitaxy (hereinafter also referred to as “MOVPE method”), molecular beam epitaxy (hereinafter also referred to as “MBE method”), and the like.
  • MOVPE method organic Metal chemical vapor phase epitaxy
  • MBE method molecular beam epitaxy
  • the growth of the III-V compound semiconductor nanowire is performed by the MOVPE method.
  • Formation of semiconductor nanowires by the MOVPE method can be performed using a normal MOVPE apparatus. That is, a source gas containing a group III element and a source gas containing a group V element may be provided at a predetermined temperature and under reduced pressure.
  • a source gas containing a group III element and a source gas containing a group V element may be provided at a predetermined temperature and under reduced pressure.
  • a gas containing arsenic hydride (AsH 3 ) and trimethylindium may be provided at about 540 ° C.
  • a gas containing arsenic hydride and trimethylgallium may be provided at about 750 ° C.
  • a gas containing arsenic hydride, trimethylindium, and trimethylgallium may be provided at about 670 ° C.
  • the group III material and the group V material are supplied to the (111) plane of the group IV semiconductor substrate described above.
  • the group III raw material and the group V raw material are supplied to the thin film.
  • the supply amounts of Group III materials and Group V materials are usually constant.
  • the supply amount of one raw material may be changed continuously or intermittently as needed, or both raw materials may be supplied intermittently.
  • the first region forming step in parallel with the supply of the group III material and the group V material, one or both of the first conductivity type dopant and the second conductivity type dopant are intermittently doped to form the first region. .
  • the formed first region exhibits pseudo intrinsicity.
  • “Pseudo-intrinsic” is the conductivity type of the first region determined according to the concentration of the first conductivity type dopant and the second conductivity type dopant in the first region.
  • the pseudo intrinsic means that the semiconductor constituting the first region, which exhibits the first conductivity type or the second conductivity type without doping the dopant, is doped with the second conductivity type dopant or the first conductivity type dopant.
  • the pseudo-intrinsic may be n-type, p-type, or i-type.
  • i-type in pseudo-intrinsic means, for example, that the concentration of the n-type dopant and the concentration of the p-type dopant in the first region are both 1 ⁇ 10 15 cm ⁇ 3 or less, and It means that the resistance value of the region is 0.1 ⁇ ⁇ cm or more.
  • the resistance value can be obtained from, for example, a 4-short needle voltage current characteristic, a current gradient in a nonlinear region of transistor characteristics, and the like.
  • the first region may include the second conductivity type dopant.
  • a group III material or a group V material contains a trace amount of an organic catalyst
  • carbon atoms resulting from the organic catalyst are doped in the first region.
  • the carbon atom acts as an n-type dopant in the III-V compound semiconductor nanowire.
  • the doping amount of the first conductivity type dopant gives the first conductivity type characteristics to the first region which exhibits the second conductivity type when not doped, and shifts the gate voltage.
  • the concentration of the first conductivity type dopant in the first region is 1 ⁇ 10 14 cm ⁇ 3 or more and less than the concentration of the second conductivity type dopant.
  • the amount is preferably 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the time for doping the first conductive dopant per time is 0.1 to 5 seconds, and the doping interval of the first conductive dopant is 1 to 29. .5 seconds is preferable from the viewpoint of shifting the gate voltage by an appropriate amount.
  • the second region exhibiting the second conductivity type is formed by doping the second conductivity type dopant while supplying the group III material and the group V material to form the second region. This is preferable from the viewpoint of forming the second region exhibiting the conductivity type.
  • the doping of the second conductivity type dopant in the second region forming step can be omitted depending on the conductivity type of the III-V compound semiconductor nanowire formed by supplying the Group III material and the Group V material.
  • the group 111-V compound semiconductor nanowire including the first region and the second region is converted into the (111) plane of the group IV semiconductor substrate so that the major axis is perpendicular to the (111) plane. Can be formed on top.
  • the bonding interface is basically dislocation-free and defect-free.
  • a gate electrode is formed.
  • the gate electrode can be formed by a method using a photolithography method, for example. Such a method is, for example, masking a region other than the electrode formation planned portion with a resist film, depositing a metal such as gold, platinum, titanium, chromium, aluminum, palladium, molybdenum, or a semiconductor such as polysilicon, and resist film Is removed (lifted off). Alternatively, after depositing titanium, gold may be further deposited and stacked to form an electrode having a two-layer structure.
  • the gate electrode is preferably disposed on the gate dielectric film.
  • the gate electrode is formed on the gate dielectric film.
  • the method for forming the gate dielectric film is not particularly limited. For example, a film made of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), or zirconium oxide (ZrO 2 ) by using an ALD (atomic layer deposition) method or the like. What is necessary is just to form.
  • a source electrode and a drain electrode are formed.
  • a photolithography method can be used similarly to the gate electrode.
  • the source electrode or drain electrode formed in the second region of the III-V compound semiconductor nanowire is performed after the nanowire growth step.
  • the timing for forming an electrode other than the source electrode or the drain electrode formed in the second region is not particularly limited as long as it can be arranged at an intended position according to the configuration of the TFET.
  • the TFET of the present invention can be manufactured.
  • a TFET having desired characteristics can be manufactured by appropriately selecting the type of dopant in the first region and intermittently doping the dopant.
  • TFET tunnel field effect transistor
  • FIG. 1 is a cross-sectional view showing the configuration of the TFET of this embodiment.
  • the TFET 100 of the present embodiment includes a p-type highly doped silicon substrate 110, an insulating film 120, a III-V compound semiconductor nanowire 130, a gate dielectric film 140, and an insulating protective film 150. , Source electrode 160, drain electrode 170, and gate electrode 180.
  • the silicon substrate 110 is a p-type highly doped silicon (111) substrate.
  • the insulating film 120 is an insulating film that covers at least the surface (the (111) surface) on which the group III-V compound semiconductor nanowire 130 is disposed, of the two surfaces of the p-type silicon substrate 110.
  • the insulating film 120 is a silicon oxide (SiO 2 ) film having a thickness of 20 nm, for example.
  • the (111) plane of the p-type silicon substrate 110 is in direct contact with the III-V compound semiconductor nanowire 130 to form a bonding interface.
  • the insulating film 120 does not exist at the interface.
  • the III-V compound semiconductor nanowire 130 is a nanowire made of a III-V compound semiconductor having a diameter of 20 nm and a length of 300 nm, for example.
  • the III-V compound semiconductor nanowire 130 includes a first region 132 that is doped with a p-type dopant and a second region 134 that is highly doped n-type.
  • the III-V compound semiconductor nanowire 130 is arranged on the (111) plane of the p-type silicon substrate 110 so that the major axis thereof is substantially perpendicular to the (111) plane.
  • the first region 132 (pseudo intrinsic semiconductor) is located closer to the p-type silicon substrate 110 (p-type semiconductor) than the second region 134 (n-type semiconductor).
  • the bonding interface between the first region 132 and the p-type silicon substrate 110 (for example, the (111) plane at the bonding portion) is basically free of dislocations and defects.
  • the shape of the III-V compound semiconductor nanowire 130 is a hexagonal prism as shown in FIGS. 2A and 2B.
  • the gate dielectric film 140 is an insulating film that covers the surface of the insulating film 120 and the side surface of the III-V compound semiconductor nanowire 130 (the side surface of the first region 132 and a part of the side surface of the second region 134). .
  • the gate dielectric film 140 is a high dielectric film such as a hafnium aluminate (HfAlO x ) film.
  • the insulating protective film 150 is a film made of an insulating resin such as BCB that covers the III-V compound semiconductor nanowire 130, the gate dielectric film 140, and the gate electrode 180.
  • the source electrode 160 is disposed on the back surface of the p-type silicon substrate 110 (the surface opposite to the surface on which the III-V compound semiconductor nanowires 130 are disposed), and the p-type silicon substrate 110 (p-type semiconductor). It is connected to the.
  • the p-type silicon substrate 110 and the source electrode 160 are in direct contact to form an interface, and the insulating film 120 does not exist at the interface.
  • the source electrode 160 is a Ti / Au alloy film formed on the back surface of the p-type silicon substrate 110, for example.
  • the source electrode 160 may be disposed on the surface of the two surfaces of the p-type silicon substrate 110 on which the III-V compound semiconductor nanowire 130 is disposed.
  • the drain electrode 170 is disposed on the group III-V compound semiconductor nanowire 130 and the insulating protective film 150, and is connected to the second region 134 (n-type semiconductor) of the group III-V compound semiconductor nanowire 130.
  • the drain electrode 170 is, for example, a Ti / Au alloy film, a Ti / Al / Ti / Au alloy film, or a Ge / Au / Ni / Au alloy disposed on the III-V compound semiconductor nanowire 130 and the insulating protective film 150. It is a membrane.
  • the gate electrode 180 is disposed on the gate dielectric film 140 so as to cover the periphery of the first region 132.
  • the gate electrode 180 is, for example, a W film or a Ti / Au alloy film formed on the gate dielectric film 140.
  • FIG. 3A to 3F are diagrams schematically showing an example of a manufacturing method of the TFET 100.
  • FIG. 4A to 4C are diagrams illustrating an example of a process for manufacturing the III-V compound semiconductor nanowire 130.
  • FIG. Hereinafter, a method for manufacturing the TFET 100 will be described with reference to these drawings.
  • a p-type silicon substrate 110 is prepared.
  • An insulating film 120 made of silicon oxide (SiO 2 ) and having a thickness of 20 nm is formed on the surface of the p-type silicon substrate 110 by a thermal oxidation method.
  • An opening 122 is formed in the insulating film 120.
  • the diameter of the opening 122 is, for example, 20 nm.
  • the opening 122 is formed by a photolithography method or the like.
  • a source electrode 160 may be disposed in advance on the back surface of the p-type silicon substrate 110.
  • the p-type silicon substrate 110 is subjected to a high temperature heat treatment in which the temperature of the substrate is maintained at 900 ° C. for a certain time.
  • the high-temperature heat treatment is performed, for example, in an inert gas atmosphere at about 900 ° C.
  • polyline represents the temperature of the substrate.
  • An element or a group V element is supplied to the (111) plane (zone B in FIG. 4A).
  • AsH 3 which is a source gas containing a group V element while keeping the substrate temperature at 400 ° C. following the high temperature heat treatment Gas is supplied to the (111) plane.
  • bars extending in the horizontal direction indicate the type of source gas and the timing of its supply.
  • a III-V compound semiconductor nanowire 130 is grown from the (111) plane of the p-type silicon substrate 110 exposed through the opening 122 by the MOVPE method. At this time, before the III-V compound semiconductor nanowire 130 is grown, it is preferable to form a thin film of a III-V compound semiconductor on the (111) plane of the p-type silicon substrate 110 by an alternating material supply modulation method.
  • the alternating material supply modulation method is performed in zone C in FIG. 4A.
  • the temperature of the substrate is gradually increased toward the temperature during the growth of the III-V compound semiconductor nanowire 130.
  • the alternate source supply modulation method as shown in FIG. 4B, in this embodiment, a source gas containing a group III element and a group V element serving as a base material of the group III-V compound semiconductor nanowire 130, TMIn (trimethylindium ) Gas and AsH 3 gas are alternately supplied.
  • the supply time of each raw material gas is 2 seconds, and the supply interval of each raw material gas is 1 second. In the interval, hydrogen gas is supplied to the (111) plane.
  • the alternate material supply modulation method when one cycle of supply of TMIn gas and AsH 3 gas as shown by an arrow in FIG. 4B and two cycles of supply of hydrogen gas after supply of each source gas are taken as one cycle
  • the cycle is repeated a plurality of times (for example, 30 times).
  • the first region 132 of the III-V compound semiconductor nanowire 130 is grown.
  • the growth of the first region 132 is performed in the zone D in FIG. 4A.
  • the temperature of the substrate is kept constant (for example, 540 ° C.).
  • the AsH 3 gas and the TMIn gas as the base material are continuously supplied, while the first region 132 is doped with Zn as the p-type dopant.
  • DEZn (diethyl zinc) gas is intermittently supplied.
  • DEZn gas is supplied for X seconds while AsH 3 gas and TMIn gas are supplied for 30 seconds. That is, the DEZn gas is supplied for X seconds, and is supplied again for X seconds after an interval of (30 ⁇ X) seconds.
  • the supply time X per one time of the DEZn gas can be appropriately determined within a range in which the compensation doping effect is obtained in the first region 132, and is, for example, 0.5 to 5 seconds.
  • the supply time X may be the same or different in the zone D.
  • the cycle is repeated a plurality of times (for example, 30 times). .
  • the second region 134 of the III-V compound semiconductor nanowire 130 is grown.
  • the growth of the second region 134 is performed in zone E in FIG. 4A. Even in the growth of the second region 134, the temperature of the substrate is kept constant (for example, 540 ° C.).
  • the temperature of the substrate is kept constant (for example, 540 ° C.).
  • Si serving as an n-type dopant
  • AsH 3 gas and TMIn gas serving as a base material.
  • SiH 4 gas is continuously supplied.
  • the surface of the insulating film 120 and the surface of the group III-V compound semiconductor nanowire 130 are covered with a gate dielectric film 140, and then The gate dielectric film 140 is covered with a gate electrode 180.
  • the gate dielectric film 140 is formed by, for example, an ALD method.
  • the gate electrode 180 is formed by, for example, a sputtering method.
  • an insulating protective film 150 is formed on the surface of the p-type silicon substrate 110.
  • the insulating protective film 150 is formed by, for example, a spin coat method.
  • the insulating protection film 150, the gate electrode 180, and the gate dielectric film 140 are partially removed, and the top of the III-V compound semiconductor nanowire 130 (the end of the second region 134) is removed. And the gate dielectric film 140 are exposed.
  • the partial removal is performed by, for example, a reactive ion etching method.
  • the drain electrode 170 is formed on the surface of the insulating protective film 150, and the source electrode 160 is formed on the back surface of the p-type silicon substrate 110.
  • the drain electrode 170 and the source electrode 160 are formed by, for example, vacuum deposition.
  • the junction surface between the first region 132 of the III-V compound semiconductor nanowire 130 and the (111) plane of the silicon substrate 110 functions as a tunnel layer.
  • the gate electrode 180 by applying a positive bias to the gate electrode 180, carriers in the p-type silicon substrate 110 move into the III-V compound semiconductor nanowire 130 by a tunnel phenomenon (ON). State). This operation corresponds to the switch operation of the n-type MOSFET of the CMOS switch.
  • the TFET 100 includes a p-type highly doped silicon substrate 110, a p-type doped first region 132, and an n-type doped second region 134. For this reason, as will be apparent from the examples described later, the gate voltage can be shifted to the positive side as compared with the TFET including the non-doped first region.
  • the threshold voltage (threshold voltage) is shifted to the positive side or the negative side by appropriately adjusting the conductivity type of the first region in the III-V compound semiconductor nanowire, the type of III-V compound semiconductor By changing, the supply voltage required for the ON state can be arbitrarily controlled.
  • the periphery of the III-V compound semiconductor nanowire 130 is covered with the insulating protective film 150, a plurality of TFETs 100 can be integrated.
  • TFET 100 a p-type highly doped silicon substrate is used as the silicon substrate 110.
  • the TFET of the present invention can be manufactured using an n-type highly doped silicon (111) substrate. It is.
  • the first region 132 is intermittently doped with n-type dopant, and the second region 134 is continuously doped with p-type dopant.
  • the junction surface between the first region of the III-V compound semiconductor nanowire and the (111) plane of the n-type silicon substrate functions as a tunnel layer.
  • the TFET As shown in FIG. 5B, by applying a negative bias to the gate electrode, carriers in the n-type silicon substrate move into the III-V compound semiconductor nanowires by the tunnel phenomenon (ON state). Become). This operation corresponds to the switch operation of the p-type MOSFET of the CMOS switch. Also, the TFET can shift the gate voltage to the negative side as compared with the TFET including the non-doped first region.
  • a TFET and a switch element that can operate with a small subthreshold (60 mV / digit or less). Further, according to the present embodiment, in the case of an element whose current value increases with a positive gate voltage, it can operate with a rising voltage on the positive side, and in the case of an element whose current value increases with a negative gate voltage Then, it is possible to provide a TFET and a switch element that can operate with a more negative rising voltage. The TFET and the switch element can be easily manufactured.
  • an InAs thin film was formed in the opening of the silicon substrate by the alternating material supply modulation method. Specifically, the trimethylindium supply is 2 seconds, the hydrogen gas interval is 1 second, the arsenic hydride supply is 2 seconds, and the hydrogen gas interval is 1 second. Repeated. The partial pressure of trimethylindium was 9.6 ⁇ 10 ⁇ 7 atm, and the partial pressure of arsenic hydride was 2.5 ⁇ 10 ⁇ 4 atm.
  • an InAs nanowire having a length of 800 nm was grown by the MOVPE method. Specifically, after raising the internal temperature of the apparatus from 400 ° C. to 540 ° C., trimethylindium and arsenic hydride are supplied together with hydrogen gas, and an InAs nanowire having a length of 500 nm (first region; carrier concentration: 2 ⁇ 10 17 cm ⁇ 3 ). Subsequently, trimethylindium, arsenic hydride and monosilane were supplied together with hydrogen gas to grow an n-type InAs nanowire having a length of 300 nm (second region; carrier concentration: 2 ⁇ 10 19 cm ⁇ 3 ). The partial pressure of trimethylindium was 4.9 ⁇ 10 ⁇ 7 atm, the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm, and the partial pressure of monosilane was 7 ⁇ 10 ⁇ 8 atm.
  • TFET Fabrication of TFET
  • a gate dielectric film was formed on the silicon substrate and on the side surface of the InAs nanowire, and a gate electrode was further formed thereon. Specifically, a 20 nm thick Hf 0.8 Al 0.2 O film (gate dielectric film) was formed by ALD. Thereafter, a W film (gate electrode) having a thickness of 100 nm was formed by high frequency sputtering.
  • an insulating resin (BCB resin) film was formed on the silicon substrate on which the dielectric film was formed, and the InAs nanowires on the silicon substrate were embedded in the insulating resin.
  • a part of the upper side of the insulating resin was removed by reactive ion etching to expose the tip of the InAs nanowire.
  • a Ti (20 nm) / Au (100 nm) multilayer film having a thickness of 120 nm was formed as a drain electrode on the surface where the InAs nanowires were exposed. Further, a Ti (20 nm) / Au (30 nm) multilayer film having a film thickness of 50 nm was formed as a source electrode on the silicon substrate. Thus, TFET-A was produced.
  • TFETs (TFET-B and TFET-C) according to the present invention were produced.
  • TFET-B was prepared in the same manner as TFET-A except that diethylzinc was intermittently supplied in conjunction with continuous supply of trimethylindium and arsenic hydride. In the supply of diethylzinc, the cycle was repeated 30 times, with the supply of 1 second and the interval of 29 seconds as one cycle. The partial pressure of diethyl zinc was 3 ⁇ 10 ⁇ 7 atm. The concentration of the dopant (Zn) in the first region of TFET-B was 3 ⁇ 10 15 cm ⁇ 3 . The concentration was obtained by producing the non-doped InAs nanowire on an n-type silicon substrate, producing a vertical FET structure, and calculating from the threshold voltage of the nanowire.
  • TFET-C was prepared in the same manner as TFET-B except that the diethylzinc supply cycle was set to one cycle with a supply of 2 seconds and an interval of 28 seconds.
  • the concentration of dopant (Zn) in the first region of TFET-C was 6 ⁇ 10 15 cm ⁇ 3 .
  • FIG. 6A is a scanning electron micrograph of an InAs nanowire of TFET-A
  • FIG. 6B is a scanning electron micrograph of an InAs nanowire of TFET-B. It can be seen that all the nanowires grow in a direction perpendicular to the (111) plane of the silicon substrate.
  • curve A represents the electrical characteristics of TFET-A.
  • the subthreshold characteristic of TFET-A was 21 mV / digit.
  • the subthreshold below 60 mV / digit demonstrates that TFET-A is a tunnel FET.
  • the rising voltage of TFET-A was -0.4V.
  • curve B represents the electrical characteristics of TFET-B, and shows the characteristics of the tunnel FET when Zn pulse doping is performed for 1 second and the doping interval is 29 seconds.
  • Curve C represents the electrical characteristics of TFET-C, and shows the characteristics of the tunnel FET when Zn pulse doping is performed for 2 seconds and the doping interval is 28 seconds.
  • the rising voltage of TFET-B was 0.3 V
  • the sub-threshold value of TFET-B was 30 mV / digit.
  • the rising voltage of TFET-C was 0.6 V
  • the subthreshold value of TFET-C was 30 mV / digit.
  • the rising voltage is shifted to the positive side as compared with TFET-A in which the first region is not doped with Zn. It can be seen that the steep subthreshold characteristic of the tunnel FET can be maintained, and that the rising voltage can be adjusted by the supply time of the dopant in pulse doping.
  • the reason why the rising voltage of TFET-A is negative is considered to be due to the presence of the dopant in the source gas. That is, when non-doped InAs nanowires are produced, carbon atoms derived from organometallic are added to the first region and the second region at a concentration of about 10 16 to 10 17 cm ⁇ 3 . This acts as an n-type dopant.
  • Zn atoms acting as p-type dopants for III-V group semiconductors were added by a pulse doping method. That is, during the growth of the non-doped layer, the supply for 1 or 2 seconds and the interval for 29 or 28 seconds were repeated with a supply amount of about 3 ⁇ 10 ⁇ 7 atm in partial pressure. When Zn atoms are continuously added at the same supply amount, the concentration of Zn atoms in the nanowire becomes 1 ⁇ 10 18 cm ⁇ 3 .
  • a Zn concentration of 10 15 to 10 16 cm ⁇ 3 is realized in a nanometer scale structure.
  • Such a suitable p-type dopant doping provides a compensation effect (compensation doping effect) for carbon atoms as dopants acting as n-type dopants.
  • the compensation effect occurs, the non-doped InAs nanowire becomes electrically more neutral.
  • a nanostructure pseudo-intrinsic layer that exhibits the same electrical characteristics as the intrinsic layer can be produced.
  • a TFET was fabricated by the following method.
  • Comparative Example 2 Production of TFET-D
  • the natural oxide film was removed from the p-type silicon (111) substrate, and then the internal temperature of the reduced pressure horizontal MOVPE apparatus was lowered from 925 ° C. to 670 ° C. to convert arsenic hydride into hydrogen gas (carrier gas). ) (Zone B in FIG. 8A).
  • the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • an InGaAs thin film was formed in the opening of the silicon substrate by the alternating source supply modulation method (zone C in FIG. 8A). Specifically, an InGaAs thin film was formed in the opening in the same manner as in the manufacture of TFET-A, except that a mixed gas of trimethylindium and trimethylgallium was supplied instead of trimethylindium.
  • the partial pressure of trimethylindium was 9.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium was 5.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride was 6.0 ⁇ 10 ⁇ 4 atm.
  • an InGaAs nanowire having a length of 800 nm was grown by the MOVPE method in the same manner as the fabrication of TFET-A except that the internal temperature of the apparatus was maintained at 670 ° C. and trimethylindium was replaced with the above mixed gas.
  • the length of the first region was 500 nm, and the carrier concentration when forming the first region was 6 ⁇ 10 16 cm ⁇ 3 .
  • the length of the second region was 300 nm, and the carrier concentration when forming the second region was 1 ⁇ 10 18 cm ⁇ 3 .
  • the partial pressure of trimethylindium is 9.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium is 5.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride is 6.0 ⁇ 10 ⁇ 4 atm
  • monosilane was 6.0 ⁇ 10 ⁇ 8 atm.
  • TFET-D a gate dielectric film, a gate electrode, an insulating resin (BCB resin) film, a drain electrode, and a source electrode were formed in the same manner as TFET-A to produce TFET-D.
  • the conductivity type of the first region is n-type
  • the conductivity type of the second region is n + type.
  • FIG. 8A is a diagram schematically showing the temperature of the silicon substrate and the supply of the source gas in the manufacture of the TFETs of Examples 3 and 4, and FIG. 8B is a pulse dope of the supply of the source gas in the zone D in FIG. 8A FIG.
  • diethylzinc was intermittently supplied (zone D and FIG. 8B in FIG. 8A) in conjunction with the continuous supply of the mixed gas and arsenic hydride, the same as the manufacture of TFET-D TFET-E was manufactured. Diethylzinc was supplied in the same cycle as in the production of TFET-B. That is, one cycle consisted of 1-second supply of diethyl zinc and an interval of 29 seconds, and the cycle was repeated 30 times. The partial pressure of diethyl zinc was 5 ⁇ 10 ⁇ 7 atm. The concentration of the dopant (Zn) in the first region of TFET-E was 2 ⁇ 10 15 cm ⁇ 3 . In TFET-E, the conductivity type of the first region is i-type, and the conductivity type of the second region is n + -type.
  • TFET-F was manufactured in the same manner as TFET-E, except that the diethylzinc supply cycle was set to 1 cycle with a supply of 2 seconds and an interval of 28 seconds.
  • the concentration of the dopant (Zn) in the first region of TFET-F was 2 ⁇ 10 15 cm ⁇ 3 .
  • the conductivity type of the first region is i-type
  • the conductivity type of the second region is n + -type.
  • curve D represents the electrical characteristics of TFET-D
  • curve E represents the electrical characteristics of TFET-E
  • curve F represents the electrical characteristics of TFET-F.
  • the subthreshold characteristic (subthreshold) of TFET-D was 380 mV / digit, and the rising voltage of TFET-D was ⁇ 1.0 V.
  • the sub-threshold value of TFET-E was 58 mV / digit, and the rising voltage of TFET-E was -0.05V.
  • the sub-threshold value of TFET-F was 55 mV / digit, and the rising voltage of TFET-F was + 0.2V.
  • both the TFET-E and TFET-F in which the first region is doped with Zn are compared with the TFET-D in which the first region is not doped with Zn. It can be seen that the rising voltage shifts to the positive side and has a steep subthreshold characteristic of the tunnel FET. It can also be seen that the rising voltage can be adjusted by the supply time of the dopant in pulse doping.
  • the TFET of the present invention is useful as a switching element formed in, for example, a semiconductor microprocessor and a highly integrated circuit.
  • the gate voltage is shifted to the positive side
  • the gate voltage can be shifted to the negative side. Is possible. For this reason, it becomes possible to reduce the drain current when the gate voltage is zero. Therefore, it is possible to further suppress the standby leakage power, which is more effective from the viewpoint of power saving, for example.

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Abstract

　トンネル電界効果トランジスタ（ＴＦＥＴ）は、ｐ型を呈するIV族半導体基板の（１１１）面上に、III－Ｖ族化合物半導体ナノワイヤが配置され、ソース、ドレイン、およびゲートの各電極が適宜に配置され、または、ｎ型を呈するIV族半導体基板の（１１１）面上に、III－Ｖ族化合物半導体ナノワイヤが配置され、ソース、ドレイン、およびゲートの各電極が適宜に配置され、構成されている。当該ナノワイヤは、第１の領域と第２の領域とによって構成されている。たとえば、第１の領域はｐ型ドーパントで断続的にドープされ、第２の領域はｎ型ドーパントでドープされている。

Description

トンネル電界効果トランジスタ、その製造方法およびスイッチ素子
　本発明は、III－Ｖ族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタ、その製造方法、および、当該トランジスタを含むスイッチ素子、に関する。
　トンネル電界効果トランジスタ（ＴＦＥＴ）は、トランジスタのスイッチングにトンネル電流を利用する。このため、ＴＦＥＴは、急峻なオン・オフの切り替えが実現可能であり、また低電圧の動作が可能である。このようなＴＦＥＴには、IV族半導体基板と当該基板上に起立するIII－Ｖ族化合物半導体ナノワイヤとを有し、当該基板と当該ナノワイヤとの界面でトンネル電流を生じさせるトランジスタが知られている（例えば、特許文献１、非特許文献１および２参照）。当該ＴＦＥＴは、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能であり、かつ容易に製造しうる点で優れている。このため、前記ＴＦＥＴは、スイッチ素子に有用である。
国際公開第２０１１／０４００１２号
Katsuhiro Tomioka, Takashi Fukui, "Tunnel field-effect transistor using InAs nanowire/Si heterojunction", Appl. Phys. Lett., Vol.98, pp.083114-1-083114-3. Katsuhiro Tomioka, Masatoshi Yoshimura, Takashi Fukui, "Steep-slope tunnel field-effect transistors using III-V nanowire/Si heterojunction" IEEE VLSI Technology 2012 Symposium Proc., pp.47-48.
　前記ＴＦＥＴは、前記ナノワイヤにおける前記界面を構成する領域がアンドープで形成されているにも関わらず、前記スイッチ素子の立ち上がり電圧が負側にシフトしていることがある。このため、前記ＴＦＥＴについて、前記立ち上がり電圧を正側にシフトさせることがさらに望まれている。
　本発明は、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能であり、より正側またはより負側の立ち上がり電圧で動作可能であり、かつ容易に製造しうるＴＦＥＴおよびその製造方法を提供することを目的とする。
　また、本発明は、当該ＴＦＥＴを含むスイッチ素子を提供することをさらなる目的とする。
　本発明者は、III－Ｖ族化合物半導体ナノワイヤにおける、IV族半導体基板とIII－Ｖ族化合物半導体ナノワイヤとの界面を構成する第１の領域を、適当なドーパントを適当な間隔で断続的にドープすることによって作製することにより、前記課題を解決しうることを見出し、さらに検討を加えて本発明を完成させた。
　すなわち、本発明の第１は、以下のトンネル電界効果トランジスタ（ＴＦＥＴ）およびスイッチ素子に関する。
　［１］ｎ型およびｐ型のいずれか一方である第１導電型を呈する部分を含み、前記部分が（１１１）面を有するIV族半導体基板と、前記（１１１）面上に起立する第１の領域、および、ｎ型およびｐ型のいずれか他方である第２導電型を呈し、前記第１の領域に連続する第２の領域、を含むIII－Ｖ族化合物半導体ナノワイヤと、前記III－Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極およびドレイン電極の一方と、前記第２の領域に接続されたソース電極およびドレイン電極の他方と、前記IV族半導体基板と前記第１の領域との界面に作用して前記ソース電極および前記ドレイン電極間のキャリアの流れを制御するための電界を発生させるように配置されたゲート電極と、を有し、前記第１の領域は、III－Ｖ族化合物半導体を前記第１導電型にするための第１導電型ドーパントおよびIII－Ｖ族化合物半導体を前記第２導電型にするための第２導電型ドーパントの一方または両方を含み、前記第１の領域における前記第１導電型ドーパントおよび前記第２導電型ドーパントの少なくとも一方の濃度は、１×１０１４ｃｍ－３以上であり、かつ、前記第２の領域における前記第２導電型ドーパントの濃度未満である、トンネル電界効果トランジスタ。
　［２］少なくとも前記III－Ｖ族化合物半導体ナノワイヤの前記第１の領域における側面に配置されたゲート誘電体膜をさらに有し、前記ゲート電極は、前記ゲート誘電体膜上に配置されている、［１］に記載のトンネル電界効果トランジスタ。
　［３］［１］または［２］に記載のトンネル電界効果トランジスタを含むスイッチ素子。
　さらに、本発明の第２は、以下のトンネル電界効果トランジスタ（ＴＦＥＴ）の製造方法に関する。
　［４］IV族半導体基板における、ｎ型およびｐ型のいずれか一方である第１導電型を呈する部分の（１１１）面上から、III－Ｖ族化合物半導体ナノワイヤを成長させるステップと、前記IV族半導体基板および前記III－Ｖ族化合物半導体ナノワイヤの界面に作用する、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップと、前記III－Ｖ族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板に前記ソース電極および前記ドレイン電極のいずれか一方を形成するステップと、前記III－Ｖ族化合物半導体ナノワイヤに前記ソース電極および前記ドレイン電極のいずれか他方を形成するステップと、を含む、トンネル電界効果トランジスタの製造方法であって、前記III－Ｖ族化合物半導体ナノワイヤを成長させるステップは、前記（１１１）面上に、III族原料およびＶ族原料を供給しながら、III－Ｖ族化合物半導体を前記第１導電型にするための第１導電型ドーパント、および、III－Ｖ族化合物半導体を前記第２導電型にするための第２導電型ドーパントの一方または両方を断続的にドープして第１の領域を形成するステップと、前記（１１１）面上に形成された前記第１の領域に、前記Ｖ族原料および前記III族原料をさらに供給し、前記第１の領域から連続する、ｎ型およびｐ型のいずれか他方である第２導電型を呈する第２の領域を形成するステップと、を含む、トンネル電界効果トランジスタの製造方法。
　［５］前記第１の領域は、III－Ｖ族化合物半導体を前記第２導電型にするための第２導電型ドーパントを含み、前記第１の領域を形成するステップは、前記第１の領域における前記第１導電型ドーパントの濃度が１×１０１４～１×１０１７ｃｍ－３となる量で、前記第１導電型ドーパントを前記（１１１）面上に断続的に供給する、［４］に記載の製造方法。
　［６］前記第１の領域を形成するステップにおける、前記第１導電型ドーパントをドープする時間は、０．１～５秒間／回であり、前記第１導電型ドーパントのドープのインターバルは、１．０～２９．５秒間である、［４］または［５］に記載の製造方法。
　［７］前記第２の領域を形成するステップは、前記（１１１）面上に形成された前記第１の領域に、前記Ｖ族原料および前記III族原料を供給しながら前記第２導電型ドーパントをドープし、前記第２導電型を呈する前記第２の領域を形成する、［４］～［６］のいずれか一項に記載の製造方法。
　本発明によれば、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能であり、かつ、より正側またはより負側の立ち上がり電圧で動作可能であるＴＦＥＴ（スイッチ素子）を提供することができる。本発明のＴＦＥＴは、容易に製造することができる。本発明のＴＦＥＴを用いることで、半導体マイクロプロセッサおよび高集積回路の電力消費量の増大を抑制しつつ、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。
本実施の形態のＴＦＥＴの構成を模式的に示す断面図である。 図２Ａは、本実施の形態におけるIII－Ｖ族化合物半導体ナノワイヤを図１中のＡ－Ａ線に沿って切断したときの断面図であり、図２Ｂは、本実施の形態におけるナノワイヤを模式的に示す斜視図である。 図３Ａは、本実施の形態におけるＴＦＥＴの製造においてシリコン基板上に製造されたIII－Ｖ族化合物半導体ナノワイヤを示す図であり、図３Ｂは、当該ＴＦＥＴの製造においてゲート誘電体膜およびゲート電極層に被覆されたIII－Ｖ族化合物半導体ナノワイヤを示す図であり、図３Ｃは、絶縁保護膜に埋没したIII－Ｖ族化合物半導体ナノワイヤを示す図であり、図３Ｄは、部分的に除去された絶縁保護膜から露出するゲート誘電体膜およびIII－Ｖ族化合物半導体ナノワイヤを示す図であり、図３Ｅは、絶縁保護膜から露出するIII－Ｖ族化合物半導体ナノワイヤを示す図であり、図３Ｆは、ソース電極およびドレイン電極の形成によって完成したＴＦＥＴを示す図である。 図４Ａは、本実施の形態におけるＴＦＥＴの製造において、III－Ｖ族化合物半導体ナノワイヤが製造されるまでのシリコン基板の温度と原料ガスの供給を示す図であり、図４Ｂは、図４Ａ中のゾーンＣにおける原料ガスの供給の一例を示す図であり、図４Ｃは、図４Ａ中のゾーンＤにおける原料ガスの供給のパルスドープの一例を示す図である。 図５Ａは、本実施の形態のＴＦＥＴにおけるバンド構造の一例を模式的に示す図であり、図５Ｂは、他の実施の形態のＴＦＥＴにおけるバンド構造の一例を模式的に示す図である。 図６Ａは、従来のＴＦＥＴの一例におけるIII－Ｖ族化合物半導体ナノワイヤの走査電子顕微鏡写真であり、図６Ｂは、本発明のＴＦＥＴの一例におけるIII－Ｖ族化合物半導体ナノワイヤの走査電子顕微鏡写真である。 実施例１、２のＴＦＥＴと従来（比較例１）のＴＦＥＴのそれぞれの、ドレイン電流とゲート電圧との関係を示す図である。 図８Ａは、実施例３、４のＴＦＥＴの製造におけるシリコン基板の温度と原料ガスの供給とを模式的に示す図であり、図８Ｂは、図８Ａ中のゾーンＤにおける原料ガスの供給のパルスドープを模式的に示す図である。 実施例３、４のＴＦＥＴと従来（比較例２）のＴＦＥＴのそれぞれの、ドレイン電流とゲート電圧との関係を示す図である。
　１．本発明のトンネル電界効果トランジスタ
　本発明のトンネル電界効果トランジスタ（ＴＦＥＴ）は、IV族半導体基板、III－Ｖ族化合物半導体ナノワイヤ、ソース電極、ドレイン電極およびゲート電極を有する。１つのIV族半導体基板の上に複数のＴＦＥＴが形成されていてもよい。本発明のＴＦＥＴでは、IV族半導体基板の（１１１）面と当該（１１１）面上に配置されたIII－Ｖ族化合物半導体ナノワイヤとが界面（以下、「接合界面」とも言う）を形成する。本発明のＴＦＥＴでは、この接合界面においてトンネル現象が生じる。なお、「接合界面」は、III－Ｖ族化合物半導体ナノワイヤが（１１１）面に直接接続している部分を言う。
　IV族半導体基板は、シリコン基板やゲルマニウム基板などの、IV族半導体からなる（１１１）面を有する基板である。IV族半導体基板は、例えばシリコン（１１１）基板またはシリコン（１００）基板である。IV族半導体基板がシリコン（１００）基板の場合は、（１００）面とは別に（１１１）面が形成されている。
　IV族半導体基板は、（１１１）面を含む部分を有する。当該部分は、ｎ型またはｐ型のいずれか一方を呈する。前記の部分が呈する導電型を「第１導電型」とも言う。したがって、IV族半導体基板の（１１１）面を含む一部分のみが第１導電型を呈していてもよいし、IV族半導体基板の全体が第１導電型を呈していてもよい。たとえば、IV族半導体基板は、その端面が（１１１）面であるIV族半導体層を有するIV族半導体基板であってもよい。また、IV族半導体基板は、ｎ型またはｐ型にドープされていてもよい。IV族半導体基板にドープされるドーパントには、当該基板をｎ型またはｐ型にするドーパントが用いられる。たとえば、IV族半導体基板をｐ型にするドーパントの例には、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｌが含まれる。また、IV族半導体基板をｎ型にするドーパントの例には、Ｎ、Ｐ、Ａｓ、ＳｂおよびＢｉが含まれる。
　また、IV族半導体基板の表面には、絶縁膜が形成されていてもよい。絶縁膜の例には、酸化シリコン膜、および、誘電率３．９以上の化合物が含まれる。誘電率３．９以上の化合物の膜の例には、窒化シリコンおよびＨｆＡｌＯが含まれる。
　III－Ｖ族化合物半導体ナノワイヤは、III－Ｖ族化合物半導体からなる、直径２～１００ｎｍ、長さ５０ｎｍ～１０μｍの構造体である。III－Ｖ族化合物半導体ナノワイヤは、例えば、IV族半導体基板の（１１１）面上に、その長軸が（１１１）面に垂直になるように配置されている。III－Ｖ族化合物半導体は、２つの元素からなる半導体、３つの元素からなる半導体、４つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。
　２つの元素からなるIII－Ｖ族化合物半導体の例には、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂおよびＡｌＳｂが含まれる。３つの元素からなるIII－Ｖ族化合物半導体の例には、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂおよびＡｌＩｎＳｂが含まれる。４つ以上の元素からなるIII－Ｖ族化合物半導体の例には、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂおよびＡｌＩｎＧａＰＳｂが含まれる。
　III－Ｖ族化合物半導体ナノワイヤは、第１の領域と第２の領域を含む。第１の領域は、IV族半導体基板の（１１１）面に接合されている部分であり、（１１１）面上から起立している。第２の領域は、第１の領域に連続する部分である。たとえば、第１の領域は、III－Ｖ族化合物半導体ナノワイヤをその長軸方向に対して二分したときの基板側の部分であり、第２の領域は、基板側とは反対側の部分である。
　第１の領域は、後述するゲート電圧のシフトを生じさせるように、第１導電型ドーパントがドープされている。すなわち、上記第１の領域は、III－Ｖ族化合物半導体を前記第１導電型にするための第１導電型ドーパントおよびIII－Ｖ族化合物半導体を前記第２導電型にするための第２導電型ドーパントの一方または両方を含む。たとえば、上記第１の領域は、ノンドープではｉ型であるIII－Ｖ族化合物半導体に、第１導電型ドーパントおよび第２導電型ドーパントの一方または両方がドープされていてもよい。また、上記第１の領域は、ノンドープではｐ型であるが意図せぬドーパントの存在によりｎ型を呈するIII－Ｖ族化合物半導体に、第１導電型ドーパントおよび第２導電型ドーパントの一方または両方がドープされていてもよい。さらに、上記第１の領域は、ノンドープではｎ型であるが意図せぬドーパントの存在によりｐ型を呈するIII－Ｖ族化合物半導体に、第１導電型ドーパントおよび第２導電型ドーパントの一方または両方がドープされていてもよい。
　第１の領域における第１導電型ドーパントおよび第２導電型ドーパントの濃度は、第１導電型ドーパントまたは第２導電型ドーパントが単独でドープされたときにドーパントとして有効な濃度から、第１の領域において一方のドーパントの影響を他方のドーパントで実質的に打ち消すことができる濃度まで、の範囲から、適宜に決めることが可能である。たとえば、第１の領域における第１導電型ドーパントおよび第２導電型ドーパントの少なくとも一方の濃度は、１×１０１４ｃｍ－３以上であり、かつ、第２の領域における第２導電型ドーパントの濃度未満である。
　また、第１の領域が第１導電型ドーパントおよび第２導電型ドーパントの両方を含む場合では、第１導電型ドーパントおよび第２導電型ドーパントの一方の濃度は、他方の濃度未満であることが、一方のドーパントの影響を他方のドーパントで実質的に打ち消す観点から好ましい。たとえば、ノンドープではｉ型であるが意図せぬドーパントの存在により第２導電型を呈するIII－Ｖ族化合物半導体の第１の領域に第１導電型ドーパントがドープされる場合、第１導電型ドーパントのドープによって、意図せぬドープによる第２導電型を抑制するためであれば、第１導電型ドーパントの濃度は、第２の領域における第２導電型ドーパントの濃度未満であり、かつ好ましくは、第１の領域における第２導電型ドーパントの濃度未満である。
　第１導電型ドーパントの濃度が低すぎると、第１の領域の導電型を適切に制御することができない場合があり、第１導電型ドーパントの濃度が高すぎると、実質的な接触界面が第１の領域と第２の領域の界面となってしまい、好ましくない。第１導電型ドーパントの濃度および第２導電型ドーパントの濃度は、いずれも、ノンドープの上記ＩｎＡｓナノワイヤを、ｎ型、ｐ型またはｉ型のシリコン基板に作製して縦型ＦＥＴ構造を作製し、当該ナノワイヤの閾値電圧から算出することによって求めることが可能である。このような第１の領域は、例えば、後述する第１導電型ドーパントの断続的なドープによって形成することが可能である。第１の領域における前記第１導電型ドーパントの濃度は、上記の観点から、１×１０１４～１×１０１７ｃｍ－３となる量であることがより好ましい。
　第１導電型ドーパントの種類は、一種でもそれ以上でもよい。第１の領域をｐ型にするための第１導電型ドーパントの例には、Ｚｎ、Ｃｄ、Ｈｇ、ＴｅおよびＣが含まれる。第１の領域をｎ型にするための第１導電型ドーパントの例には、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅおよびＰｏが含まれる。
　第１導電型ドーパントは、第１導電型ドーパントがドープされていないIII－Ｖ族化合物半導体が呈する導電型とは反対の導電型を付与するためのドーパントであることが、第１の領域の導電型を適切に調整する観点から好ましい。すなわち、ｎ型を呈するIII－Ｖ族化合物半導体には、ｐ型の第１導電型ドーパントが好ましく、ｐ型を呈するIII－Ｖ族化合物半導体には、ｎ型の第１導電型ドーパントが好ましい。ここで、「第１導電型ドーパントがドープされていないIII－Ｖ族化合物半導体」とは、意図しないドーパントのドープ（混入）のために特定の導電型を呈するIII－Ｖ族化合物半導体を含む。このような第１導電型ドーパントは、例えば、第１導電型ドーパントをドープせずに第１の領域を形成し、当該第１の領域の導電型を測定することによって、決めることが可能である。
　第２の領域は、ｎ型およびｐ型のうち、第１導電型とは異なる導電型を呈する。第２の領域が呈する導電型を「第２導電型」とも言う。第２導電型を呈する第２の領域は、第２導電型ドーパントのドープによって形成することが可能である。第２導電型ドーパントの種類は、一種でもそれ以上でもよい。第２導電型ドーパントは、例えば、第１導電型ドーパントとして例示されたドーパントから選ばれる。
　ソース電極は、本発明のＴＦＥＴのソース領域に接続され、ドレイン電極は、本発明のＴＦＥＴのドレイン領域に接続される。ソース電極およびドレイン電極は、例えばＴｉ／Ａｕ合金膜やＴｉ／Ａｌ／Ｔｉ／Ａｕ合金膜、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ合金膜などである。
　ソース電極およびドレイン電極の位置は、本発明のＴＦＥＴの構造により変わる。たとえば、IV族半導体基板がソース領域として機能し、III－Ｖ族化合物半導体ナノワイヤの第１の領域（IV族半導体基板の（１１１）面と接合している）がチャネル領域として機能し、III－Ｖ族化合物半導体ナノワイヤの第２の領域（第１の領域以外の領域）がドレイン領域として機能する場合は、ソース電極は、IV族半導体基板に接続され、ドレイン電極は、III－Ｖ族化合物半導体ナノワイヤの第２の領域に接続される。
　一方、IV族半導体基板がドレイン領域として機能し、III－Ｖ族化合物半導体ナノワイヤの第１の領域（IV族半導体基板の（１１１）面と接合している）がチャネル領域として機能し、III－Ｖ族化合物半導体ナノワイヤの第２の領域（第１の領域以外の領域）がソース領域として機能する場合は、ソース電極は、III－Ｖ族化合物半導体ナノワイヤの第２の領域に接続され、ドレイン電極は、IV族半導体基板に接続される。
　ゲート電極は、前記接合界面に電界を作用させることができる。通常、チャネル領域（IV族半導体基板およびIII－Ｖ族化合物半導体ナノワイヤの一方または両方）上にゲート誘電体膜が配置され、ゲート電極は、前記ゲート誘電体膜上に配置される。
　本発明のＴＦＥＴは、本発明の効果が得られる範囲において、前述した構成要素以外の他の構成要素をさらに含んでいてもよい。このような他の構成要素の例には、絶縁保護膜が含まれる。絶縁保護膜は、その厚さ方向がIII－Ｖ族化合物半導体ナノワイヤの長軸方向となるように配置される。絶縁保護膜は、IV族半導体基板上の全体に配置されてもよいし、一部に配置されてもよい。絶縁保護膜の厚さは、III－Ｖ族化合物半導体ナノワイヤの第１の領域と第２の領域の少なくとも一部を覆う厚さであることが、III－Ｖ族化合物半導体ナノワイヤ、ゲート誘電体膜およびゲート電極を保護する観点から好ましい。絶縁保護膜は、電気的な絶縁性が十分に得られる観点、および、ナノワイヤが曲がらない程度の低い粘性を有した溶液から形成されうる観点から、ＢＣＢ（ベンゾシクロブテン）層であることが好ましい。
　本発明のＴＦＥＴでは前記接合界面は、無転位かつ無欠陥であることが好ましいが、少数の転位または欠陥を含んでいてもよい。具体的には、前記接合界面におけるミスフィット転位の周期は、前記IV族半導体と前記III－Ｖ族化合物半導体との格子不整合から計算されるミスフィット転位の周期よりも大きければよい。また、前記接合界面における貫通転位の密度は、０～１０１０個／ｃｍ２の範囲内であればよい。後述する本発明のＴＦＥＴの製造方法で本発明のＴＦＥＴを製造することで、基本的に無転位かつ無欠陥の接合界面を有する本発明のＴＦＥＴを製造することができる。
　本発明のＴＦＥＴでは、前記接合界面がトンネル層として機能する。後の実施の形態に示されるように、本発明のＴＦＥＴでは、ゲート電極に正または負のバイアスを印加することで、ソース領域（IV族半導体基板またはIII－Ｖ族化合物半導体ナノワイヤ）内のキャリアがトンネル現象によりチャネル領域（III－Ｖ族化合物半導体ナノワイヤまたはIV族半導体基板）内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型またはｐ型ＭＯＳＦＥＴのスイッチ動作に相当する（図５Ａ、図５Ｂ）。
　本発明のＴＦＥＴは、IV族半導体基板とIII－Ｖ族化合物半導体ナノワイヤとの接合界面に生じるポテンシャルを利用することで、サブ閾値６０ｍＶ／桁以下で動作することができる（実施例参照）。本発明のＴＦＥＴをスイッチ素子として利用することで、半導体デバイスの消費電力を削減することができる。その結果、省エネルギーおよび環境負荷低減も実現することができる。
　また、本発明のＴＦＥＴでは、III－Ｖ族化合物半導体ナノワイヤにおける第１の領域の導電型を適宜に調整することによって、閾値電圧（スレショルド電圧）が正側または負側にシフトする。このため、第１の領域の導電型を適宜に調整することにより、ＯＮ状態に必要な供給電圧（ゲート電圧）の符号および大きさを任意に制御することができる（図７）。
　２．本発明のＴＦＥＴの製造方法
　本発明のＴＦＥＴの製造方法は、ナノワイヤ成長ステップと、ゲート電極形成ステップと、ソース電極およびドレイン電極形成ステップと、を含む。
　「ナノワイヤ成長ステップ」は、IV族半導体基板における第１導電型を呈する（１１１）面上から、III－Ｖ族化合物半導体ナノワイヤを成長させるステップである。「ゲート電極形成ステップ」は、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップである。当該ゲート電極は、前記IV族半導体基板および前記III－Ｖ族化合物半導体ナノワイヤの界面に作用するように配置される。「ソース電極およびドレイン電極形成ステップ」は、前記III－Ｖ族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板に前記ソース電極および前記ドレイン電極のいずれか一方を形成するステップ、および、前記III－Ｖ族化合物半導体ナノワイヤに前記ソース電極および前記ドレイン電極のいずれか他方を形成するステップ、である。
　ナノワイヤ成長ステップ以外のステップは、従来の技術に基づいて、例えば、特許文献１に記載されている方法に従って、行うことができる。
　本発明のＴＦＥＴの製造方法では、「ナノワイヤ成長ステップ」に先立って、必要に応じて、IV族半導体基板の前処理ステップを行うことができる。このような前処理ステップの例には、開口部を有する絶縁膜を形成するステップが含まれる。
　絶縁膜が形成される、（１１１）面を有するIV族半導体基板の例には、ｎ型シリコン（１１１）基板、ｐ型シリコン（１１１）基板、異方性エッチングにより（１１１）面が表面の一部にまたは全面に露出したシリコン（１００）基板、が含まれる。絶縁膜としての酸化シリコン膜は、例えば、シリコン基板を熱酸化することやスパッタ法などの一般的な薄膜形成法により形成することが可能である。絶縁膜の厚さは、特に限定されないが、例えば２０ｎｍ程度であればよい。
　絶縁膜の開口部は、電子ビームリソグラフィーや、フォトリソグラフィー、ナノインプリントリソグラフィーなどの微細パターン加工技術を用いることで形成されうる。開口部の形状は、任意に決定することができ、開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の直径は、例えば２～１００ｎｍ程度であればよい。開口部の直径が大きすぎると、前記接合界面に多数の転位または欠陥が形成されるおそれがある。１つのIV族半導体基板に複数の開口部を周期的に配列する場合、開口部の間隔は、例えば、１０ｎｍ～数μｍ程度である。
　また、上記の前処理ステップの例には、高温熱処理が含まれる。高温熱処理は、IV族半導体基板の（１１１）面に形成された自然酸化膜を除去するための処理である。前記自然酸化膜は、III－Ｖ族化合物半導体ナノワイヤの成長を阻害する。自然酸化膜は、前記開口部が設けられたIV半導体基板を高温熱処理することにより除去される。自然酸化膜の除去により、IV半導体基板の表面（開口部内の（１１１）面）が露出する。高温熱処理は、例えば、水素ガスや窒素ガス、アルゴンガスなどの不活性ガス雰囲気中で約９００℃の条件で行うことができる。
　また、上記の前処理ステップの例には、低温熱処理が含まれる。低温熱処理は、高温熱処理後のIV族半導体基板の温度を、III－Ｖ族化合物半導体ナノワイヤの成長時の温度かそれ以下の温度、例えば４００℃程度にまで下げて、IV族半導体基板の（１１１）面を（１１１）１×１面にする処理である。
　元来、高温熱処理後の（１１１）面は、１×１構造で構成されるが、冷却途中で（１１１）２×１面に変換することがある。しかしながら、IV族半導体基板の温度を４００℃程度にまで下げることにより、（１１１）２×１面を（１１１）１×１面に再び変換することができる。なお、「（１１１）２×１面」とは、原子配列を構成する最小単位が２原子間隔×１原子間隔となっている面をいう。「（１１１）１×１面」とは、原子配列を構成する最小単位が１原子間隔×１原子間隔となっている面をいう。
　前記低温熱処理は、約３５０～４５０℃（例えば、約４００℃）の温度で行えばよい。低温熱処理は、水素ガス、窒素ガス、アルゴンガス、ヘリウムガスなどの不活性ガス、の雰囲気下で行うことが好ましい。
　さらに、本発明のＴＦＥＴの製造方法では、「ナノワイヤ成長ステップ」において、必要に応じて、ナノワイヤ成長のための準備ステップを行うことができる。このような準備ステップの例には、（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップが含まれる。「（１１１）Ａ面」とは、表面にIII族元素が配置されている（１１１）面をいう。また、「（１１１）Ｂ面」とは、表面にＶ族元素が配置されている（１１１）面をいう。III－Ｖ族化合物半導体の（１１１）Ａ面または（１１１）Ｂ面は、（１１１）２×２面、つまり最小単位が２原子間隔×２原子間隔の周期で構成された構造である。よって、IV族半導体基板の表面に、２原子間隔×２原子間隔よりも小さい最小単位でIII族元素またはＶ族元素が配置されていると、その表面にIII－V族化合物半導体が成長しやすい。
　（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップは、III族原料またはＶ族原料をIV半導体基板の（１１１）面に供給することによって行うことができる。（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換する工程は、IV族半導体基板の表面を（１１１）１×１面に変換する工程の後に行ってもよいが、（１１１）１×１面に変換する工程と同時に行ってもよい。たとえば、IV族半導体基板の（１１１）２×１面を低温熱処理により（１１１）１×１面に変換するとともに、III族原料またはＶ族原料をIV半導体基板の表面に供給することによって、（１１１）１×１面を、（１１１）Ａ面または（１１１）Ｂ面に変換することができる（図４Ａ、図４Ｂ）。
　III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタン（有機金属化合物であってもよい）を含むガスであることが好ましい。III族原料は、例えばトリメチルインジウムなどの有機アルキル金属化合物である。Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマス（有機金属化合物であってもよい）を含むガスであることが好ましい。Ｖ族原料は、例えば水素化ヒ素（アルシン；ＡｓＨ３）である。III族原料またはＶ族原料の供給は、４００～５００℃にて行われることが好ましい。
　また、前記準備ステップの例には、交互原料供給変調法が含まれる。「交互原料供給変調法」とは、IV族半導体基板にIII族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に提供して、絶縁膜の開口部を通して露出した（１１１）Ａ面または（１１１）Ｂ面にIII－Ｖ族化合物半導体の薄膜を形成する方法である。交互原料供給変調法は、III－Ｖ族化合物半導体ナノワイヤを成長させるために必要な温度で行うことが可能であり、それよりも低い温度にて行われることが好ましい。たとえば、交互原料供給変調法は、III－Ｖ族化合物半導体ナノワイヤの成長時の温度で行うか、約４００℃で行うか、または４００℃から昇温しながら行えばよい。
　具体的には、IV族半導体基板に（１１１）Ａ面が形成されている場合は、まずIII族元素を含む原料ガスを供給し、その後Ｖ族元素を含む原料ガスを供給する。さらに、III族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に繰り返し供給する。一方、IV族半導体基板に（１１１）Ｂ面が形成されている場合は、まずＶ族元素を含む原料ガスを供給し、その後III族元素を含む原料ガスを供給する。さらに、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に繰り返し供給する。
　Ｖ族元素を含む原料ガスの供給時間およびIII族元素を含む原料ガスの供給時間は、それぞれ数秒程度であればよい。また、Ｖ族元素を含む原料ガスの供給とIII族元素を含む原料ガスの供給との間に、数秒のインターバルを設けることが好ましい。III－Ｖ族化合物半導体の薄膜が所望の厚さになるまで、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に供給すればよい。何回か繰り返してガスを供給することにより、III－Ｖ化合物半導体の薄膜が形成される。
　この交互原料供給変調法は、IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面に変換したときに変換できなかった部位があったとしても、（１１１）Ａ面または（１１１）Ｂ面を再形成することができるという補償効果もある。交互原料供給変調法により、IV族元素とIII族元素またはＶ族元素とが結合するからである。
　交互原料供給変調法により形成されたIII－Ｖ化合物半導体の薄膜は、交互原料供給変調法の後、半導体ナノワイヤを成長させるために基板温度を上げたときに、基板に吸着したIII族元素やＶ族元素が熱で乖離することを防ぐ。
　ナノワイヤ成長ステップは、前記（１１１）面上に、III族原料およびＶ族原料を供給しながら、前記第１導電型ドーパントおよび前記第２導電型ドーパントの一方または両方を断続的にドープし、疑似真性を呈する第１の領域を形成するステップ（第１の領域形成ステップ）と、前記（１１１）面上に形成された第１の領域に、III族原料およびＶ族原料を供給し、必要に応じて前記第２導電型ドーパントを併せてドープし、前記第１の領域に連続する、ｎ型およびｐ型のいずれか他方である第２導電型を呈する第２の領域を形成するステップ（第２の領域形成ステップ）とを含む。「III－Ｖ族化合物半導体ナノワイヤ」は、第１の領域および第２の領域の他に、例えば、前述したナノワイヤ成長の準備ステップで形成された、当該ナノワイヤの原料に由来する部分を含んでもよい。
　第１の領域形成ステップおよび第２の領域形成ステップのいずれにおいても、III－Ｖ族化合物半導体ナノワイヤの成長は、III族原料およびＶ族原料を（１１１）面上に供給する方法、例えば、有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や分子線エピタキシ法（以下「ＭＢＥ法」ともいう）など、により行われる。好ましくは、III－Ｖ族化合物半導体ナノワイヤの成長は、ＭＯＶＰＥ法により行われる。
　ＭＯＶＰＥ法による半導体ナノワイヤの形成は、通常のＭＯＶＰＥ装置を用いて行うことができる。つまり、所定の温度かつ減圧条件下で、III族元素を含む原料ガスおよびＶ族元素を含む原料ガスを提供すればよい。たとえば、ＩｎＡｓナノワイヤを形成するときは、約５４０℃で水素化ヒ素（ＡｓＨ３）およびトリメチルインジウムを含むガスを提供すればよい。また、ＧａＡｓナノワイヤを形成するときは、約７５０℃で水素化ヒ素およびトリメチルガリウムを含むガスを提供すればよい。また、ＩｎＧａＡｓナノワイヤを形成するときは、約６７０℃で水素化ヒ素、トリメチルインジウムおよびトリメチルガリウムを含むガスを提供すればよい。
　第１の領域形成ステップにおいて、III族原料およびＶ族原料は、前述したIV族半導体基板の（１１１）面に供給される。交互原料供給変調法による前記の薄膜が形成された場合には、III族原料およびＶ族原料は、当該薄膜に供給される。III族原料およびＶ族原料の供給量は、通常、一定である。第１の領域形成ステップでは、必要に応じて、一方の原料の供給量を連続してまたは断続的に変えてもよいし、両原料を断続的に供給してもよい。
　第１の領域形成ステップでは、III族原料およびＶ族原料の供給と並行して第１導電型ドーパントおよび第２導電型ドーパントの一方または両方を断続的にドープして第１の領域を形成する。形成された第１の領域は、疑似真性を呈する。「疑似真性」とは、第１導電型ドーパントおよび第２導電型ドーパントの第１の領域における濃度に応じて決まる第１の領域の導電型である。たとえば、疑似真性は、ドーパントをドープしなくても第１導電型または第２導電型を呈してしまう、第１の領域を構成する半導体に、第２導電型ドーパントまたは第１導電型ドーパントをドープすることにより、当該半導体の当初の導電型の一部または全部が電気的に打ち消すように調整された導電型である。疑似真性は、ｎ型であってもよいし、ｐ型であってもよいし、ｉ型であってもよい。
　なお、疑似真性における「ｉ型」とは、例えば、第１の領域のｎ型ドーパントの濃度およびｐ型ドーパントの濃度が、いずれも、１×１０１５ｃｍ－３以下であり、かつ第１の領域の抵抗値が０．１Ω・ｃｍ以上であることを言う。上記抵抗値は、例えば、４短針電圧電流特性や、トランジスタ特性の非線形領域の電流の傾きなどから求めることができる。
　前記第１の領域は、前記第２導電型ドーパントを含むことがある。たとえば、III族原料またはＶ族原料が微量の有機触媒を含有していると、当該有機触媒に起因する炭素原子が第１の領域にドープされる。当該炭素原子は、前記III－Ｖ族化合物半導体ナノワイヤではｎ型ドーパントとして作用する。
　この場合、第１の領域形成ステップにおいて、第１導電型ドーパントのドープ量は、ノンドープでは第２導電型を呈してしまう第１の領域に第１導電型の特性を付与し、ゲート電圧をシフトさせる（例えば、負から正にシフトさせる）観点から、第１の領域における前記第１導電型ドーパントの濃度が１×１０１４ｃｍ－３以上かつ第２導電型ドーパントの濃度未満となる量であることが好ましく、１×１０１４～１×１０１７ｃｍ－３となる量であることがより好ましい。また、第１の領域形成ステップにおける、１回当たりの前記第１導電型ドーパントをドープする時間は、０．１～５秒間であり、前記第１導電型ドーパントのドープのインターバルは、１～２９．５秒間であることが、適当な量でゲート電圧をシフトさせる観点から好ましい。
　第２の領域形成ステップにおいて、III族原料およびＶ族原料を供給しながら第２導電型ドーパントをドープして、第２導電型を呈する前記第２の領域を形成することは、適度な第２導電型を呈する第２の領域を形成する観点から好ましい。第２の領域形成ステップにおける第２導電型ドーパントのドープは、III族原料およびＶ族原料の供給によって形成されるIII－Ｖ族化合物半導体ナノワイヤの導電型によっては、省略することが可能である。
　以上の手順により、第１の領域および第２の領域を含むIII－Ｖ族化合物半導体ナノワイヤを、その長軸が（１１１）面に対して垂直になるようにIV族半導体基板の（１１１）面上に形成することができる。このようにしてIII－Ｖ族化合物半導体ナノワイヤが形成されたときの前記接合界面は、基本的に無転位かつ無欠陥である。
　ゲート電極形成ステップでは、ゲート電極が形成される。ゲート電極は、たとえば、フォトリソグラフィー法を用いる方法によって形成することができる。このような方法は、例えば、電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去（リフトオフ）する。また、チタンを蒸着させた後、さらに金を蒸着させて重層して、二層構造の電極としてもよい。
　ゲート電極は、前述したように、ゲート誘電膜上に配置されていることが好ましい。この場合、ゲート電極は、ゲート誘電膜上に形成される。ゲート誘電体膜を形成する方法は特に限定されない。たとえば、ＡＬＤ（原子層堆積（atomic layer deposition））法などを用いて酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）酸化ハフニウム（ＨｆＯ２）または酸化ジルコニウム（ＺｒＯ２）からなる膜を形成すればよい。
　ソース電極およびドレイン電極形成ステップでは、ソース電極およびドレイン電極が形成される。ソース電極およびドレイン電極を形成する方法は、例えば、ゲート電極と同様にフォトリソグラフィー法を用いて形成することができる。
　ソース電極、ドレイン電極およびゲート電極のうち、III－Ｖ族化合物半導体ナノワイヤの第２の領域に形成されるソース電極またはドレイン電極は、ナノワイヤ成長ステップ後に行われる。しかしながら、前記第２の領域に形成されるソース電極またはドレイン電極以外の電極を形成する時期は、ＴＦＥＴの構成に応じて所期の位置に配置可能である限りにおいて、特に限定されない。
　以上の手順により、本発明のＴＦＥＴを製造することができる。
　上記のＴＦＥＴの製造方法によれば、第１の領域のドーパントの種類を適宜選択し、当該ドーパントを断続的にドープすることで、所望の特性を有するＴＦＥＴを製造することができる。
　以下、図面を参照して本発明のトンネル電界効果トランジスタ（ＴＦＥＴ）の実施の形態を説明する。
　図１は、本実施の形態のＴＦＥＴの構成を示す断面図である。図１に示されるように、本実施の形態のＴＦＥＴ１００は、ｐ型に高ドープされたシリコン基板１１０、絶縁膜１２０、III－Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。
　シリコン基板１１０は、ｐ型に高ドープされたシリコン（１１１）基板である。
　絶縁膜１２０は、ｐ型シリコン基板１１０の２つの面のうち少なくともIII－Ｖ族化合物半導体ナノワイヤ１３０が配置されている面（（１１１）面）を被覆する絶縁性の膜である。絶縁膜１２０は、例えば膜厚２０ｎｍの酸化シリコン（ＳｉＯ２）膜である。ｐ型シリコン基板１１０の（１１１）面は、III－Ｖ族化合物半導体ナノワイヤ１３０と直接接触して接合界面を形成している。当該界面に絶縁膜１２０は存在しない。
　III－Ｖ族化合物半導体ナノワイヤ１３０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII－Ｖ族化合物半導体からなるナノワイヤである。III－Ｖ族化合物半導体ナノワイヤ１３０は、ｐ型ドーパントがドープされている第１の領域１３２、および、ｎ型に高ドープされた第２の領域１３４、を含む。III－Ｖ族化合物半導体ナノワイヤ１３０は、ｐ型シリコン基板１１０の（１１１）面上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。第１の領域１３２（疑似真性半導体）は、第２の領域１３４（ｎ型半導体）よりもｐ型シリコン基板１１０側（ｐ型半導体）に位置する。第１の領域１３２およびｐ型シリコン基板１１０の接合界面（例えば、接合部における（１１１）面など）は、基本的に無転位かつ無欠陥である。III－Ｖ族化合物半導体ナノワイヤ１３０の形状は、図２Ａおよび図２Ｂに示されるように、六角柱である。
　ゲート誘電体膜１４０は、絶縁膜１２０の表面およびIII－Ｖ族化合物半導体ナノワイヤ１３０の側面（第１の領域１３２の側面および第２の領域１３４の側面の一部）を被覆する絶縁膜である。ゲート誘電体膜１４０は、例えばハフニウムアルミネート（ＨｆＡｌＯｘ）膜などの高誘電体膜である。
　絶縁保護膜１５０は、III－Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０およびゲート電極１８０を被覆する、ＢＣＢなどの絶縁樹脂からなる膜である。
　ソース電極１６０は、ｐ型シリコン基板１１０の裏面（III－Ｖ族化合物半導体ナノワイヤ１３０が配置されている面とは反対側の面）に配置されており、ｐ型シリコン基板１１０（ｐ型半導体）に接続されている。ｐ型シリコン基板１１０とソース電極１６０とは直接接触して界面を形成しており、その界面に絶縁膜１２０は存在しない。ソース電極１６０は、例えばｐ型シリコン基板１１０の裏面に形成されたＴｉ／Ａｕ合金膜である。ソース電極１６０は、ｐ型シリコン基板１１０の２つの面のうちIII－Ｖ族化合物半導体ナノワイヤ１３０が配置されている面に配置されていてもよい。
　ドレイン電極１７０は、III－Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されており、III－Ｖ族化合物半導体ナノワイヤ１３０の第２の領域１３４（ｎ型半導体）に接続されている。ドレイン電極１７０は、例えば、III－Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されたＴｉ／Ａｕ合金膜、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ合金膜、またはＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜である。
　ゲート電極１８０は、第１の領域１３２の周囲を覆うようにゲート誘電体膜１４０上に配置されている。ゲート電極１８０は、例えば、ゲート誘電体膜１４０上に形成されたＷ膜またはＴｉ／Ａｕ合金膜である。
　図３Ａ～図３Ｆは、ＴＦＥＴ１００の製造方法の一例を概略的に示す図である。図４Ａ～図４Ｃは、III－Ｖ族化合物半導体ナノワイヤ１３０の作製の工程の一例を示す図である。以下、これらの図を参照してＴＦＥＴ１００の製造方法を説明する。
　まず、ｐ型シリコン基板１１０を準備する。ｐ型シリコン基板１１０の表面には、酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜１２０が熱酸化法により形成されている。絶縁膜１２０には、開口部１２２が形成されている。開口部１２２の直径は、例えば、２０ｎｍである。開口部１２２は、フォトリソグラフィー法などによって形成される。なお、ｐ型シリコン基板１１０の裏面には、ソース電極１６０が予め配置されていてもよい。
　ｐ型シリコン基板１１０は、当該基板の温度を９００℃に一定時間保持する高温熱処理に供される。高温熱処理は、図４ＡのゾーンＡに示されるように、例えば、不活性ガスの雰囲気中で約９００℃の条件で行われる。図４Ａ中、「折れ線」は、基板の温度を表している。前述したように、引き続き、本実施形態ではｐ型シリコン基板１００の温度を約４００℃に維持し、（１１１）面を（１１１）Ａ面、または（１１１）Ｂ面にするために、III属元素またはＶ族元素を（１１１）面に供給する（図４ＡのゾーンＢ）。たとえば、（１１１）面を（１１１）Ｂ面とするために、図４Ａに示されるように、高温熱処理に続き、基板温度を４００℃に保ちながら、Ｖ族元素を含む原料ガスであるＡｓＨ３ガスを（１１１）面に供給する。図４Ａ中、横方向に延びる「棒」は、原料ガスの種類およびその供給のタイミングを表している。
　次いで、図３Ａに示されるように、ＭＯＶＰＥ法により、開口部１２２を通して露出したｐ型シリコン基板１１０の（１１１）面からIII－Ｖ族化合物半導体ナノワイヤ１３０を成長させる。このとき、III－Ｖ族化合物半導体ナノワイヤ１３０を成長させる前に、交互原料供給変調法によりｐ型シリコン基板１１０の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。
　交互原料供給変調法は、図４Ａ中のゾーンＣで行われる。交互原料供給変調法では、基板の温度を、III－Ｖ族化合物半導体ナノワイヤ１３０の成長時の温度に向けて徐々に上昇させる。また、交互原料供給変調法では、本実施形態では図４Ｂに示されるように、III－Ｖ族化合物半導体ナノワイヤ１３０の基材となるIII属元素およびＶ属元素を含む原料ガス、ＴＭＩｎ（トリメチルインジウム）ガスとＡｓＨ３ガスとを交互に供給する。
　たとえば、各原料ガスの供給時間は、２秒間であり、各原料ガスの供給のインターバルは、１秒間である。当該インターバルでは、水素ガスが（１１１）面に供給される。交互原料供給変調法では、図４Ｂ中の矢印で示される、ＴＭＩｎガスとＡｓＨ３ガスとの１回ずつの供給と各原料ガスの供給後における水素ガスの二回の供給を１サイクルとしたときに、当該サイクルが複数回（例えば３０回）繰り返される。
　次いで、III－Ｖ族化合物半導体ナノワイヤ１３０の第１の領域１３２の成長が行われる。第１の領域１３２の成長は、図４Ａ中のゾーンＤで行われる。第１の領域１３２の成長では、基板の温度は、一定（例えば５４０℃）に保たれる。第１の領域１３２の成長では、図４Ｃに示されるように、基材となるＡｓＨ３ガスおよびＴＭＩｎガスを連続して供給する一方で、ｐ型ドーパントとなるＺｎを第１の領域１３２にドープするために、ＤＥＺｎ（ジエチル亜鉛）ガスを断続的に供給する。
　たとえば、ＤＥＺｎガスは、ＡｓＨ３ガスおよびＴＭＩｎガスが３０秒間供給される間に、Ｘ秒間供給される。すなわち、ＤＥＺｎガスは、Ｘ秒間供給され、（３０－Ｘ）秒のインターバルを経て、再びＸ秒間供給される。ＤＥＺｎガスの一回当たりの供給時間Ｘは、第１の領域１３２において補償ドーピング効果が得られる範囲において、適切に決めることができ、例えば、０．５～５秒間である。供給時間Ｘは、ゾーンＤにおいて同じであってもよいし、異なっていてもよい。第１の領域１３２の成長では、図４Ｃ中の矢印で示される、ＤＥＺｎガスの１回の供給および１回のインターバルを１サイクルとしたときに、当該サイクルが複数回（例えば３０回）繰り返される。
　次いで、III－Ｖ族化合物半導体ナノワイヤ１３０の第２の領域１３４の成長が行われる。第２の領域１３４の成長は、図４Ａ中のゾーンＥで行われる。第２の領域１３４の成長でも、基板の温度は、一定（例えば５４０℃）に保たれる。第２の領域１３４の成長では、図４Ａに示されるように、基材となるＡｓＨ３ガスおよびＴＭＩｎガスとともに、本実施形態では、ｎ型ドーパントとなるＳｉを第２の領域１３４にドープするために、ＳｉＨ４ガスを連続して供給する。
　第１の領域１３２および第２の領域１３４が形成されたら、図３Ｂに示されるように、絶縁膜１２０の表面およびIII－Ｖ族化合物半導体ナノワイヤ１３０の表面をゲート誘電体膜１４０で覆い、次いでゲート誘電体膜１４０をゲート電極１８０で覆う。ゲート誘電体膜１４０は、例えば、ＡＬＤ法によって形成される。ゲート電極１８０は、例えば、スパッタリング法によって形成される。
　次いで、図３Ｃに示されるように、ｐ型シリコン基板１１０の表面上に絶縁保護膜１５０を形成する。絶縁保護膜１５０は、例えば、スピンコート法によって形成される。
　次いで、図３Ｄに示されるように、絶縁保護膜１５０、ゲート電極１８０およびゲート誘電体膜１４０をそれぞれ部分的に除去し、III－Ｖ族化合物半導体ナノワイヤ１３０の頂部（第２の領域１３４の端部）およびゲート誘電体膜１４０を露出させる。上記の部分的な除去は、例えば、反応性イオンエッチング（reactive ion etching）法によって行われる。
　次いで、図３Ｅに示されるように、再び、絶縁保護膜１５０を形成した後にIII－Ｖ族化合物半導体ナノワイヤ１３０の頂部を露出させる。そして、図３Ｆに示されるように、絶縁保護膜１５０の表面にドレイン電極１７０を形成し、ｐ型シリコン基板１１０の裏面にソース電極１６０を形成する。ドレイン電極１７０およびソース電極１６０は、例えば、真空蒸着によって形成される。
　ＴＦＥＴ１００では、III－Ｖ族化合物半導体ナノワイヤ１３０の第１の領域１３２とシリコン基板１１０の（１１１）面との接合面がトンネル層として機能する。図５Ａに示されるように、ＴＦＥＴ１００では、ゲート電極１８０に正のバイアスを印加することで、ｐ型シリコン基板１１０内のキャリアがトンネル現象によりIII－Ｖ族化合物半導体ナノワイヤ１３０内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型ＭＯＳＦＥＴのスイッチ動作に相当する。
　また、ＴＦＥＴ１００は、ｐ型に高ドープされたシリコン基板１１０と、ｐ型にドープされた第１の領域１３２と、ｎ型にドープされた第２の領域１３４とを含む。このため、後述の実施例で明らかなように、ノンドープの第１の領域を含むＴＦＥＴに比べて、ゲート電圧を正側にシフトさせることができる。
　また、III－Ｖ族化合物半導体ナノワイヤにおける第１の領域の導電型を適宜に調整することによって、閾値電圧（スレショルド電圧）が正側または負側にシフトするため、III－Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。
　また、絶縁保護膜１５０でIII－Ｖ族化合物半導体ナノワイヤ１３０の周囲を被覆するため、複数のＴＦＥＴ１００を集積化することもできる。
　なお、ＴＦＥＴ１００では、シリコン基板１１０に、ｐ型に高ドープされたシリコン基板を用いたが、本発明のＴＦＥＴは、ｎ型に高ドープされたシリコン（１１１）基板を用いて作製することも可能である。この場合、第１の領域１３２にはｎ型ドーパントを断続的にドープし、第２の領域１３４にはｐ型ドーパントを連続してドープする。このように作製されたＴＦＥＴでは、III－Ｖ族化合物半導体ナノワイヤの第１の領域とｎ型シリコン基板の（１１１）面との接合面がトンネル層として機能する。
　前記のＴＦＥＴでは、図５Ｂに示されるように、ゲート電極に負のバイアスを印加することで、ｎ型シリコン基板内のキャリアがトンネル現象によりIII－Ｖ族化合物半導体ナノワイヤ内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、前記ＴＦＥＴは、ノンドープの第１の領域を含むＴＦＥＴに比べて、ゲート電圧を負側にシフトさせることができる。
　本実施の形態によれば、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能なＴＦＥＴおよびスイッチ素子を提供することができる。また、本実施の形態によれば、正のゲート電圧で電流値が増大する素子の場合では、より正側の立ち上がり電圧で動作可能であり、負のゲート電圧で電流値が増大する素子の場合では、より負側の立ち上がり電圧で動作可能なＴＦＥＴおよびスイッチ素子を提供することができる。当該ＴＦＥＴおよびスイッチ素子は、容易に製造することができる。
　以下、本発明について実施例を参照して詳細に説明するが、本発明はこれらの実施例により限定されない。
　まず、下記の方法によって、従来のＴＦＥＴ（ＴＦＥＴ－Ａ）を作製した。
［比較例１：ＴＦＥＴ－Ａの作製］
　１）基板の準備
　ｐ型シリコン（１１１）基板（キャリア濃度：７×１０１８ｃｍ－３）を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は１００ｎｍとした。
　２）ＩｎＡｓナノワイヤの作製
　開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。ＭＯＶＰＥ装置の内温を９２５℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を９２５℃から４００℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＡｓの薄膜を形成した。具体的には、トリメチルインジウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は９.６×１０－７ａｔｍとし、水素化ヒ素の分圧は２.５×１０－４ａｔｍとした。
　次に、装置の内温を上昇させた後、ＭＯＶＰＥ法により長さ８００ｎｍのＩｎＡｓナノワイヤを成長させた。具体的には、装置の内温を４００℃から５４０℃に上昇させた後、トリメチルインジウムおよび水素化ヒ素を水素ガスとともに供給して、長さ５００ｎｍのＩｎＡｓナノワイヤ（第１の領域；キャリア濃度：２×１０１７ｃｍ－３）を成長させた。続いて、トリメチルインジウム、水素化ヒ素およびモノシランを水素ガスとともに供給して、長さ３００ｎｍのｎ型ＩｎＡｓナノワイヤ（第２の領域；キャリア濃度：２×１０１９ｃｍ－３）を成長させた。トリメチルインジウムの分圧は４.９×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとし、モノシランの分圧は７×１０－８ａｔｍとした。
　３）ＴＦＥＴの作製
　シリコン基板上およびＩｎＡｓナノワイヤの側面にゲート誘電体膜を形成し、さらにその上にゲート電極を形成した。具体的には、ＡＬＤ法により、膜厚２０ｎｍのＨｆ０.８Ａｌ０.２Ｏ膜（ゲート誘電体膜）を形成した。その後、高周波スパッタリング法により、膜厚１００ｎｍのＷ膜（ゲート電極）を形成した。
　次に、誘電体膜を形成したシリコン基板上に絶縁樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のＩｎＡｓナノワイヤを絶縁樹脂中に包埋した。次いで、反応性イオンエッチングにより絶縁樹脂の上側の一部を除去して、ＩｎＡｓナノワイヤの先端を露出させた。
　次に、ＩｎＡｓナノワイヤが露出した面にドレイン電極として膜厚１２０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）多層膜を形成した。また、シリコン基板上にソース電極として膜厚５０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（３０ｎｍ）多層膜を形成した。こうして、ＴＦＥＴ－Ａを作製した。
　次に、本発明に係るＴＦＥＴ（ＴＦＥＴ－ＢおよびＴＦＥＴ－Ｃ）を作製した。
［実施例１：ＴＦＥＴ－Ｂの作製］
　第１の領域の成長において、トリメチルインジウムおよび水素化ヒ素の連続供給に併せて、ジエチル亜鉛を断続的に供給した以外は、ＴＦＥＴ－Ａと同様に作製し、ＴＦＥＴ－Ｂを作製した。ジエチル亜鉛の供給では、１秒間の供給と２９秒間のインターバルとを１サイクルとして、当該サイクルを３０回繰り返した。ジエチル亜鉛の分圧は、３×１０－７ａｔｍとした。ＴＦＥＴ－Ｂの第１の領域におけるドーパント（Ｚｎ）の濃度は、３×１０１５ｃｍ－３であった。なお、前記濃度は、ノンドープの上記ＩｎＡｓナノワイヤをｎ型シリコン基板に作製し、縦型ＦＥＴ構造を作製し、当該ナノワイヤの閾値電圧から算出することによって求めた。
［実施例２：ＴＦＥＴ－Ｃの作製］
　ジエチル亜鉛の供給のサイクルを、２秒間の供給と２８秒間のインターバルとを１サイクルとする以外は、ＴＦＥＴ－Ｂと同様に作製し、ＴＦＥＴ－Ｃを作製した。ＴＦＥＴ－Ｃの第１の領域におけるドーパント（Ｚｎ）の濃度は、６×１０１５ｃｍ－３であった。
　図６Ａは、ＴＦＥＴ－ＡのＩｎＡｓナノワイヤの走査電子顕微鏡写真であり、図６Ｂは、ＴＦＥＴ－ＢのＩｎＡｓナノワイヤの走査電子顕微鏡写真である。いずれのナノワイヤも、シリコン基板の（１１１）面に対して垂直な方向に成長していることがわかる。
　前記工程により作製されたＴＦＥＴ－Ａ、ＴＦＥＴ－ＢおよびＴＦＥＴ－Ｃの、ゲート電圧を印加したときのドレイン電流の関係を測定した。結果を図７に示す。
　図７中、曲線Ａは、ＴＦＥＴ－Ａの電気特性を表している。曲線Ａから明らかなように、ＴＦＥＴ－Ａのサブスレッショルド特性は、２１ｍＶ／桁であった。サブ閾値が６０ｍＶ／桁を下回ることは、ＴＦＥＴ－ＡがトンネルＦＥＴであることを実証している。ただし、ＴＦＥＴ－Ａの立ち上がり電圧は、－０．４Ｖであった。
　図７中、曲線Ｂは、ＴＦＥＴ－Ｂの電気特性を表し、Ｚｎのパルスドープを１秒間、ドープ間隔を２９秒間としたときのトンネルＦＥＴの特性を示している。また、曲線Ｃは、ＴＦＥＴ－Ｃの電気特性を表し、Ｚｎのパルスドープを２秒間、ドープ間隔を２８秒間としたときのトンネルＦＥＴの特性を示している。曲線Ｂから明らかなように、ＴＦＥＴ－Ｂの立ち上がり電圧は、０．３Ｖであり、ＴＦＥＴ－Ｂのサブ閾値は、３０ｍＶ／桁であった。また、曲線Ｃから明らかなように、ＴＦＥＴ－Ｃの立ち上がり電圧は、０．６Ｖであり、ＴＦＥＴ－Ｃのサブ閾値は、３０ｍＶ／桁であった。
　このように、第１の領域にＺｎをドープしたＴＦＥＴ－ＢおよびＴＦＥＴ－Ｃでは、いずれも、第１の領域にＺｎをドープしなかったＴＦＥＴ－Ａに比べて、立ち上がり電圧が正側にシフトしていること、トンネルＦＥＴの特徴である急峻なサブ閾値も維持できること、および、パルスドープにおけるドーパントの供給時間によって立ち上がり電圧を調整できること、がわかる。
　ＴＦＥＴ－Ａの立ち上がり電圧が負である理由は、原料ガス中のドーパントの存在のためと考えられる。すなわち、ノンドープでＩｎＡｓナノワイヤを作製した場合、有機金属由来の炭素原子が１０１６～１０１７ｃｍ－３程度の濃度で第１の領域および第２の領域に添加される。これは、ｎ型ドーパントとして作用する。
　これに対して、ＴＦＥＴ－ＢおよびＴＦＥＴ－Ｃでは、III－Ｖ族半導体のｐ型ドーパントとして作用するＺｎ原子をパルスドープ法によって添加した。すなわち、ノンドープ層の成長中、分圧で３×１０－７ａｔｍ程度の供給量で、１または２秒間の供給および２９または２８秒間のインターバルを繰り返した。同じ供給量でＺｎ原子を連続して添加した場合、ナノワイヤ中のＺｎ原子の濃度は、１×１０１８ｃｍ－３になる。
　しかしながら、パルスドープ法によってＺｎ原子を供給することによって、１０１５～１０１６ｃｍ－３のＺｎ濃度が、ナノメートルスケールの構造物で実現される。このような適当なｐ型ドーパントのドープによって、ｎ型ドーパントとして作用するドーパントとしての炭素原子に対する補償効果（補償ドーピング効果）がもたらされる。当該補償効果を生じると、ノンドープのＩｎＡｓナノワイヤが電気的により中性になる。このため、例えば、真性層と同等の電気特性を示すナノ構造物（擬似真性層）を作製できる。
　また、下記の方法によってＴＦＥＴを作製した。
［比較例２：ＴＦＥＴ－Ｄの作製］
　比較例１と同様にしてｐ型シリコン（１１１）基板から自然酸化膜を除去し、次いで、減圧横型ＭＯＶＰＥ装置の内温を９２５℃から６７０℃に低下させ、水素化ヒ素を水素ガス（キャリアガス）とともに供給した（図８ＡのゾーンＢ）。水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＧａＡｓの薄膜を形成した（図８ＡのゾーンＣ）。具体的には、トリメチルインジウムに代えて、トリメチルインジウムおよびトリメチルガリウムの混合ガスを供給する以外は、ＴＦＥＴ－Ａの作製と同様にして、上記開口部にＩｎＧａＡｓの薄膜を形成した。トリメチルインジウムの分圧は９．７×１０－７ａｔｍとし、トリメチルガリウムの分圧は５．７×１０－７ａｔｍとし、水素化ヒ素の分圧は６．０×１０－４ａｔｍとした。
　次に、装置の内温を６７０℃に維持し、トリメチルインジウムを上記混合ガスに代えた以外は、ＴＦＥＴ－Ａの作製と同様にして、ＭＯＶＰＥ法により長さ８００ｎｍのＩｎＧａＡｓナノワイヤを成長させた。第１の領域の長さは５００ｎｍであり、第１の領域を形成する際のキャリア濃度は６×１０１６ｃｍ－３であった。また、第２の領域の長さは３００ｎｍであり、第２の領域を形成する際のキャリア濃度は１×１０１８ｃｍ－３であった。トリメチルインジウムの分圧は９．７×１０－７ａｔｍとし、トリメチルガリウムの分圧は５．７×１０－７ａｔｍとし、水素化ヒ素の分圧は６．０×１０－４ａｔｍとし、モノシランの分圧は６．０×１０－８ａｔｍとした。
　次いで、ＴＦＥＴ－Ａと同様にして、ゲート誘電体膜、ゲート電極、絶縁樹脂（ＢＣＢ樹脂）膜、ドレイン電極およびソース電極を形成し、ＴＦＥＴ－Ｄを作製した。ＴＦＥＴ－Ｄにおける第１の領域の導電型はｎ－型であり、第２の領域の導電型はｎ＋型である。
［実施例３：ＴＦＥＴ－Ｅの作製］
　図８Ａは、実施例３、４のＴＦＥＴの製造におけるシリコン基板の温度と原料ガスの供給とを模式的に示す図であり、図８Ｂは、図８Ａ中のゾーンＤにおける原料ガスの供給のパルスドープを模式的に示す図である。
　第１の領域の成長において、上記混合ガスおよび水素化ヒ素の連続供給に併せて、ジエチル亜鉛を断続的に供給した（図８ＡのゾーンＤおよび図８Ｂ）以外は、ＴＦＥＴ－Ｄの作製と同様に作製し、ＴＦＥＴ－Ｅを作製した。ジエチル亜鉛は、ＴＦＥＴ－Ｂの作製におけるサイクルと同じサイクルで供給した。すなわち、１サイクルは、ジエチル亜鉛の１秒間の供給と、２９秒間のインターバルとからなり、当該サイクルの繰り返し回数は３０回とした。ジエチル亜鉛の分圧は、５×１０－７ａｔｍとした。ＴＦＥＴ－Ｅの第１の領域におけるドーパント（Ｚｎ）の濃度は、２×１０１５ｃｍ－３であった。ＴＦＥＴ－Ｅにおける第１の領域の導電型はｉ型であり、第２の領域の導電型はｎ＋型である。
［実施例４：ＴＦＥＴ－Ｆの作製］
　ジエチル亜鉛の供給のサイクルを、２秒間の供給と２８秒間のインターバルとを１サイクルとする以外は、ＴＦＥＴ－Ｅと同様に作製し、ＴＦＥＴ－Ｆを作製した。ＴＦＥＴ－Ｆの第１の領域におけるドーパント（Ｚｎ）の濃度は、２×１０１５ｃｍ－３であった。ＴＦＥＴ－Ｆにおける第１の領域の導電型はｉ型であり、第２の領域の導電型はｎ＋型である。
　ＴＦＥＴ－Ｄ、ＴＦＥＴ－ＥおよびＴＦＥＴ－Ｆの、ゲート電圧を印加したときのドレイン電流の関係を測定した。結果を図９に示す。図９中、曲線Ｄは、ＴＦＥＴ－Ｄの電気特性を、曲線Ｅは、ＴＦＥＴ－Ｅの電気特性を、そして曲線Ｆは、ＴＦＥＴ－Ｆの電気特性を、それぞれ表している。
　曲線Ｄから明らかなように、ＴＦＥＴ－Ｄのサブスレッショルド特性（サブ閾値）は、３８０ｍＶ／桁であり、ＴＦＥＴ－Ｄの立ち上がり電圧は、－１．０Ｖであった。これに対して、曲線Ｅから明らかなように、ＴＦＥＴ－Ｅのサブ閾値は、５８ｍＶ／桁であり、ＴＦＥＴ－Ｅの立ち上がり電圧は、―０．０５Ｖであった。また、曲線Ｆから明らかなように、ＴＦＥＴ－Ｆのサブ閾値は、５５ｍＶ／桁であり、ＴＦＥＴ－Ｆの立ち上がり電圧は、＋０．２Ｖであった。
　以上より、実施例１および２と同様に、第１の領域にＺｎをドープしたＴＦＥＴ－ＥおよびＴＦＥＴ－Ｆでは、いずれも、第１の領域にＺｎをドープしなかったＴＦＥＴ－Ｄに比べて、立ち上がり電圧が正側にシフトし、かつトンネルＦＥＴの特徴である急峻なサブ閾値を有することがわかる。また、パルスドープにおけるドーパントの供給時間によって当該立ち上がり電圧を調整できることもわかる。
　２０１３年８月１３日出願の特願２０１３－１６８０４８の日本出願に含まれる明細書、図面および要約書の開示内容は、すべて本願に援用される。
　本発明のＴＦＥＴは、例えば半導体マイクロプロセッサおよび高集積回路に形成されるスイッチ素子として有用である。特に、正のゲート電圧で電流が流れるｎチャネルトランジスタの場合にゲート電圧を正側にシフトすること、負のゲート電圧で電流が流れるｐチャネルトランジスタの場合にゲート電圧を負側にシフトすることが可能である。このため、ゲート電圧がゼロであるときのドレイン電流をより少なくすることが可能となる。したがって、待機時のリーク電力をさらに抑制することが可能となり、例えば省電力化の観点からより一層効果的である。
　１００　ＴＦＥＴ
　１１０　ｐ型シリコン基板
　１２０　絶縁膜
　１２２　開口部
　１３０　III－Ｖ族化合物半導体ナノワイヤ
　１３２　第１の領域
　１３４　第２の領域
　１４０　ゲート誘電体膜
　１５０　絶縁保護膜
　１６０　ソース電極
　１７０　ドレイン電極
　１８０　ゲート電極
 

Claims (7)

  1. 　ｎ型およびｐ型のいずれか一方である第１導電型を呈する部分を含み、前記部分が（１１１）面を有するIV族半導体基板と、
    　前記（１１１）面上に起立する第１の領域、および、ｎ型およびｐ型のいずれか他方である第２導電型を呈し、前記第１の領域に連続する第２の領域、を含むIII－Ｖ族化合物半導体ナノワイヤと、
    　前記III－Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極およびドレイン電極の一方と、
    　前記第２の領域に接続されたソース電極およびドレイン電極の他方と、
    　前記IV族半導体基板と前記第１の領域との界面に作用して前記ソース電極および前記ドレイン電極間のキャリアの流れを制御するための電界を発生させるように配置されたゲート電極と、
    　を有し、
    　前記第１の領域は、III－Ｖ族化合物半導体を前記第１導電型にするための第１導電型ドーパントおよびIII－Ｖ族化合物半導体を前記第２導電型にするための第２導電型ドーパントの一方または両方を含み、
    　前記第１の領域における前記第１導電型ドーパントおよび前記第２導電型ドーパントの少なくとも一方の濃度は、１×１０１４ｃｍ－３以上であり、かつ、前記第２の領域における前記第２導電型ドーパントの濃度未満である、
    　トンネル電界効果トランジスタ。
  2. 　少なくとも前記III－Ｖ族化合物半導体ナノワイヤの前記第１の領域における側面に配置されたゲート誘電体膜をさらに有し、
    　前記ゲート電極は、前記ゲート誘電体膜上に配置されている、請求項１に記載のトンネル電界効果トランジスタ。
  3. 　請求項１または２に記載のトンネル電界効果トランジスタを含むスイッチ素子。
  4. 　IV族半導体基板における、ｎ型およびｐ型のいずれか一方である第１導電型を呈する部分の（１１１）面上から、III－Ｖ族化合物半導体ナノワイヤを成長させるステップと、
    　前記IV族半導体基板および前記III－Ｖ族化合物半導体ナノワイヤの界面に作用する、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップと、
    　前記III－Ｖ族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板に前記ソース電極および前記ドレイン電極のいずれか一方を形成するステップと、
    　前記III－Ｖ族化合物半導体ナノワイヤに前記ソース電極および前記ドレイン電極のいずれか他方を形成するステップと、
    　を含む、トンネル電界効果トランジスタの製造方法であって、
    　前記III－Ｖ族化合物半導体ナノワイヤを成長させるステップは、
    　前記（１１１）面上に、III族原料およびＶ族原料を供給しながら、III－Ｖ族化合物半導体を前記第１導電型にするための第１導電型ドーパント、および、III－Ｖ族化合物半導体を前記第２導電型にするための第２導電型ドーパントの一方または両方を断続的にドープして第１の領域を形成するステップと、
    　前記（１１１）面上に形成された前記第１の領域に、前記Ｖ族原料および前記III族原料をさらに供給し、前記第１の領域から連続する、ｎ型およびｐ型のいずれか他方である第２導電型を呈する第２の領域を形成するステップと、
    　を含む、
    　トンネル電界効果トランジスタの製造方法。
  5. 　前記第１の領域は、III－Ｖ族化合物半導体を前記第２導電型にするための第２導電型ドーパントを含み、
    　前記第１の領域を形成するステップは、前記第１の領域における前記第１導電型ドーパントの濃度が１×１０１４～１×１０１７ｃｍ－３となる量で、前記第１導電型ドーパントを前記（１１１）面上に断続的に供給する、
    　請求項４に記載の製造方法。
  6. 　前記第１の領域を形成するステップにおける、前記第１導電型ドーパントをドープする時間は、０．１～５秒間／回であり、前記第１導電型ドーパントのドープのインターバルは、１．０～２９．５秒間である、請求項４または５に記載の製造方法。
  7. 　前記第２の領域を形成するステップは、前記（１１１）面上に形成された前記第１の領域に、前記Ｖ族原料および前記III族原料を供給しながら前記第２導電型ドーパントをドープし、前記第２導電型を呈する前記第２の領域を形成する、請求項４～６のいずれか一項に記載の製造方法。
     
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