JP5999611B2 - トンネル電界効果トランジスタ、その製造方法およびスイッチ素子 - Google Patents
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Description
また、本発明は、当該TFETを含むスイッチ素子を提供することをさらなる目的とする。
[1]n型およびp型のいずれか一方である第1導電型を呈する部分を含み、前記部分が(111)面を有するIV族半導体基板と、前記(111)面上に起立する第1の領域、および、n型およびp型のいずれか他方である第2導電型を呈し、前記第1の領域に連続する第2の領域、を含むIII−V族化合物半導体ナノワイヤと、前記III−V族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極およびドレイン電極の一方と、前記第2の領域に接続されたソース電極およびドレイン電極の他方と、前記IV族半導体基板と前記第1の領域との界面に作用して前記ソース電極および前記ドレイン電極間のキャリアの流れを制御するための電界を発生させるように配置されたゲート電極と、を有し、前記第1の領域は、III−V族化合物半導体を前記第1導電型にするための第1導電型ドーパントおよびIII−V族化合物半導体を前記第2導電型にするための第2導電型ドーパントの一方または両方を含み、前記第1の領域における前記第1導電型ドーパントおよび前記第2導電型ドーパントの少なくとも一方の濃度は、1×1014cm−3以上であり、かつ、前記第2の領域における前記第2導電型ドーパントの濃度未満である、トンネル電界効果トランジスタ。
[2]少なくとも前記III−V族化合物半導体ナノワイヤの前記第1の領域における側面に配置されたゲート誘電体膜をさらに有し、前記ゲート電極は、前記ゲート誘電体膜上に配置されている、[1]に記載のトンネル電界効果トランジスタ。
[3][1]または[2]に記載のトンネル電界効果トランジスタを含むスイッチ素子。
[4]IV族半導体基板における、n型およびp型のいずれか一方である第1導電型を呈する部分の(111)面上から、III−V族化合物半導体ナノワイヤを成長させるステップと、前記IV族半導体基板および前記III−V族化合物半導体ナノワイヤの界面に作用する、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップと、前記III−V族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板に前記ソース電極および前記ドレイン電極のいずれか一方を形成するステップと、前記III−V族化合物半導体ナノワイヤに前記ソース電極および前記ドレイン電極のいずれか他方を形成するステップと、を含む、トンネル電界効果トランジスタの製造方法であって、前記III−V族化合物半導体ナノワイヤを成長させるステップは、前記(111)面上に、III族原料およびV族原料を供給しながら、III−V族化合物半導体を前記第1導電型にするための第1導電型ドーパント、および、III−V族化合物半導体を前記第2導電型にするための第2導電型ドーパントの一方または両方を断続的にドープして第1の領域を形成するステップと、前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料をさらに供給し、前記第1の領域から連続する、n型およびp型のいずれか他方である第2導電型を呈する第2の領域を形成するステップと、を含む、トンネル電界効果トランジスタの製造方法。
[5]前記第1の領域は、III−V族化合物半導体を前記第2導電型にするための第2導電型ドーパントを含み、前記第1の領域を形成するステップは、前記第1の領域における前記第1導電型ドーパントの濃度が1×1014〜1×1017cm−3となる量で、前記第1導電型ドーパントを前記(111)面上に断続的に供給する、[4]に記載の製造方法。
[6]前記第1の領域を形成するステップにおける、前記第1導電型ドーパントをドープする時間は、0.1〜5秒間/回であり、前記第1導電型ドーパントのドープのインターバルは、1.0〜29.5秒間である、[4]または[5]に記載の製造方法。
[7]前記第2の領域を形成するステップは、前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料を供給しながら前記第2導電型ドーパントをドープし、前記第2導電型を呈する前記第2の領域を形成する、[4]〜[6]のいずれか一項に記載の製造方法。
本発明のトンネル電界効果トランジスタ(TFET)は、IV族半導体基板、III−V族化合物半導体ナノワイヤ、ソース電極、ドレイン電極およびゲート電極を有する。1つのIV族半導体基板の上に複数のTFETが形成されていてもよい。本発明のTFETでは、IV族半導体基板の(111)面と当該(111)面上に配置されたIII−V族化合物半導体ナノワイヤとが界面(以下、「接合界面」とも言う)を形成する。本発明のTFETでは、この接合界面においてトンネル現象が生じる。なお、「接合界面」は、III−V族化合物半導体ナノワイヤが(111)面に直接接続している部分を言う。
本発明のTFETの製造方法は、ナノワイヤ成長ステップと、ゲート電極形成ステップと、ソース電極およびドレイン電極形成ステップと、を含む。
まず、下記の方法によって、従来のTFET(TFET−A)を作製した。
1)基板の準備
p型シリコン(111)基板(キャリア濃度:7×1018cm−3)を、熱酸化処理して、表面に膜厚20nmの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は100nmとした。
開口部を形成した基板を減圧横型MOVPE装置(HR2339;大陽日酸株式会社)にセットした。MOVPE装置の内温を925℃に上昇させて5分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を925℃から400℃に低下させた。水素化ヒ素を水素ガス(キャリアガス)とともに供給した。水素化ヒ素の分圧は1.3×10−4atmとした。
シリコン基板上およびInAsナノワイヤの側面にゲート誘電体膜を形成し、さらにその上にゲート電極を形成した。具体的には、ALD法により、膜厚20nmのHf0.8Al0.2O膜(ゲート誘電体膜)を形成した。その後、高周波スパッタリング法により、膜厚100nmのW膜(ゲート電極)を形成した。
第1の領域の成長において、トリメチルインジウムおよび水素化ヒ素の連続供給に併せて、ジエチル亜鉛を断続的に供給した以外は、TFET−Aと同様に作製し、TFET−Bを作製した。ジエチル亜鉛の供給では、1秒間の供給と29秒間のインターバルとを1サイクルとして、当該サイクルを30回繰り返した。ジエチル亜鉛の分圧は、3×10−7atmとした。TFET−Bの第1の領域におけるドーパント(Zn)の濃度は、3×1015cm−3であった。なお、前記濃度は、ノンドープの上記InAsナノワイヤをn型シリコン基板に作製し、縦型FET構造を作製し、当該ナノワイヤの閾値電圧から算出することによって求めた。
ジエチル亜鉛の供給のサイクルを、2秒間の供給と28秒間のインターバルとを1サイクルとする以外は、TFET−Bと同様に作製し、TFET−Cを作製した。TFET−Cの第1の領域におけるドーパント(Zn)の濃度は、6×1015cm−3であった。
比較例1と同様にしてp型シリコン(111)基板から自然酸化膜を除去し、次いで、減圧横型MOVPE装置の内温を925℃から670℃に低下させ、水素化ヒ素を水素ガス(キャリアガス)とともに供給した(図8AのゾーンB)。水素化ヒ素の分圧は1.3×10−4atmとした。
図8Aは、実施例3、4のTFETの製造におけるシリコン基板の温度と原料ガスの供給とを模式的に示す図であり、図8Bは、図8A中のゾーンDにおける原料ガスの供給のパルスドープを模式的に示す図である。
ジエチル亜鉛の供給のサイクルを、2秒間の供給と28秒間のインターバルとを1サイクルとする以外は、TFET−Eと同様に作製し、TFET−Fを作製した。TFET−Fの第1の領域におけるドーパント(Zn)の濃度は、2×1015cm−3であった。TFET−Fにおける第1の領域の導電型はi型であり、第2の領域の導電型はn+型である。
110 p型シリコン基板
120 絶縁膜
122 開口部
130 III−V族化合物半導体ナノワイヤ
132 第1の領域
134 第2の領域
140 ゲート誘電体膜
150 絶縁保護膜
160 ソース電極
170 ドレイン電極
180 ゲート電極
Claims (8)
- IV族半導体基板における、n型およびp型のいずれか一方である第1導電型を呈する部分の(111)面上から、III−V族化合物半導体ナノワイヤを成長させるステップと、
前記IV族半導体基板および前記III−V族化合物半導体ナノワイヤの界面に作用する、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップと、
前記III−V族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板に前記ソース電極および前記ドレイン電極のいずれか一方を形成するステップと、
前記III−V族化合物半導体ナノワイヤに前記ソース電極および前記ドレイン電極のいずれか他方を形成するステップと、
を含む、トンネル電界効果トランジスタの製造方法であって、
前記III−V族化合物半導体ナノワイヤを成長させるステップは、
前記(111)面上に、III族原料およびV族原料を供給しながら、III−V族化合物半導体を前記第1導電型にするための第1導電型ドーパント、および、III−V族化合物半導体を、n型およびp型のいずれか他方である第2導電型にするための第2導電型ドーパントの一方または両方を断続的にドープして第1の領域を形成するステップと、
前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料をさらに供給し、前記第1の領域から連続する、前記第2導電型を呈する第2の領域を形成するステップと、
を含む、
トンネル電界効果トランジスタの製造方法。 - 前記第1の領域は、III−V族化合物半導体を前記第2導電型にするための第2導電型ドーパントを含み、
前記第1の領域を形成するステップは、前記第1の領域における前記第1導電型ドーパントの濃度が1×1014〜1×1017cm−3となる量で、前記第1導電型ドーパントを前記(111)面上に断続的に供給する、
請求項4に記載の製造方法。 - 前記第1の領域を形成するステップにおける、前記第1導電型ドーパントをドープする時間は、0.1〜5秒間/回であり、前記第1導電型ドーパントのドープのインターバルは、1.0〜29.5秒間である、請求項4または5に記載の製造方法。
- 前記第2の領域を形成するステップは、前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料を供給しながら前記第2導電型ドーパントをドープし、前記第2導電型を呈する前記第2の領域を形成する、請求項4〜6のいずれか一項に記載の製造方法。
- IV族半導体基板における、n型およびp型のいずれか一方である第1導電型を呈する部分の(111)面上から、III−V族化合物半導体ナノワイヤを成長させてIII−V族化合物半導体ナノワイヤを製造する方法であって、
前記(111)面上に、III族原料およびV族原料を供給しながら、III−V族化合物半導体を前記第1導電型にするための第1導電型ドーパント、および、III−V族化合物半導体を、n型およびp型のいずれか他方である第2導電型にするための第2導電型ドーパントの一方または両方を断続的にドープして第1の領域を形成するステップと、
前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料をさらに供給し、前記第1の領域から連続する、前記第2導電型を呈する第2の領域を形成するステップと、
を含む、
III−V族化合物半導体ナノワイヤの製造方法。 - 前記第1の領域は、III−V族化合物半導体を前記第2導電型にするための第2導電型ドーパントを含み、
前記第1の領域を形成するステップは、前記第1の領域における前記第1導電型ドーパントの濃度が1×1014〜1×1017cm−3となる量で、前記第1導電型ドーパントを前記(111)面上に断続的に供給する、
請求項8に記載の製造方法。 - 前記第1の領域を形成するステップにおける、前記第1導電型ドーパントをドープする時間は、0.1〜5秒間/回であり、前記第1導電型ドーパントのドープのインターバルは、1.0〜29.5秒間である、請求項8または9に記載の製造方法。
- 前記第2の領域を形成するステップは、前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料を供給しながら前記第2導電型ドーパントをドープし、前記第2導電型を呈する前記第2の領域を形成する、請求項8〜10のいずれか一項に記載の製造方法。
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