JP7371366B2 - 半導体デバイス、及びこれを用いた無線受信器 - Google Patents

半導体デバイス、及びこれを用いた無線受信器 Download PDF

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Description

本発明は、半導体デバイス、及びこれを用いた無線受信器に関する。
無線通信の受信器での検波素子、環境電波からのエネルギー変換素子などに、ショットキーダイオードが通常、用いられている。マイクロ波、ミリ波、テラヘルツ波などの高周波を感度良く検知し、または効率良く電気エネルギーに変換するには、電圧対電流（Ｉ－Ｖ）特性で０Ｖ付近の非線形性が大きいことが望ましい。すなわち、電流が流れる方向での電流の立ち上がりが急峻で、逆方向での耐圧が高いことが求められる。
ショットキーダイオードでは、一般的なＰＮ接合ダイオードと比較して、小さい順方向バイアスで電流が流れ始めるが、それでも、一定の立ち上がり電圧Ｖonを超えるまでは順方向の電流は流れない。そのため、ゼロバイアス（０Ｖ）付近で非線形性が小さくなり、電力変換効率、検波特性等が不十分になる。
バックワードダイオードは、エサキダイオードの不純物濃度を制御して順方向のピークを抑制した構造である。負方向の電圧でバンド間トンネル電流による電流の立ち上がりが急峻であり、ゼロバイアス付近で比較的大きな非線形性を持つ。しかし、大きな入力電力に対しては、電圧スイングによって順方向に電流が流れ出し、非線形性が落ちる。
ショットキーバリアダイオードの順方向電流特性と逆方向の耐圧を向上させる構成が知られている（たとえば、特許文献１参照）。また、半導体ナノワイヤの上面にオーミック接触する電極を設けた構成が知られている（たとえば、特許文献２参照）。
特開平５－２８３６７２６８０３号公報 特表２０１６－５１０９４３号公報
微弱な環境電波からの電力の取り出し、高周波信号の検波などでは、電力変換または検波に用いられる半導体デバイスの電流－電圧特性がゼロバイアス近傍で高い非線形性を持つことが望ましい。
本発明は、ゼロバイアス近傍での非線形性が向上した半導体デバイスと、その応用を提供することを目的とする。
一つの態様では、半導体デバイスは、
ナノ構造体の第１導電型の半導体と、
前記第１導電型の半導体の端部でオーミック接合される第１電極と、
前記第１電極と接続され、前記第１導電型の半導体の側面に設けられる第２電極と、
前記ナノ構造体の内部の空乏層の拡張を制御する空乏化構成と、
を有し、
前記空乏化構成によって、前記第１導電型の半導体の内部で、キャリアの移動方向と交差する方向に前記空乏層が拡張される。
半導体デバイスのゼロバイアス近傍での非線形特性が向上する。
実施形態の半導体デバイスの第１原理を説明する図である。 第１原理が適用される半導体デバイスの模式図である。 第１原理が適用される半導体デバイスの基本動作図である。 実施形態の半導体デバイスの第２原理を説明する図である。 第２原理が適用される半導体デバイスの模式図である。 第２原理が適用される半導体デバイスの基本動作図である。 実施形態の半導体デバイスの第３原理を説明する図である。 第３原理が適用される半導体デバイスの模式図である。 第３原理が適用される半導体デバイスの基本動作図である。 第１実施形態の半導体デバイスの模式図である。 第１実施形態の半導体デバイスのＩ－Ｖ特性図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第１実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの模式図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの作製工程図である。 第２実施形態の半導体デバイスの変形例である。 第３実施形態の半導体デバイスの模式図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの作製工程図である。 第３実施形態の半導体デバイスの変形例である。 第３実施形態の半導体デバイスのさらに別の変形例である。 ナノ構造の例を示す図である。 半導体デバイスの変形例である。 半導体デバイスの変形例である。 特性計算モデルの模式図である。 図２３のモデルによるＩ－Ｖ特性である。 実施形態の半導体デバイスが適用される無線受信器の模式図である。 実施形態の半導体デバイスが適用される無線受信器の模式図である。
入射する高周波を効率良く処理するめに、実施形態ではナノワイヤ、ナノフィンなどのナノ構造体を用いた半導体デバイスで、ゼロバイアス付近のＩ－Ｖ特性の非線形性を向上する。半導体デバイスがバックワード的に動作するときは、逆方向での電流の立ち上がりを急峻にして、順方向の耐圧を大きくする。
電流の立ち上がりと逆耐圧を改善するために、ナノ構造体の内部の空乏層の拡がりを、キャリアが流れる方向と交差する方向に制御する。これを実現する構成は、いくつか考えられる。
＜原理１＞
図１は、実施形態の半導体デバイスの第１原理を説明する図である。第１原理では、第１導電型の半導体のナノ構造体と、電極とのＭＩＳ（Metal-Insulator-Semiconductor）接合により、キャリアが流れる方向と交差する方向に空乏層Ｌdepの拡がりを制御する。第１導電型の半導体の側面と電極の間に、絶縁膜Ｌdielを挿入して、ＭＩＳ接合を形成する。このＭＩＳ構造のＩ－Ｉ’ライン上のバンド構造を併せて示す。
第１導電型がｐ型のときは、ｐ型半導体の側面とアノード電極の間に絶縁膜Ｌdielを挿入する。ｐ型半導体の先端は、金属Ｍとオーミック接触している。順方向のバイアス（正電圧）が印加されると、空乏層Ｌdepはｐ型半導体の界面から中心部に向かって拡がり、ホールはオーミック接合の価電子帯準位へ通り抜けることができない。逆方向のバイアス（負電圧）が印加されると、空乏層Ｌdepの幅が小さくなり、ホールはオーミック接合側（カソード側）からアノード電極に流れ込む。
第１導電型がｎ型のときは、ｎ型半導体の側面とカソード電極の間に絶縁膜Ｌdielを挿入する。ｎ型半導体の先端は、金属Ｍとオーミック接触している。順方向のバイアス（正電圧）が印加されると、空乏層Ｌdepがｎ型半導体の界面から中心部に向かって拡がり、電子はオーミック接合の伝導帯の位へ通り抜けることができない。逆方向のバイアス（負電圧）が印加されると、空乏層Ｌdepの幅（厚さ）が小さくなり、電子はオーミック接合側（アノード側）からカソード電極に流れ込む。
これにより、順方向の耐圧が向上する。逆方向では、小さなＶon電圧で電流が急峻に流れて、ゼロバイアス近傍での非線形性が高くなる。
ｐ型半導体とカソード電極の間、あるいはｎ型半導体とアノード電極の間にｐｎ接合が形成される場合は、バックワードダイオード（図中、「ＢＷＤ」と表記）となる。このときも、動作原理は同じである。
図２は、原理１の半導体デバイス１０の模式図である。半導体デバイス１０は、たとえば、ナノワイヤ１３で形成されている。この例では、基板１１側にｎ型の半導体層１２が配置され、ｎ型の半導体層１２の上に、ｎ型半導体１３１とｐ型半導体１３２が接合されたナノワイヤ１３が形成されている。ｐ型半導体１３２に、第１電極１６と第２電極１７を含むアノード電極１８が設けられ、ｎ型の半導体層１２にカソード電極１４が設けられている。
アノード電極１８の第１電極１６は、ｐ型半導体１３２の先端とオーミック接合している。アノード電極１８の第２電極１７とｐ型半導体１３２の側面の間に絶縁膜１５が挿入されて、ＭＩＳ構造が形成されている。
図３は、半導体デバイス１０の基本動作図である。図３の（ａ）はデバイスに逆方向のバイアス（負電圧）が印加された時の状態、図３の（ｂ）はデバイスに順方向のバイアス（正電圧）が印加されたときの状態を示す。図３の（ｃ）は、半導体デバイス１０のＩ－Ｖ特性である。図２のサークルＡの領域に着目して説明する。
アノード電極１８のうち、第１電極１６はｐ型半導体１３２の端面に電気的に接続されてオーミック接合（Ｃohmic）を形成している。逆方向バイアスが印加されると、ｐ型半導体１３２と絶縁膜１５の界面に存在する空乏層１９の幅が薄くなり、第１電極１６に向かってホールが流れやすくなる。
順方向バイアスが印加されると、空乏層１９がｐ型半導体１３２の中心に向かって広がり、ホールの流れが遮断される。この現象は、ナノ構造体のｐ型半導体１３２の幅（または径）が、空乏層１９の拡がりに対して十分に小さいことから発現する。空乏層１９の幅は、半導体中のドーピング濃度、材料等にも依存するため、これらのパラメータを制御して、順方向バイアスがかかったときに空乏層１９の幅がｐ型半導体１３２の幅（または径）を超えるようにする。
この構成により、図３の（ｃ）に示すように、順耐圧が高く、ゼロバイアス付近での非線形性の高いバックワードダイオードが実現する。
＜原理２＞
図４は、実施形態の半導体デバイスの第２原理を説明する図である。第２原理では、第１導電型の半導体のナノ構造体と、電極の間に薄いｐｎ接合を配置して、キャリアが流れる方向と交差する方向に空乏層Ｌdepの拡がりを制御する。ｐ－ｎ構造のII－II’ライン上のバンド構造を併せて示す。
第１導電型がｐ型のときは、ｐ型半導体の側面とアノード電極の間に、ｎ型の半導体薄膜Ｌnが挿入される。ｐ型半導体の先端は、金属Ｍとオーミック接触している。順方向のバイアス（正電圧）が印加されると、空乏層Ｌdepはｐ型半導体の中心部に向かって拡がり、ホールはオーミック接合の価電子帯準位へ通り抜けることができない。逆方向のバイアス（負電圧）が印加されると、空乏層Ｌdepの幅が薄くなり、ホールはオーミック接合側（カソード側）からアノード電極に流れ込む。
第１導電型がｎ型のときは、ｎ型半導体の側面とカソード電極の間に、ｐ型の半導体薄膜Ｌpを挿入する。ｎ型半導体の先端は、金属Ｍとオーミック接触している。順方向のバイアス（正電圧）が印加されると、空乏層Ｌdepはｎ型半導体の中心部に向かって拡がり、電子はオーミック接合側の伝導帯準位に通り抜けることができない。逆方向のバイアス（負電圧）が印加されると、空乏層Ｌdepの幅が小さくなり、電子はオーミック接合側（カソード側）から、アノード電極に流れ込む。
これにより、順方向の耐圧が向上する。逆方向では、小さなＶon電圧で電流が急峻に流れ、ゼロバイアス近傍での非線形性が高くなる。
ｐ型半導体とカソード電極の間、あるいはｎ型半導体とアノード電極の間にｐｎ接合が形成される場合はバックワードダイオード（図中、「ＢＷＤ」と表記）となる。このときも動作原理は同じである。
図５は、原理２の半導体デバイス２０の模式図である。半導体デバイス２０は、たとえばナノワイヤ２３で形成されている。この例では、基板２１側にｎ型の半導体層２２が配置され、ｎ型の半導体層２２の上に、ｎ型半導体２３１とｐ型半導体２３２のｐｎ接合を有するナノワイヤ２３が形成されている。
ｐ型半導体２３２に、第１電極２６と第２電極２７を含むアノード電極２８が設けられ、ｎ型の半導体層２２にカソード電極２４が設けられている。ｐ型半導体２３２の側面と第２電極２７の界面に、ｎ型半導体の薄膜２３３が挿入されている。
図６は、半導体デバイス２０の基本動作図である。図６の（ａ）はデバイスに逆方向のバイアス（負電圧）が印加された時の状態、図６の（ｂ）はデバイスに順方向のバイアス（正電圧）が印加されたときの状態を示す。図６の（ｃ）は、半導体デバイス２０のＩ－Ｖ特性である。図５のサークルＢの領域に着目して説明する。
アノード電極１８の第１電極２６は、ｐ型半導体２３２の端部と電気的に接続されてオーミック接合（Ｃohmic）を形成している。逆方向バイアスが印加されると、ｐ型半導体２３２とｎ型半導体の薄膜２３３の界面に存在する空乏層２９の幅が狭くなり、ホールは第１電極２６に向かって流れやすくなる。
順方向バイアスが印加されると、ｐ型半導体２３２とｎ型半導体の薄膜２３３との界面からｐ型半導体２３２の内部に向かって伸びる空乏層２９の幅が増大して、ホールの流れが遮断される。この現象は、ナノ構造体のｐ型半導体２３２の幅（または径）が、空乏層２９の拡張に対して十分に小さいことから発現する。空乏層２９の厚さは、半導体中のドーピング濃度、材料等にも依存するため、これらのパラメータを制御して、順方向バイアスの印加時に空乏層２９の幅がｐ型半導体２３２の幅（または径）を超えるようにする。
この構成により、図６（ｃ）に示すように、順耐圧が高く、ゼロバイアス付近での非線形性の高いバックワードダイオードが実現する。
＜原理３＞
図７は、実施形態の半導体デバイスの第３原理を説明する図である。第３原理では、第１導電型の半導体のナノ構造体にショットキー接合を設けて、キャリアが流れる方向と交差する方向に空乏層Ｌdepの拡がりを制御する。ショットキー構造のIII－III’ライン上のバンド構造を併せて示す。
第１導電型がｐ型のときは、ｐ型半導体の側面の一部にアノード電極が設けられて、ショットキー接合を形成する。ｐ型半導体の先端は、金属Ｍとオーミック接触している。順方向のバイアス（正電圧）が印加されると、空乏層Ｌdepがｐ型半導体の中心部に向かって拡がり、ホールはオーミック接合の価電子帯の準位へ通り抜けることができない。逆方向のバイアス（負電圧）が印加されると、空乏層Ｌdepの幅が小さくなり、ホールはオーミック接合側（カソード側）からアノード電極に流れ込む。
第１導電型がｎ型のときは、ｎ型半導体の側面とカソード電極がショットキー接合される。ｎ型半導体の先端は、金属Ｍとオーミック接触している。順方向のバイアス（正電圧）が印加されると、空乏層Ｌdepがｎ型半導体の中心部に向かって拡がり、電子はオーミック接合の伝導帯準位へ通り抜けることができない。逆方向のバイアス（負電圧）が印加されると、空乏層Ｌdepの幅（厚さ）が小さくなり、電子はオーミック接合側（アノード側）からカソード電極に流れ込む。
これにより、順方向の耐圧が向上する。逆方向では、小さなＶon電圧で電流が急峻に流れて、ゼロバイアス近傍での非線形性が高くなる。
ｐ型半導体とカソード電極の間、あるいはｎ型半導体とアノード電極の間にｐｎ接合が形成される場合はバックワードダイオード（図中、「ＢＷＤ」と表記）となる。このときも動作原理は同じである。
図８は、原理３の半導体デバイス３０の模式図である。半導体デバイス３０は、ナノワイヤ３３などのナノ構造体で形成されている。この例では、基板３１側に、ｎ型の半導体層３２が配置され、ｎ型の半導体層３２の上に、ｎ型半導体３３１とｐ型半導体３３２のｐｎ接合を有するナノワイヤ３３が形成されている。
ｐ型半導体３３２に、第１電極３６と第２電極３７を含むアノード電極３８が接続され、ｎ型の半導体層３２にカソード電極３４が接続されている。
図９は、半導体デバイス３０の基本動作図である。図９の（ａ）はデバイスに逆方向のバイアス（負電圧）が印加された時の状態、図９の（ｂ）はデバイスに順方向のバイアス（正電圧）が印加されたときの状態を示す。図９の（ｃ）は、半導体デバイス３０のＩ－Ｖ特性である。
アノード電極３８の第１電極３６は、ｐ型半導体２３２の端部と電気的に接続されてオーミック接合（Ｃohmic）を形成している。アノード電極３８の第２電極３７は、ｐ型半導体３３２の側面に形成されて、ショットキー接合を形成している。
逆方向バイアスが印加されると、ｐ型半導体３３２と第２電極３７の界面に存在する空乏層３９の幅が小さくなり、ホールは第１電極３６に向かって流れやすくなる。
順方向バイアスが印加されると、第２電極３７との界面からｐ型半導体３３２の内部に伸びる空乏層３９の幅が増大して、ホールの流れが遮断される。この現象は、ナノ構造体のｐ型半導体３３２の幅（または径）が、空乏層３９の拡がりに対して十分に小さいことから発現する。空乏層３９の幅さは、半導体中のドーピング濃度、材料等にも依存するため、これらのパラメータを制御して、順方向バイアス印加時に空乏層３９の幅がｐ型半導体３３２の幅（または径）を超えるようにする。
この構成により、図９（ｃ）に示すように、順耐圧が高く、ゼロバイアス付近での非線形性の高いバックワードダイオードが実現する。
＜第１実施形態＞
図１０は、第１原理が適用される半導体デバイス１０の構成例である。第１実施形態では、ナノ構造体の第１導電型の半導体の側面にＭＩＳ接合を形成して、アノードを空乏化する。図１０の例では、第１導電型をｐ型、第２導電型をｎ型として、ナノワイヤのバックワードダイオードが提供される。
基板１１の上に、ｎ型不純物が高濃度にドープされたｎ＋型の半導体層１２と、絶縁膜１１１が、この順で積層されている。絶縁膜１１１の一部が除去されて、カソード電極１４と、ナノ構造のｎ型半導体１３１が、ｎ＋型の半導体層１２に接続されている。ｎ型半導体１３１の長軸方向に、ナノ構造のｐ型半導体１３２が接合されて、ｐｎ接合を含むナノワイヤ１３が形成されている。
ナノワイヤ１３のｐ型半導体１３２の一部は層間絶縁膜１１３から突出して、アノード電極１８に接続されている。アノード電極１８の第１電極１６は、ｐ型半導体１３２の先端とオーミック接合している。アノード電極１８の第２電極１７とｐ型半導体１３２の側面の間に絶縁膜１５が挿入され、ＭＩＳ接合が形成されている。ＭＩＳ接合を形成する絶縁膜１５は、層間絶縁膜１１３の材料と同じであってもよいし、異なっていてもよい。
層間絶縁膜１１３には、カソード電極１４に電気的に接続される引き出し電極１１５が形成されている。引き出し電極１１５を介して、カソード電極１４に電流、電気信号、または電圧が印加される。
動作時に、順方向バイアスがかかると、図３を参照して説明したように、ｐ型半導体１３２の中心に向かって空乏層が拡がり、ホールの流れが抑制される。これにより、順方向の耐圧が向上する。逆方向バイアスがかかると、空乏層はナノワイヤの径方向に縮小し、ホールは第１電極１６に向かって流れ込む。
バックワードダイオードの動作としては、デバイスに逆方向の電圧がかかると、ｐ型半導体１３２の価電子帯準位よりもｎ型半導体１３１の伝導帯準位がより低い状態になる。ｐ型半導体１３２の価電子帯の電子は、ｐ型半導体１３２とｎ型半導体１３１の間のエネルギーバンドの曲がり部の障壁を直接トンネリングして、ｎ型半導体１３１の伝導帯に移動する。このバンド間トンネリングによって、逆方向電圧で電流が急峻に立ち上がる。
バンド間トンネリングを可能にするために、ナノワイヤ１３のｐ型半導体１３２の不純物濃度は１×１０18ｃｍ-3以上に設定されている。このような高い不純物濃度であっても、ナノワイヤ１３の側壁に形成されたＭＩＳ接合によって、キャリアの流れと交差する方向に空乏層を拡張することができる。これは、一般的なショットキーバリアダイオードと大きく異なる点である。一般的なショットキーバリアダイオードでは、空乏層を拡げるために、不純物濃度を１０17ｃｍ-3、またはそれより低く設定されている。
図１０の構成では、不純物濃度が１×１０18ｃｍ-3以上のナノ構造体の端部にオーミック接合が配置され、側面に空乏層を制御するＭＩＳ構造が設けられている。これにより、図１１のように、ゼロバイアス付近での非線形性の高いバックワードダイオード特性が得られる。
図１２Ａ～図１２Ｋは、第１実施形態の半導体デバイス１０の作製工程図である。以下で述べる工程と用いられる材料は、一例であって、本発明を限定するものではない。
図１２Ａで、半絶縁性のＧａＡｓ（１１１）Ｂの基板１１に、ｎ型不純物が高濃度にドープされたｎ＋-ＧａＡｓの半導体層１２を、厚さ２００ｎｍに成長する。ｎ型の不純物濃度は、たとえば、１×１０19ｃｍ-3 である。ｎ＋-ＧａＡｓの半導体層１２の上に、ＳｉＮ，ＳｉＯ2等の絶縁膜１１１を５０ｎｍ程度の厚みで堆積する。
図１２Ｂで、電子ビーム（ＥＢ）リソグラフィーを用いて所定の開口パターンを有するレジストマスクを形成し、フッ素系のドライエッチングで、絶縁膜１１１に開口１１２を形成する。このとき、たとえばＡｕを蒸着・リフトオフすることで、開口１１２内にＡｕ触媒を形成してもよい。
図１２Ｃで、ＭＯＣＶＤ法により開口１１２内に、ｎ型半導体１３１として、ｎ-ＩｎＡｓナノワイヤを成長する。
図１２Ｄで、ｎ-ＩｎＡｓナノワイヤに引き続いて、ｐ型半導体１３２として、ｐ-ＧａＡｓＳｂナノワイヤを成長し、ｐｎ接合を含むナノワイヤ１３を形成する。ｎ-ＩｎＡｓ／ｐ-ＧａＡｓＳｂのナノワイヤ１３は、バックワードダイオードとして動作する。
図１２Ｅで、たとえばＡＬＤ（原子層堆積）法により、絶縁膜１５として、厚さ１０ｎｍ程度のＡｌＯ薄膜を全体に成膜する。
図１２Ｆで、フォトリソグラフィー法で電極領域を規定し、ドライエッチングにより、絶縁膜１５及び絶縁膜１１１に開口を形成する。ＡｕＧｅを蒸着・リフトオフすることで、ｎ＋-ＧａＡｓの半導体層１２に接続されるカソード電極１４を形成する。
図１２Ｇで、例えば、ＢＣＢ（Benzocyclobutene）樹脂を塗布し硬化することで、層間絶縁膜１１３を形成する。この時点では、ナノワイヤ１３は完全に埋め込まれている。
図１２Ｈで、ドライエッチングにより層間絶縁膜１１３を所定の厚さだけ（たとえば、Ｔ１からＴ２まで）除去して、ｐ型半導体１３２であるｐ-ＧａＡｓＳｂナノワイヤの一部を露出させる。このドライエッチングで、ｐ-ＧａＡｓＳｂナノワイヤの先端を覆っていたＡｌＯの絶縁膜１５が除去される。ナノワイヤ１３の側面の絶縁膜１５は残ったままとなる。
図１２Ｉで、フォトリソグラフィーにより電極領域を規定し、Ｐｔを蒸着・リフトオフすることで、アノード電極１８を形成する。アノード電極１８のうち、ｐ型半導体１３２の先端とオーミック接合する部分は、第１電極１６となる。アノード電極１８のうち、ナノワイヤ１３の側面に絶縁膜１５を介したＭＩＳ構造を形成する部分は、第２電極１７となる。このＭＩＳ構造によって、ｐ型半導体１３２の界面に空乏層が形成され、バイアス印加によって、空乏層を完全に広げることができる。
図１２Ｊで、フォトリソグラフィーにより、層間絶縁膜１１３上にコンタクトホール領域を規定し、ドライエッチングでカソード電極１４を露出する開口１１４を形成する。
図１２Ｋで、フォトリソグラフィーにより電極領域を規定し、めっきによってカソード電極１４から引き出される引き出し電極１１５を形成する。これにより、順方向耐圧の高いバックワードダイオード１０Ａが形成される。
＜第２実施形態＞
図１３は、原理２が適用される半導体デバイス２０の構成例である。第２実施形態ではナノ構造の第１導電型の半導体の側面にｐｎ接合を形成して、アノードを空乏化する。図１３の例では、第１導電型をｐ型、第２導電型をｎ型として、ナノワイヤのバックワードダイオードが形成される。
基板２１の上に、ｎ型不純物が高濃度にドープされたｎ＋型の半導体層２２と、絶縁膜２１１が、この順で積層されている。絶縁膜２１１の一部が除去されて、ナノ構造のｎ型半導体２３１とカソード電極２４が、ｎ＋型の半導体層２２に接続されている。ｎ型半導体２３１の長軸方向に、ナノ構造のｐ型半導体２３２が接合されて、ｐｎ接合を含むナノワイヤ２３が形成されている。
ナノワイヤ２３のｐ型半導体２３２の一部は層間絶縁膜２１３から突出して、アノード電極２８に接続されている。アノード電極２８の第１電極２６は、ｐ型半導体２３２の先端とオーミック接合している。アノード電極１８の第２電極２７とｐ型半導体２３２の側面の間にｎ-ＩｎＡｓの薄膜２３３が挿入されて、ｐ型半導体２３２の外表面にｐｎ接合が形成されている。ｐ型半導体２３２の外周に配置されるｎ型半導体シェルまたは薄膜２３３は、ｎ型半導体２３１と同じ材料でも、異なる材料でもよい。
層間絶縁膜３１３には、カソード電極２４に電気的に接続される引き出し電極２１５が形成されている。引き出し電極２１５を介して、カソード電極１４に電流、電気信号、または電圧が印加される。
動作時に、順方向バイアスがかかると、図６を参照して説明したように、ｐ型半導体２３２の中心に向かって空乏層が拡がり、ホールの流れが抑制される。これにより、順方向の耐圧が向上する。逆方向バイアスがかかると、空乏層はナノワイヤの径方向に縮小し、ホールは第１電極２６に向かって流れ込む。
バックワードダイオードの動作は、第１実施形態で説明したとおりである。ナノワイヤ２３のｐ型半導体２３２の不純物濃度は１×１０18ｃｍ-3以上に設定されている。このような高い不純物濃度であっても、ナノワイヤ２３の側壁に形成されたｐｎ接合型のショットキーバリアによって、キャリアの流れと交差する方向に空乏層を拡張することができる。
図１３の構成でも、図１１のように、ゼロバイアス付近での非線形性の高いバックワードダイオード特性が得られる。
図１４Ａ～図１４Ｋは、第２実施形態の半導体デバイス２０の作製工程図である。以下で述べる工程と用いられる材料は、一例であって、本発明を限定するものではない。
図１４Ａで、半絶縁性のＧａＡｓ（１１１）Ｂの基板２１に、ｎ型不純物が高濃度にドープされたｎ＋-ＧａＡｓの半導体層２２を、厚さ２００ｎｍに成長する。ｎ型の不純物濃度は、たとえば、１×１０19ｃｍ-3 である。ｎ＋-ＧａＡｓの半導体層２２の上に、ＳｉＮ，ＳｉＯ2等の絶縁膜２１１を５０ｎｍ程度の厚みで堆積する。
図１４Ｂで、電子ビーム（ＥＢ）リソグラフィーを用いて所定の開口パターンを有するレジストマスクを形成し、フッ素系のドライエッチングで、絶縁膜２１１に開口２１２を形成する。このとき、たとえばＡｕを蒸着・リフトオフすることで、開口２１２内にＡｕ触媒を形成してもよい。
図１４Ｃで、ＭＯＣＶＤ法により開口２１２内に、ｎ型半導体２３１として、ｎ-ＩｎＡｓナノワイヤを成長する。
図１４Ｄで、ｎ-ＩｎＡｓナノワイヤに引き続いて、ｐ型半導体２３２として、ｐ-ＧａＡｓＳｂナノワイヤを成長し、ｐｎ接合を含むナノワイヤ２３を形成する。ｎ-ＩｎＡｓ／ｐ-ＧａＡｓＳｂのナノワイヤ２３は、バックワードダイオードとして動作する。
図１４Ｅで、成長モードを変更し、ｐ-ＧａＡｓＳｂナノワイヤを取り囲むように、ｎ-ＩｎＡｓのナノシェルまたは薄膜２３３を成長させる。ｎ-ＩｎＡｓの薄膜２３３の膜厚とドーピング濃度は、ｐ-ＧａＡｓＳｂナノワイヤとｎ-ＩｎＡｓシェルの界面が空乏化するように制御されている。
図１４Ｆで、フォトリソグラフィー法で電極領域を規定し、ドライエッチングにより、絶縁膜２１１に開口を形成する。ＡｕＧｅを蒸着・リフトオフすることで、ｎ＋-ＧａＡｓの半導体層２２に接続されるカソード電極２４を形成する。
図１４Ｇで、例えば、ＢＣＢ（Benzocyclobutene）樹脂を塗布し硬化することで、層間絶縁膜２１３を形成する。この時点では、ナノワイヤ２３は完全に埋め込まれている。
図１４Ｈで、ドライエッチングにより層間絶縁膜２１３を所定の厚さだけ（たとえば、Ｔ１からＴ２まで）除去して、ｐ型半導体２３２であるｐ-ＧａＡｓＳｂナノワイヤの一部と、これを取り囲むｎ-ＩｎＡｓの薄膜２３３を露出させる。
図１４Ｉで、フォトリソグラフィーにより電極領域を規定し、Ｐｔを蒸着・リフトオフすることで、アノード電極２８を形成する。アノード電極２８のうち、ｐ型半導体２３２の先端とオーミック接合する部分は、第１電極２６となる。アノード電極２８のうち、ナノワイヤ２３の側面のｐｎ接合と接する部分は、第２電極２７となる。第２電極２７の界面でのｐｎ接合によって空乏層が形成され、バイアス印加によって、空乏層を完全に広げることができる。
図１４Ｊで、フォトリソグラフィーにより、層間絶縁膜２１３上にコンタクトホール領域を規定し、ドライエッチングでカソード電極２４を露出する開口２１４を形成する。
図１４Ｋで、フォトリソグラフィーにより電極領域を規定し、めっきによってカソード電極２４から引き出される引き出し電極２１５を形成する。これにより、順方向耐圧の高い半導体デバイス２０が形成される。
図１５は、第２実施形態の変形例の模式図である。図１３の構成では、ｐ型半導体２３２であるｐ-ＧａＡｓＳｂナノワイヤの外周のみにｎ-ＩｎＡｓシェルの薄膜２３３が配置されていた。図１５の半導体デバイス２０Ａのように、ナノワイヤ２３Ａのｎ型半導体２３１の外周にも、ｎ-ＩｎＡｓの薄膜２３３を設けてもよい。
この場合、ｎ型半導体２３１は、ｎ-ＩｎＡｓナノワイヤコアとなり、薄膜２３３はナノワイヤ２３Ａの全体を取り巻くｎ-ＩｎＡｓシェルとなる。ｎ-ＩｎＡｓの薄膜２３３の内側のｎ型半導体２３１とｐ型半導体２３２の接合部が、バックワードダイオードとなる。この構成でも、順方向耐圧が高く、逆方向での電流の立ち上がりが急峻なＩ－Ｖ特性が得られる。
＜第３実施形態＞
図１６は、原理３が適用される半導体デバイス３０の構成例である。第３実施形態ではナノ構造の第１導電型の半導体の側面にショットキー接合を形成して、アノードを空乏化する。図１６の例では、第１導電型をｐ型、第２導電型をｎ型として、ナノワイヤのバックワードダイオードが形成される。
基板３１の上に、ｎ型不純物が高濃度にドープされたｎ＋型の半導体層３２と、絶縁膜３１１が、この順で積層されている。絶縁膜３１１の一部が除去されて、ナノ構造のｎ型半導体３３１とカソード電極３４が、ｎ＋型の半導体層３２に接続されている。ｎ型半導体３３１の長軸方向に、ナノ構造のｐ型半導体３３２が接合されて、ｐｎ接合を含むナノワイヤ３３が形成されている。
ナノワイヤ３３のｐ型半導体３３２の一部は層間絶縁膜３１３から突出して、アノード電極３８に接続されている。アノード電極３８は、第１電極３６と第２電極３７を含む。第１電極３６と第２電極３７は電気的に接続されている。第１電極３６は、ｐ型半導体３３２の先端とオーミック接合している。第２電極３７はｐ型半導体３３２の側面でショットキー接合を形成する。
層間絶縁膜３１３には、カソード電極３４に電気的に接続される引き出し電極３１５が形成されている。引き出し電極３１５を介して、カソード電極３４に電流、電気信号、または電圧が印加される。
動作時に、順方向バイアスがかかると、図９を参照して説明したように、ｐ型半導体３３２の中心に向かって空乏層が拡がり、ホールの流れが抑制される。これにより、順方向の耐圧が向上する。逆方向バイアスがかかると、空乏層はナノワイヤの径方向に縮小し、ホールは第１電極３６に向かって流れ込む。
バックワードダイオードの動作は、第１実施形態で説明したとおりである。ナノワイヤ３３のｐ型半導体３３２の不純物濃度は１×１０18ｃｍ-3以上に設定されている。このような高い不純物濃度であっても、ナノワイヤ３３の側壁に形成されたショットキー接合によって、キャリアの流れと交差する方向に空乏層を拡張することができる。
図１６の構成でも、図１１のように、ゼロバイアス付近での非線形性の高いバックワードダイオード特性が得られる。
図１７Ａ～図１７Ｌは、第３実施形態の半導体デバイス３０の作製工程図である。以下で述べる工程と用いられる材料は、一例であって、本発明を限定するものではない。
図１７Ａで、半絶縁性のＧａＡｓ（１１１）Ｂの基板３１に、ｎ型不純物が高濃度にドープされたｎ＋-ＧａＡｓの半導体層３２を、厚さ２００ｎｍに成長する。ｎ型の不純物濃度は、たとえば、１×１０19ｃｍ-3 である。ｎ＋-ＧａＡｓの半導体層３２の上に、ＳｉＮ，ＳｉＯ2等の絶縁膜３１１を５０ｎｍ程度の厚みで堆積する。
図１７Ｂで、電子ビーム（ＥＢ）リソグラフィーを用いて所定の開口パターンを有するレジストマスクを形成し、フッ素系のドライエッチングで、絶縁膜３１１に開口３１２を形成する。このとき、たとえばＡｕを蒸着・リフトオフすることで、開口３１２内にＡｕ触媒を形成してもよい。
図１７Ｃで、ＭＯＣＶＤ法により開口３１２内に、ｎ型半導体３３１として、ｎ-ＩｎＡｓナノワイヤを成長する。
図１７Ｄで、ｎ-ＩｎＡｓナノワイヤに引き続いて、ｐ型半導体３３２として、ｐ-ＧａＡｓＳｂナノワイヤを成長し、ｐｎ接合を含むナノワイヤ２３を形成する。ｎ-ＩｎＡｓ／ｐ-ＧａＡｓＳｂのナノワイヤ３３は、バックワードダイオードとして動作する。
図１７Ｅで、フォトリソグラフィー法で電極領域を規定し、ドライエッチングにより、絶縁膜３１１に開口を形成する。ＡｕＧｅを蒸着・リフトオフすることで、ｎ＋-ＧａＡｓの半導体層３２に接続されるカソード電極３４を形成する。
図１７Ｆで、例えば、ＢＣＢ（Benzocyclobutene）樹脂を塗布し硬化することで、層間絶縁膜３１３を形成する。この時点では、ナノワイヤ３３は完全に埋め込まれている。
図１７Ｇで、ドライエッチングにより層間絶縁膜３１３を所定の厚さだけ（たとえば、Ｔ１からＴ２’まで）除去して、ｐ型半導体３３２であるｐ-ＧａＡｓＳｂナノワイヤの先端を露出させる。
図１７Ｈで、フォトリソグラフィーにより電極領域を規定し、Ｐｔを蒸着・リフトオフすることで、オーミック電極としての第１電極３６を形成する。
図１７Ｉで、ドライエッチングで層間絶縁膜３１３をさらに所定の厚さ（たとえば、Ｔ２’からＴ３まで）除去して、ｐ型半導体３３２の一部を露出する。
図１７Ｊで、フォトリソグラフィーにより電極領域を規定し、Ｔｉを蒸着・リフトオフすることで、ｐ型半導体３３２の側面に、ショットキー電極として、第２電極３７を形成する。第２電極３７は第１電極と電気的に接続されている。ｐ型半導体３３２と第２電極３７とのショットキー接合により、ｐ型半導体３３２の界面に空乏層が形成され、バイアス印加によって、空乏層を完全に広げることができる。
図１７Ｋで、フォトリソグラフィーにより、層間絶縁膜３１３上にコンタクトホール領域を規定し、ドライエッチングでカソード電極３４を露出する開口３１４を形成する。
図１７Ｌで、フォトリソグラフィーにより電極領域を規定し、めっきによってカソード電極３４から引き出される引き出し電極３１５を形成する。これにより、順方向耐圧の高い半導体デバイス３０が形成される。
図１８は、第３実施形態の変形例である半導体デバイス４０を示す。ショットキー接合を用いて空乏層幅を制御する場合、空乏層の幅をできるだけナノワイヤ４３の中心まで拡張し、ショットキーデバイスの耐圧を向上する。これを実現するために、ナノワイヤ４３の不純物濃度を、コアと、コアを取り囲むシェルで変化させる。
たとえば、ｐ-ＧａＡｓＳｂで形成されるｐ型半導体のコア４３２で、アクセプタ濃度を１×１０19ｃｍ-3にして、Ｐｔの第１電極５６とオーミック接合を形成する。ｐ型半導体の外周部の半導体膜であるシェル４３３では、アクセプタ濃度を１×１０18ｃｍ-3に設定し、Ｐｔの第２電極４７とショットキー接合を形成する。第１電極４６と第２電極４７は連続して形成されてアノード電極４８となる。
この構造では、不純物濃度が少ないシェル４３３で空乏化が起きやすく、ショットキー耐圧も向上する。一方、ｐ型半導体のコア４３２の不純物濃度が高いことから、ナノワイヤ４３の先端でＰｔのオーミック接合が得られる。
ナノワイヤ４３で、ｎ型半導体４３１とｐ型半導体のコア４３２のｐｎ接合でバックワードダイオード（ＢＷＤ）が形成され、そのＩ－Ｖ特性は、図１１のようにゼロバイアス付近での非線形が高い。
図１９は、第３実施形態の別の変形例である半導体デバイス５０を示す。半導体デバイス５０では、空乏層の幅をできるだけナノワイヤ５３の中心まで拡張し、ショットキーデバイスの耐圧を向上するために、ｐ型半導体のコア５３２とシェル５３３の間で、バンドギャップ（ＢＧ）を変化させる。
ｐ型半導体のコア５３２のバンドギャップをＢＧ１、シェル５３３のバンドギャップをＢＧ２とすると、ＢＧ２＞ＢＧ１となるように材料を選択する。たとえば、ｐ-ＧａＡｓＳｂをｐ型半導体のコア５３２とし、ｐ-ＧａＡｓＳｂよりもバンドギャップの大きいｐ-ＡｌＧａＡｓＳｂでシェル５３３を形成する。
コア５３２に、オーミック電極である第１電極５６を接続し、シェル５３３にショットキー電極である第２電極５７を設ける。第１電極５６と第２電極５７は電気的に接続されてアノード電極５８となる。シェル５３３のバンドギャップが大きいことから、障壁の高さが高くなり、ショットキー特性が向上する。ナノワイヤ５３の中心部に向かう空乏層を制御しやすくなる。
ナノワイヤ５３で、ｎ型半導体５３１とｐ型半導体のコア５３２のｐｎ接合でバックワードダイオード（ＢＷＤ）が形成され、そのＩ－Ｖ特性は、図１１のようにゼロバイアス付近での非線形が高い。
＜その他の構成例＞
図２０は、ナノ構造の例である。実施形態の半導体デバイスに用いられるナノ構造は、ナノワイヤに限定されない。図２０の（ａ）は、円柱型のナノロッド６３Ａである。ナノロッド６３Ａの一方の導電型の端部に電極６８Ａが設けられる。電極６８Ａは、ナノロッド６３Ａの先端面とオーミック接合する第１電極６６Ａと、ナノロッド６３Ａの側面とＭＩＳ接合、ｐｎ接合、またはショットキー接合する第２電極６７Ｂを含む。
図２０の（ｂ）は、角柱型のナノロッド６３Ｂである。角柱は４角柱に限定されず、６角柱、８角柱等の多角柱を含む。ナノロッド６３Ｂの一方の導電型の端部に電極６８Ｂが設けられる。電極６８Ｂは、ナノロッド６３Ｂの先端面とオーミック接合する第１電極６６Ｂと、ナノロッド６３Ｂの側面とＭＩＳ接合、ｐｎ接合、またはショットキー接合する第２電極６７Ｂを含む。
図２０の（ｃ）は、ナノフィン６３Ｃである。ナノフィン６３Ｃでは、キャリアはフィンの高さ方向（ｚ方向）と平行に流れる。順方向バイアスが印加されると、空乏層は、フィンの厚さ方向（ｘ方向）に拡がって、キャリアの流れを抑制する。ナノフィン６３Ｃの先端に電極６８Ｃが設けられる。電極６８Ｃは、ナノフィン６３Ｃの上端面とオーミック接合する第１電極６６Ｃと、ナノフィン６３Ｃの側面とＭＩＳ接合、ｐｎ接合、またはショットキー接合する第２電極６７Ｃを含む。
図２０の（ａ）～（ｃ）のいずれのナノ構造も、空乏層の拡がりによってキャリアの流れを抑制できるだけの微細な構造体である。
図２１は、半導体デバイス７０の模式図である。上述した構成例では、ｎ型導電体のナノワイヤとｐ型導電体のナノワイヤが接合されていたが、積層方向の上側の半導体だけをナノ構造としてもよい。
たとえば、半絶縁性のＧａＡｓ（１１１）Ｂの基板７１に、ｎ＋-ＧａＡｓの半導体層７２と、ｎ-ＩｎＧａＡｓの半導体層７３１をこの順で成長する。ｐ－ＧａＡｓＳｂのナノ構造体７３２は、絶縁膜７１１の開口を介して、ｎ-ＩｎＧａＡｓのｎ型半導体７３１に接続されて、ｐｎ接合を形成している。ナノ構造体７３２は、たとえばナノフィンである。図２１では、ナノフィンは、紙面の奥行方向に延びている。層間絶縁膜７１３の上に、ｐ型のナノ構造体７３２に接続されるｐｔのアノード電極７８が設けられている。アノード電極７８のうち、フィンの上面に接続される部分が第１電極７６である。
第１原理を用いる場合、ｐ型半導体のフィンの側面とＰｔのアノード電極７８の界面に絶縁膜が挿入される。第２原理を用いる場合、ｐ型半導体のフィンの側面とＰｔのアノード電極７８の界面にｎ型の半導体薄膜が挿入されて、ｐｎ接合が形成される。第３原理を用いる場合、たとえば、第１電極７６をＰｔで形成し、フィン側面の第２電極７７をＴｉで形成してショットキー接合を形成する。
ｐ型半導体のフィンの側面とアノード電極７８の界面の不純物濃度をフィン本体の不純物濃度より低くしてもよい（図１８参照）。あるいは、ｐ型半導体のフィンの側面とアノード電極７８の界面に、フィン本体よりもエネルギーバンドギャップの大きい膜を挿入してもよい（図１９参照）。
半導体デバイス７０もバックワードダイオードとして機能するが、ｐ型半導体だけがナノ構造体７３２で形成され、ｎ型半導体７３１は層を形成しているので、機械的に安定した構成となっている。
図２２は、半導体デバイス８０の模式図である。上述した例では、積層方向でナノ構造体の上部をｐ型、下部をｎ型としていたが、ｐ型とｎ型を反対にしてもよい。たとえば、半絶縁性のＧａＡｓ（１１１）Ｂの基板７１に、ｐ＋-ＧａＡｓの半導体層８２を配置し、絶縁膜８１１の開口を介して、ｐ-ＧａＡｓＳｂなどのｐ型半導体８３２のナノワイヤが半導体層８２に接続されている。ｐ型半導体８３２の上端は、ｎ-ＩｎＡｓなどのｎ型半導体８３１のナノワイヤに接続されて、ｐｎ接合を形成している。ｐ型半導体８３２とｎ型半導体８３１で、ナノワイヤ８３が形成されている。ナノワイヤ８３の一部は、層間絶縁膜８１３から突き出ている。
ナノワイヤ８３のｎ型半導体８３１の上端は、たとえばＰｔの第１電極８６とオーミック接合を形成している。ナノワイヤ８３のｎ型半導体８３１の側面は、たとえばＴｉの第２電極８７とショットキー接合を形成している。
デバイスに順方向のバイアスがかかったときに、ショットキー界面からｎ型半導体８３１の中心に向かって空乏層が拡がり、電子の流れが遮断され、順方向耐圧が向上する。逆バイアスがかかったときは、拡散層が薄くなって電子が流れる。ｎ型半導体８３１は１×１０18ｃｍ-3以上の濃度に不純物がドープされており、電子はｐ型半導体８３２との界面の電位障壁を直接トンネリングする。これにより、小さな逆方向バイアスで電流が急峻に立ち上がる。一方、ｎ型半導体８３１の側面に形成されたショットキー接合により、順方向バイアスでナノワイヤ８３の中心方向に空乏層を拡張して、順方向耐圧が向上する。
＜半導体材料と電極材料＞
ナノ構造体の材料として、Ｓｉ，ＳｉＧｅ，Ｇｅ，ＧａＡｓ，ＩｎＰ，ＩｎＧａＡｓ，ＩｎＡｓ，ＧａＮ，ＩｎＧａＮ，ＩｎＮ，ＧａＳｂ，ＧａＡｓＳｂ，ＡｌＧａＳｂなどを用いることができる。
ナノ構造体にオーミック接合と、空乏層制御のためのショットキー的な接合を設けるために、電極材料は適切に選択される。半導体と金属の接合がオーミックになるかショットキーになるかは、仕事関数、電子親和力、界面準位等によって決まる。
第１導電型の半導体がｐ-ＧａＡｓの場合、オーミック接合する金属としてＰｔ、ＡｕＺｎ、Ａｕ等を用いることができ、ショットキー接合する金属として、Ａｇ、Ｈｆ等を用いることができる。
第１導電型の半導体がｎ-ＧａＡｓの場合、オーミック接合する金属として、Ｔｉ、ＡｕＧｅ、Ｃｒ等を用いることができ、ショットキー接合する金属として、Ａｌ、Ａｕ，Ｐｔ、Ｔａ、Ｗ等を用いることができる。
第１導電型の半導体がｐ-Ｓｉの場合、オーミック接合する金属として、Ａｕ、Ｍｏ等を用いることができ、ショットキー接合する金属として、Ｔｉ等を用いることができる。
第１導電型の半導体がｎ-Ｓｉの場合、オーミック接合する金属として、Ｔｉ、Ｍｇ等を用いることができ、ショットキー接合する金属として、Ａｌ、Ａｕ，Ｐｔ、Ｔａ、Ｗ等を用いることができる。
第１導電型の半導体がｐ-ＧａＡｓＳｂの場合、オーミック接合する金属として、Ｎｉ，Ｐｄ，Ｐｔ等を用いることができ、ショットキー接合する金属として、Ｔｉ等を用いることができる。
第１導電型の半導体がｎ-ＧａＡｓＳｂの場合、オーミック接合する金属として、Ｔｉ等を用いることができ、ショットキー接合する金属として、Ｐｔ等を用いることができる。
第１導電型の半導体がｐ-ＧａＮの場合、オーミック接合する金属として、Ｎｉ、Ｐｄ，Ｐｔ等を用いることができ、ショットキー接合する金属として、Ｔｉ、Ａｌ等を用いることができる。
第１導電型の半導体がｎ-ＧａＮの場合、オーミック接合する金属として、Ｔｉ、Ａｌ、Ｃｒ等を用いることができ、ショットキー接合する金属として、Ｎｉ、Ｐｄ，Ｐｔ等を用いることができる。
第１導電型の半導体が少なくともＧａとＳｂを含む化合物である場合、第２導電型の半導体として、少なくともＩｎとＡｓを含む化合物を用いることができる。たとえば、第１導電体の半導体がＧａＳｂ、ＧａＡｓＳｂ、ＡｌＧａＳｂ等のとき、第２導電型の半導体として、ＩｎＡｓ、ＩｎＧａＡｓ等を用いることができる。
＜特性計算＞
図２３は、実施形態の半導体デバイスの特性計算モデルの模式図である。第２原理（第２実施形態）の構成を採用し、円柱状のｐ型ナノワイヤコアと金属の界面に、ｎ型半導体の薄膜を挿入したときのアノードでのＩ－Ｖ特性を計算する。
ｐ型ナノワイヤコアの径ｄは５０～１００ｎｍ、ナノワイヤコアと金属の間に配置されるｎ型ナノワイヤシェルの厚さｔは２５～３０ｎｍ、ナノワイヤの側面に電極が配置される長軸方向の長さＬ１は０．５μｍ、ナノワイヤの底面から電極下端までの長さＬ２は０．５μｍである。ナノワイヤコアはｐ-ＧａＡｓyＳｂ1-y、ナノワイヤシェルはｐ-ＧａＡｓyＳｂ1-y、金属はＰｔとする。ナノワイヤコアの上端と下端は、金属とオーミック接合している（Ohmic 1，Ohmic 2）。Ohmic 3はOhmic 1と同電位として計算した。Ohmic 3はOhmic 1と接続されていてもよい。このモデルは、バックワードダイオードを含んでいない。
図２４は、計算結果を示す。順（正）方向の耐圧が維持され、逆（負）方向で、０．１Ｖ未満の電圧で電流量が急峻に増えている。これは、順方向バイアスにより、ナノワイヤの中心まで空乏層Ｌdepが拡がってキャリアの流れを遮断するからである。
＜応用例＞
図２５は、実施形態の半導体デバイス１０（または、半導体デバイス２０、３０、４０、５０、６０、７０、８０のいずれであってもよい。以下、単に「半導体デバイス」とする）が適用される無線受信器１００の模式図である。無線受信器１００は、環境電波を電力に変換するエネルギーハーベスティングに用いられる。
無線受信器１００は、アンテナ１０１と、電力変換器１１０を有する。電力変換器１１０の出力に、昇圧器１２０、及び二次電池１３０が接続されていてもよい。アンテナ１０１で受信された環境電波は、高周波電流として、半導体デバイス１０のカソードに印加される。半導体デバイス１０はバックワードダイオードを形成し、入力された高周波を一方向の電流に整流する。
半導体デバイス１０と並列にキャパシタ１１８が配置されて、電荷が蓄積される。キャパシタ１１８とインダクタ１１９で平滑化出力フィルタが形成される。キャパシタ１１８から放電された電荷に含まれる交流成分はインダクタ１１９で除去されて、直流電圧が出力される。
実施形態の半導体デバイス１０は、順方向耐圧が大きく、負方向で感度良く動作するので、アンテナ１０１に入射した電波のパワーが比較的大きい場合でも耐圧が維持される。一方、微小な電力の電波が入射した場合も、バンド間トンネル電流によって感度よく電波を検知し、エネルギーハーベスティングの効率が良くなる。
図２６は、実施形態の半導体デバイス１０が適用される無線受信器２００の模式図である。無線受信器２００は、無線通信の受信側の検波に用いられる。
無線受信器２００は、アンテナ２０１と、検波器２１０を有する。検波器２１０は、半導体デバイス１０とインダクタ２１９を有する。アンテナ２０１で受信された高周波無線信号は、半導体デバイス１０のカソードに印加される。半導体デバイス１０はバックワードダイオードを形成し、入力された高周波を整流して出力する。インダクタ２１９は整流された電流に含まれる交流成分を除去して、直流電圧を出力する。
実施形態の半導体デバイス１０は、順方向耐圧が大きく、負方向で感度良く動作するので、アンテナ１０１で受信された無線信号のパワーが比較的大きい場合でも、耐圧が維持される。一方、微小な無線信号が受信される場合も、バンド間トンネル電流によって感度よく検波し、受信動作の信頼性が向上する。
ナノワイヤ、ナノフィン等の微小な半導体のナノ構造体の側面で、空乏層の拡張を制御して耐圧を向上する。空乏層が完全にナノ構造体の中心まで拡がるように、ナノワイヤの径、またはナノフィンの厚さは５０μｍ～５００μｍであり、より好ましくは、５０μｍ～２００μｍである。
実施形態の半導体デバイス１０は、バンド間トンネル電流を動作原理とするので、感度良く動作する。ナノ構造体を用いているので、寄生容量が低減されて、さらに感度が向上する。耐圧性を維持して、微弱な環境電波の電力変換や小電力の受信信号の検波を行うことができる。
以上の説明に関し、以下の付記を呈示する。
（付記１）
ナノ構造体の第１導電型の半導体と、
前記第１導電型の半導体の端部でオーミック接合される第１電極と、
前記第１電極と接続され、前記第１導電型の半導体の側面に設けられる第２電極と、
前記ナノ構造体の内部の空乏層の拡張を制御する空乏化構成と、
を有し、
前記空乏化構成によって、前記第１導電型の半導体の内部で、キャリアの移動方向と交差する方向に前記空乏層が拡張される、半導体デバイス。
（付記２）
前記第１導電型の半導体の前記空乏層が拡張される領域の不純物濃度は、１×１０18ｃｍ-3以上である、付記１に記載の半導体デバイス。
（付記３）
前記空乏層は、順方向バイアスの印加により、前記キャリアの移動方向と交差する方向に拡がる、付記１または２に記載の半導体デバイス。
（付記４）
前記空乏層の幅は、逆方向バイアスの印加により減少し、前記ナノ構造体に前記キャリアが流れる、付記１～３のいずれかに記載の半導体デバイス。
（付記５）
前記第１導電型の半導体と前記第２電極の界面に配置される絶縁膜、
を有し、
前記空乏化構成は、前記第２電極と、前記絶縁膜と、前記第１導電型の半導体とで形成されるＭＩＳ構造である、付記１～４のいずれかに記載の半導体デバイス。
（付記６）
前記第１導電型の半導体と前記第２電極の界面に配置される第２導電型の薄膜、
を有し、
前記空乏化構成は、前記第１導電型の半導体と前記第２導電型の半導体膜によって前記第２電極の界面に形成されるｐｎ接合である、付記１～４のいずれかに記載の半導体デバイス。
（付記７）
前記第１導電型の半導体と前記第２電極の界面に配置される、前記第１導電型の半導体よりも不純物濃度が低い、またはエネルギーバンドギャップが広い半導体膜、
を有し、
前記空乏化構成は、前記第２電極と前記半導体膜によって形成されるショットキー接合である、付記１～４のいずれかに記載の半導体デバイス。
（付記８）
前記空乏化構成は、前記第１導電型の半導体の前記側面で、前記第２電極と前記第１導電型の半導体によって形成されるショットキー接合である、付記１～４のいずれかに記載の半導体デバイス。
（付記９）
前記第１電極と反対側で、前記第１導電型の半導体に接合される第２導電型の半導体(131等)、を有する付記１～８のいずれかに記載の半導体デバイス。
（付記１０）
前記第１導電型の半導体は、Ｓｉ，ＳｉＧｅ，Ｇｅ，ＧａＡｓ，ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｓ，ＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＧａＳｂ、ＧａＡｓＳｂ、及びＡｌＧａＳｂから選択される、付記１～９のいずれかに記載の半導体デバイス。
（付記１１）
前記第１導電型の半導体は、少なくともＧａとＳｂを含み、前記第２導電型の半導体は、少なくともＩｎとＡｓを含む付記１～９のいずれかに記載の半導体デバイス。
（付記１２）
前記第１導電型の半導体はｐ型のＧａＡｓＳｂであり、前記第１電極は、Ｐｔ、Ｎｉ、またはＰｄであり、前記第２電極はＴｉである付記６または７に記載の半導体デバイス。（付記１３）
前記第１導電型の半導体はｎ型のＧａＡｓＳｂであり、前記第１電極はＴｉ、前記第２電極はＰｔである、付記６または７に記載の半導体デバイス。
（付記１４）
前記第１導電型の半導体は、ｐ型ＧａＡｓであり、前記第１電極はＰｔ、ＡｕＺｎ、及びＡｕから選択され、前記第２電極はＡｇまたはＨｆである、付記６または７に記載の半導体デバイス。
（付記１５）
前記第１導電型の半導体は、ｎ型ＧａＡｓであり、前記第１電極はＴｉ，ＡｕＧｅ、及びＣｒから選択され、前記第２電極はＡｌ、Ａｕ、Ｐｔ、Ｔａ、及びＷから選択される、付記６または７に記載の半導体デバイス。
（付記１６）
前記第１導電型の半導体はｐ型のＳｉであり、前記第１電極はＡｕまたはＭｏであり、前記第２電極はＴｉである、付記６または７に記載の半導体デバイス。
（付記１７）
前記第１導電型の半導体は、ｎ型のＳｉであり、前記第１電極はＴｉまたはＭｇであり、前記第２電極はＡｌ、Ａｕ、Ｃｒ、Ｃｒ、Ｐｄ、及びＰｔから選択される、付記６または７に記載の半導体デバイス。
（付記１８）
付記１～１７のいずれかに記載の半導体デバイスと、
前記半導体デバイスに接続されるアンテナ、
とを有する無線受信器。
（付記１９）
前記半導体デバイスは検波器または電力変換器である、付記１８に記載の無線受信器。
１０、２０、３０、４０、５０、６０、７０、８０ 半導体デバイス
１３、２３、３３、４３、５３、８３ ナノワイヤ（ナノ構造体）
１３１、２３１、３３１、４３１、５３１、８３１ ｎ型半導体
１３２、２３２、３３２ ｐ型半導体
２３３ ｎ型半導体の薄膜
１４、２４、３４ カソード電極
１５ 絶縁膜
１６、２６、３６、４６、５６、６６、７６、８６ 第１電極
１７、２７、３７、４７、５７、６７、７７、８７ 第２電極
１８、２８、３８、４８、５８、６８、７８ アノード電極
６３Ａ、６３Ｂ ナノロッド（ナノ構造体）
６３Ｃ ナノフィン（ナノ構造体）
４３２、５３２ コア
４３３、５３３ シェル（半導体膜）
１００、２００ 無線受信器
１０１、２０１ アンテナ
１１０ 電力変換器
２１０ 検波器

Claims (8)

  1. ナノ構造体の第１導電型の半導体と、
    前記第１導電型の半導体の端部でオーミック接合される第１電極と、
    前記第１電極と接続され、前記第１導電型の半導体の側面に設けられる第２電極と、
    前記ナノ構造体の内部の空乏層の拡張を制御する空乏化構成と、
    前記第１導電型の半導体と前記第２電極の界面に配置される第２導電型の半導体膜と、
    を有し、
    前記空乏化構成は、前記第１導電型の半導体と前記第２導電型の半導体膜によって前記第２電極の界面に形成されるｐｎ接合であり、
    前記空乏化構成によって、前記第１導電型の半導体の内部で、キャリアの移動方向と交差する方向に前記空乏層が拡張され、
    前記空乏層は、順方向バイアスの印加により、アノード側からカソード側への前記キャリアの移動方向と交差する方向に拡がる、
    半導体デバイス。
  2. 前記第１導電型の半導体の前記空乏層が拡張される領域の不純物濃度は、１×１０18ｃｍ-3以上である、請求項１に記載の半導体デバイス。
  3. 前記空乏層の幅は、逆方向バイアスの印加により減少し、前記ナノ構造体に前記カソード側から前記アノード側へ前記キャリアが流れる、請求項１または２に記載の半導体デバイス。
  4. ナノ構造体の第１導電型の半導体と、
    前記第１導電型の半導体の端部でオーミック接合される第１電極と、
    前記第１電極と接続され、前記第１導電型の半導体の側面に設けられる第２電極と、
    前記ナノ構造体の内部の空乏層の拡張を制御する空乏化構成と、
    前記第１導電型の半導体と前記第２電極の界面に配置される、前記第１導電型の半導体よりも不純物濃度が低い、またはエネルギーバンドギャップが広い半導体膜と、
    を有し、
    前記空乏化構成は、前記第２電極と前記半導体膜によって形成されるショットキー接合であり、
    前記空乏化構成によって、前記第１導電型の半導体の内部で、キャリアの移動方向と交差する方向に前記空乏層が拡張され、
    前記空乏層は、順方向バイアスの印加により、アノード側からカソード側への前記キャリアの移動方向と交差する方向に拡がる、
    半導体デバイス。
  5. ナノ構造体の第１導電型の半導体と、
    前記第１導電型の半導体の端部でオーミック接合される第１電極と、
    前記第１電極と接続され、前記第１導電型の半導体の側面に設けられる第２電極と、
    前記ナノ構造体の内部の空乏層の拡張を制御する空乏化構成と、
    を有し、
    前記空乏化構成によって、前記第１導電型の半導体の内部で、キャリアの移動方向と交差する方向に前記空乏層が拡張され、
    前記第１導電型の半導体と前記第２電極の界面に配置される第２導電型の半導体膜、
    を有し、
    前記空乏化構成は、前記第１導電型の半導体と前記第２導電型の半導体膜によって前記第２電極の界面に形成されるｐｎ接合である、
    半導体デバイス。
  6. ナノ構造体の第１導電型の半導体と、
    前記第１導電型の半導体の端部でオーミック接合される第１電極と、
    前記第１電極と接続され、前記第１導電型の半導体の側面に設けられる第２電極と、
    前記ナノ構造体の内部の空乏層の拡張を制御する空乏化構成と、
    を有し、
    前記空乏化構成によって、前記第１導電型の半導体の内部で、キャリアの移動方向と交差する方向に前記空乏層が拡張され、
    前記第１導電型の半導体と前記第２電極の界面に配置される、前記第１導電型の半導体よりも不純物濃度が低い、またはエネルギーバンドギャップが広い半導体膜、
    を有し、
    前記空乏化構成は、前記第２電極と前記半導体膜によって形成されるショットキー接合である、
    半導体デバイス。
  7. 請求項１～６のいずれか１項に記載の半導体デバイスと、
    前記半導体デバイスに接続されるアンテナ、
    とを有する無線受信器。
  8. 前記半導体デバイスは検波器または電力変換器である、請求項７に記載の無線受信器。
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