KR101940234B1 - 쇼트키 다이오드 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 쇼트키 다이오드 및 그의 제조방법을 개시한다. 쇼트키 다이오드는, 기판과, 상기 기판 상의 코어와, 상기 코어 상의 금속 층과, 상기 금속 층 및 상기 기판 사이의 상기 코어를 둘러싸고, 상기 코어와 상기 금속 층 사이에 쇼트키 접합을 형성토록 상기 코어의 페르미 에너지 준위를 조절하는 쉘을 포함한다.

Description

쇼트키 다이오드 및 그의 제조방법{schottky diode and manufacturing method of the same}
본 발명은 다이오드 및 그의 제조방법에 관한 것으로, 구체적으로 나노와이어를 이용한 쇼트키 다이오드 및 그의 제조방법에 관한 것이다.
나노와이어는 마이크로(microscopic) 크기와 원자 크기 사이의 중간 크기(mesoscopic size)를 가질 수 있다. 예를 들어, 나노 와이어는 100 nm 이하의 직경을 갖는 막대 모양의 준일차원 구조체이다. 그 중에 반도체 나노와이어는 양자구속(quantum confinement) 및 탄도전송 (ballistic transport) 특성으로 인해 전자소자 및 광소자 분야 등에서 다양한 응용성을 갖고 있다.
나노와이어는 top-down 방법 또는 bottom-up 방법에 의해 형성될 수 있다. top-down 방법은 패턴된 마스크를 기판 상에 형성한 후 건식 또는 습식 식각 공정으로 기판을 에칭(etching)하는 방법이다. bottom-up 방법은 시드(seed) 및 소스 기체를 이용하여 나노와이어를 기판 상에 성장하는 방법이다.
이와 같은 방법으로 제조되는 반도체 나노와이어는 도전성 불순물에 도핑 되어야만 전자 소자로서 동작될 수 있었다. 그러나 반도체 나노와이어 내에서의 도핑 분포가 고르지 않기 때문에 도전성 불순물 도핑 공정은 나노와이어의 특성을 저하시키는 원인으로 지목되고 있다.
예를 들어, 종래의 쇼트키 다이오드의 제조 방법은, 반도체 나노와이어 형성 중 또는 형성 후에 p형 또는 n형의 도전성 불순물의 도핑 공정을 포함할 수 있다. 도전성 불순물은 반도체 나노와이어와 결합되지 않고, 상기 반도체 나노와이어의 표면에서 분리(segregation)되어 쇼트키 다이오드의 성능을 감소시킬 수 있다.
본 발명이 이루고자 하는 과제는 도전성 불순물이 도핑 되지 않는 쇼트키 다이오드 및 그의 제조방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 쇼트키 다이오드는, 기판; 상기 기판 상의 코어; 상기 코어 상의 금속 층; 및 상기 금속 층과 상기 기판 사이의 상기 코어를 둘러싸고, 상기 코어와 상기 금속 층 사이에 쇼트키 접합을 형성토록 상기 코어의 페르미 에너지 준위를 조절하는 쉘을 포함한다.
본 발명의 일 실시 예에 따르면, 상기 코어는 상기 기판에 수직한 방향으로 연장하는 제 1 반도체 나노와이어를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 쉘은 상기 제 1 반도체 나노와이어와 다른 에너지 밴드 갭을 갖고, 상기 제 1 반도체나노와이어와 어긋난 이종접합구조를 형성하는 제 2 반도체 나노와이어를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 제 1 반도체 나노와이어 및 상기 제 2 반도체 나노와이어 각각은 진성 반도체를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 제 2 반도체 나노와이어는 진성 실리콘 나노와이어를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 제 1 반도체 나노와이어는 진성 게르마늄 나노와이어를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 쉘은 상기 제 1 반도체 나노와이어에 대해 표면 페르미 에너지 피닝 효과를 유도하는 제 1 유전 층을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 제 1 유전 층은 금속 산화막을 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 제 1 반도체 나노와이어는 상기 표면 페르미 에너지 피닝 효과에 의해 상기 페르미 에너지 준위가 조절되는 진성 게르마늄 나노와이어 또는 진성 실리콘 나노와이어를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 금속 층과 상기 기판 사이에 배치되어 상기 쉘을 둘러싸는 적어도 하나의 층간 절연 층을 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 층간 절연 층은 상기 쉘의 측벽을 둘러싸는 제 1 절연 층; 및 상기 제 1 절연 층의 측벽을 둘러싸는 제 2 절연 층을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 금속 층은 상기 코어 및 상기 쉘의 상부에서 상기 쉘의 외부 측벽까지 둘러쌀 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 금속 층은, 상기 코어 및 상기 쉘 상의 제 1 금속 층; 및 상기 제 1 금속 층 상의 제 2 금속 층을 포함할 수 있다. 상기 제 1 금속 층은 상기 코어 및 상기 쉘에 대해 상기 쇼트키 접합을 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 코어와 상기 금속 층 사이에 배치된 계면 층을 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 계면 층은 제 2 유전 층을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 쇼트키 다이오드의 제조방법은, 기판 상에 코어를 형성하는 단계; 상기 코어를 둘러싸는 쉘을 형성하는 단계; 및 상기 쉘 및 상기 코어 상에 금속 층을 형성하는 단계를 포함한다. 여기서, 상기 코어는 도전성 불순물의 도핑 없이 상기 쉘에 의해 페르미 에너지 준위가 조절되어 상기 금속 층과 쇼트키 접합을 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 코어는 브이엘에스 성장 방법으로 형성된 진성 게르마늄 나노와이어를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 쉘은 화학기상증착방법 또는 원자층 증착방법으로 형성된 진성 실리콘을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 쉘을 둘러싸는 층간 절연 층을 형성하는 단계를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 쇼트키 다이오드는, 기판 상의 코어와 상기 코어를 둘러싸는 쉘과, 상기 쉘 및 상기 코어 상의 금속 층을 포함할 수 있다. 코어와 쉘은 어긋난 이종접합 구조에 의해 변화되는 페르미 에너지 준위를 가질 수 있다. 페르미 에너지 준위는 코어의 가전자대 또는 전도대 내에 존재할 수 있다. 코어는 도전성 불순물에 도핑되지 않고도 상기 도전성 불순물에 도핑된 것과 같은 효과를 가질 수 있다. 따라서, 금속 층과 코어는 쇼트키 접합을 가질 수 있다.
도 1은 본 발명의 실시 예에 따른 쇼트키 다이오드를 개략적으로 나타낸 단면도이다.
도 2는 코어와 쉘이 분리될 경우에, 제 1 및 제 2에너지 밴드 갭들과, 페르미 에너지 준위들을 나타낸 도면이다.
도 3은 도 1의 코어와 쉘이 접합될 경우의 페르미 에너지 준위를 나타낸 도면이다.
도 4 내지 도 6은 도 1을 근거로 하여 본 발명의 실시 예에 따른 쇼트키 다이오드의 제조방법을 나타내는 공정 단면도들이다.
도 7은 본 발명의 제 1 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 8은 본 발명의 제 2 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 9는 본 발명의 제 3 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 10은 본 발명의 제 4 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 11은 본 발명의 제 5 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
도 1은 본 발명의 실시 예에 따른 쇼트키 다이오드를 개략적으로 보여준다.
도 1을 참조하면, 본 발명의 실시 예에 따른 쇼트키 다이오드는, 기판(10), 코어(20), 쉘(30), 층간 절연 층(40), 및 금속 층(50)을 포함할 수 있다.
기판(10)은 결정 실리콘 웨이퍼 또는 글래스를 포함할 수 있다.
코어(20)는 기판(10) 상에 배치될 수 있다. 코어(20)는 기판(10)에 수직하는 방향으로 연장하는 제 1 반도체 나노 와이어를 포함할 수 있다. 제 1 반도체 나노 와이어는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 일 예에 따르면, 코어(20)는 진성 게르마늄 나노 와이어를 포함할 수 있다. 본 발명은 이에 한정되지 않고 다앙하게 실시 변경될 수 있다. 예를 들어, 코어(20)는 갈륨아세나이드(GaAs), 갈륨나이트라이드(GaN), 또는 인듐인(InP)과 같은 Ⅲ-Ⅴ족의 진성 반도체 나노와이어를 포함할 수 있다.
쉘(30)은 코어(20)의 측벽을 둘러쌀 수 있다. 쉘(30)은 제 2 진성 반도체 나노 와이어를 포함할 수 있다. 제 2 진성 반도체 나노 와이어는 제 1 진성 반도체 나노와이어와 다른 에너지 밴드 갭을 가질 수 있다. 일 예에 따르면, 쉘(30)은 진성 실리콘 나노 와이어를 포함할 수 있다. 본 발명은 이에 한정되지 않고 다앙하게 실시 변경될 수 있다. 예를 들어, 쉘(30)은 코어(20)와 다른 갈륨아세나이드(GaAs), 갈륨나이트라이드(GaN), 또는 인듐인(InP)과 같은 Ⅲ-Ⅴ족의 진성 반도체 나노와이어를 포함할 수 있다.
층간 절연 층(40)은 쉘(30)을 둘러쌀 수 있다. 일 예에 따르면, 층간 절연 층(40)은 유전 층을 포함할 수 있다. 예를 들어, 층간 절연 층(40)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
금속 층(50)은 코어(20), 쉘(30), 및 층간 절연 층(40) 상에 배치될 수 있다. 예를 들어, 금속 층(50)은 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 코발트(Co), 구리(Cu), 철(Fe), 니켈(Ni), 주석(Sn), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 망간(Mg), 또는 납(Pb) 중 적어도 하나를 포함할 수 있다.
금속 층(50)은 코어(20)와 쉘(30)에 각각 접촉(contact)될 수 있다. 금속 층(50)와 코어(20)는 쇼트키 접합(schottky junction)을 가질 수 있다. 쇼트키 접합은 금속 층(50)과 코어(20)의 일함수의 차이에 따른 전압-전류의 정류성(rectification character)을 가질 수 있다. 코어(20)에 정방향의 전압이 인가되면, 상기 코어(20)와 금속 층(50) 사이에 전류가 잘 흐를 수 있다. 반면, 역방향의 전압에 대해 전류가 거의 흐르지 않는다.
금속 층(50)과 코어(20) 각각은 서로 다른 일함수들(work functions)과 페르미 에너지 준위들(Fermi energy levels)을 가질 수 있다. 금속 층(50)과 코어(20)가 접촉(contact)되면, 페르미 에너지 준위들은 동일하게 조절될 수 있다. 반면, 일함수들은 금속 층(50)과 코어(20)의 접합 계면에서 휘어질 수 있다.
쇼트키 접합은 접합 계면에서 페르미 에너지 준위가 코어(20)의 가전자대 아래에 있거나, 전도대 위에 있는 것으로 정의될 수 있다. 페르미 에너지 준위가 코어(20)의 가전자대 아래에 있을 경우, 코어(20)는 p형 반도체와 동일한 효과를 가질 수 있다. 페르미 에너지 준위가 코어(20)의 전도대 위에 있을 경우, 코어(20)는 n형 반도체와 동일한 효과를 가질 수 있다.
코어(20)의 페르미 에너지 준위는 쉘(30)에 의해 조절될 수 있다. 쉘(30)을 이용한 코어(20)의 페르미 에너지 준위의 조절은 도 2 및 도 3에서 설명될 수 있다.
도 2는 코어(20)와 쉘(30)이 분리될 경우, 제 1 및 제 2에너지 밴드 갭들(22, 32)과, 페르미 에너지 준위들(60)을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 코어(20)는 제 1 에너지 밴드 갭(22)을 가질 수 있다. 코어(20)의 페르미 에너지 준위(60)는 제 1 에너지 밴드 갭(22)의 가전자대(valance band)와 전도대(conduction band) 사이에 위치할 수 있다.
쉘(30)은 제 1 에너지 밴드 갭(22)과 다른 제 2 에너지 밴드 갭(32)을 가질 수 있다. 쉘(30)의 페르미 에너지 준위(60)는 제 2 에너지 밴드 갭(32)의 가전자대와 전도대 사이에 위치할 수 있다.
진성 반도체 나노와이어의 경우, 패르미 에너지 준위(60)는 가전자대와 전도대의 중심에 존재(being)할 수 있다. 코어(20)의 페르미 에너지 준위(60)는 제 1 에너지 밴드 갭(22)의 가전자대와 전도대의 중심에 존재(being)할 수 있다. 쉘(30)의 페르미 에너지 준위(60)는 제 2 에너지 밴드 갭(32)의 가전자대와 전도대의 중심에 존재할 수 있다. 그러나, 코어(20)와 쉘(30) 각각의 페르미 에너지 준위(60)는 서로 다를 수 있다.
도 3은 도 1의 코어(20)와 쉘(30)이 접합(coupling)될 경우의 페르미 에너지 준위(60)를 나타낸 도면이다.
도 1 및 도 3을 참조하면, 코어(20)와 쉘(30)은 서로 결합되면, 코어(20)와 쉘(30) 각각의 페르미 에너지 준위(60)는 동일해질 수 있다.
코어(20)와 쉘(30)은 금속학적 결합(metallurgical junction)을 가질 수 있다. 때문에, 코어(20)와 쉘(30) 각각의 가전자대는 서로 연결될 수 있다. 예를 들어, 코어(20)와 쉘(30)의 연속된 가전자대(continuous valance band)를 62로 칭할 수 있다. 또한, 코어(20)와 쉘(30) 각각의 전도대는 연결될 수 있다. 코어(20)와 쉘(30)의 연속된 전도대는 64로 표시될 수 있다. 연속된 가전자대(62)와 연속된 전도대(64)는 제 1 에너지 밴드 갭(22)과 제 2 에너지 밴드 갭(32)을 원래대로 유지할 수 있다.
그럼에도 불구하고, 페르미 에너지 준위(60)는 제 1 에너지 밴드 갭(22)과 제 2 에너지 밴드 갭(32) 내에서 변화될 수 있다. 코어(20)의 페르미 에너지 준위(60)는 쉘(30)에 의해 변화될 수 있다. 따라서, 코어(20)와 쉘(30)은 어긋난 이중접합(staggered heterojunction) 구조를 가질 수 있다.
코어(20)의 페르미 에너지 준위(60)가 가전자대의 최대 에너지 레벨로 이동될 수 있다. 코어(20)는 p형으로 도핑된 것과 동일한 효과를 가질 수 있다. 도시되지는 않았지만, 페르미 에너지 준위(60)가 전도대의 최소 에너지 레벨로 이동되면, 코어(20)는 n형으로 도핑된 것과 동일한 효과를 가질 수 있다. 따라서, 쉘(30)은 코어(20)의 페르미 에너지 준위(60)를 조절할 수 있다.
페르미 에너지 준위(60)의 변화가 더욱 뚜렸해지는 경우, 이종접합의 최종 패르미 에너지가 가전자대 또는 전도대의 내부에 위치할 수 있다. 가전자대 또는 전도대 내부의 전하들은 전자 가스(electron gas) 또는 정공 가스(holes gas)일 수 있다. 도 3의 경우, 페르미 에너지 준위(60)는 제 1 에너지 밴드 갭(22)에서 가전자대(62) 아래에 위치하여 정공 가스가 형성될 수 있다. 따라서, 코어(20)와 금속 층(50)은 정공 가스를 전달할 수 있다.
코어(20)의 페르미 에너지 준위(60)가 가전자대 아래에 있기 때문에 금속 층(50)과 코어(20)는 쇼트키 접합을 가질 수 있다. 쉘(30)은 코어(20)의 페르미 에너지 준위(60)를 가전자대 또는 전도대 내부까지 조절할 수 있다. 따라서, 본 발명의 실시 예에 따른 쇼트키 다이오드는 진성 반도체의 도전성 불순물의 도핑 없는 쇼트키 접합을 가질 수 있다.
이와 같이 구성된 본 발명의 본 발명의 실시 예에 따른 쇼트키 다이오드의 제조방법을 설명하면 다음과 같다.
도 4 내지 도 6은 도 1을 근거로 하여 본 발명의 실시 예에 따른 쇼트키 다이오드의 제조방법을 나타내는 공정 단면도들이다.
도 4를 참조하면, 기판(10) 상에 코어(20)를 형성한다. 코어(20)는 VLS(Vaper-Liquid-Solid) 방법에 의해 형성된 제 1 반도체 나노 와이어를 포함할 수 있다. VLS 방법은 시드(12)와 소스 기체(미도시)를 이용한 코어(20)의 성장 방법이다. 기판(10) 및 상기 기판 상의 시드(12)에 소스 가스가 제공되면, 기판(10)과 시드(12) 사이에 상기 소스 가스가 액상(liquid state)으로 스며들 수 있다. 코어(20)는 고상(solid state)으로 석출(precipitation)될 수 있다. 시드(12)는 금(Au) 또는 백금(Pt)을 포함할 수 있다. 본 발명은 이에 한정되지 않을 수 있다. 코어(20)는 다른 성장 메커니즘으로 형성될 수 있다. 시드(12)는 코어(20)의 후에 건식식각방법 또는 습식식각방법에 의해 제거될 수 있다.
도 3 및 도 5를 참조하면, 코어(20)의 측벽에 쉘(30)을 형성한다. 쉘(30)은 화학기상증착방법 또는 원자층 증착방법에 의해 형성된 제 2 반도체 나노 와이어를 포함할 수 있다. 쉘(30)은 코어(20)의 측벽을 따라 성장될 수 있다. 상술한 바와 같이, 쉘(30)은 코어(20)의 페르미 에너지 준위(60)를 조절할 수 있다. 쉘(30)은 코어(20)의 도전성 불순물 도핑 공정을 제거할 수 있다. 따라서, 코어(20)는 도전성 불순물의 도핑이 없이도 쉘(30)에 의해 p 형 또는 n 형의 도전성을 효과를 가질 수 있다.
도 6을 참조하면, 쉘(30) 주변의 기판(10) 상에 층간 절연 층(40)을 형성한다. 층간 절연 층(40)은 물리기상증착 방법, 화학기상증착 방법, 스핀 코팅, 또는 졸겔 방법에 의해 형성된 유전 층을 포함할 수 있다.
도 1을 다시 참조하면, 코어(20), 쉘(30), 및 층간 절연 층(40) 상에 금속 층(50)을 형성한다. 금속 층(50)은 스퍼터링 방법 또는 열 증착 방법에 의해 형성될 수 있다. 금속 층(50)은 코어(20)와 쇼트키 접합될 수 있다.
도 7은 본 발명의 제 1 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 7을 참조하면, 본 발명의 제 1 응용 예에 따른 쇼트키 다이오드는 코어(20)의 상부에서부터 쉘(30)의 측벽까지 형성된 금속 층(50)을 포함할 수 있다.
층간 절연 층(40)은 코어(20) 및 쉘(30)보다 낮은 높이로 형성될 수 있다. 층간 절연 층(40)은 제조공정의 측면에서 코어(20)와 쉘(30)과 동일한 높이로 형성되기 쉽지 않을 수 있다. 층간 절연 층(40)은 쉘(30)의 측벽 하부에 배치될 수 있다. 쉘(30)의 측벽 상부는 층간 절연 층(40)으로부터 노출될 수 있다. 금속 층(50)은 쉘(30)의 측벽 상부를 덮을 수 있다. 제 1 응용 예는 실시 예에서의 금속 층(50)이 쉘(30)의 측벽까지 연장된 것이다.
도 8은 본 발명의 제 2 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 8을 참조하면, 본 발명의 제 2 응용 예에 따른 쇼트키 다이오드는 제 1 절연 층(42)과, 제 2 절연 층(44)을 구비한 층간 절연 층(40)을 포함할 수 있다.
제 1 절연 층(42)은 쉘(30)의 측벽을 둘러쌀 수 있다. 제 2 절연 층(44)은 제 1 절연 층(42)의 측벽을 둘러쌀 수 있다. 제 1 절연 층(42)과 제 2 절연 층(44)은 코어(20) 및 쉘(30)의 전기 절연 효과를 향상시킬 수 있다. 본 발명은 이에 한정되지 않고 다양하게 실시 변경 가능할 수 있다. 예를 들어, 제 2 절연 층(44)의 측벽에 제 3 절연 층이 더 배치될 수 있다. 제 2 응용 예는 실시 예에서의 층간 절연 층(40)이 제 1 절연 층(42)과 제 2 절연 층(44)으로 구분된 것이다.
도 9는 본 발명의 제 3 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 9를 참조하면, 본 발명의 제 3 응용 예에 따른 쇼트키 다이오드는 제 1 금속 층(52)과, 제 2 금속 층(54)을 구비한 금속 층(50)을 포함할 수 있다.
제 1 금속 층(52)은 코어(20), 쉘(30), 및 층간 절연 층(40) 상에 배치될 수 있다. 제 1 금속 층(52)은 코어(20)에 대해 쇼트키 접합을 형성할 수 있다. 제 2 금속 층(54)은 제 1 금속 층(52) 상에 배치될 수 있다. 제 2 금속 층(54)은 제 1 금속 층(52)에 비해 전도도가 높을 수 있다. 제 3 응용 예는 실시 예에서의 금속 층(50)이 제 1 금속 층(52)과 제 2 금속 층(54)으로 구분된 것이다.
도 10은 본 발명의 제 4 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 10을 참조하면, 본 발명의 제 4 응용 예에 따른 쇼트키 다이오드는 코어(20), 쉘(30), 및 층간 절연 층(40) 상의 계면 층(70)을 포함할 수 있다.
계면 층(70) 상에 금속 층(50)이 배치될 수 있다. 계면 층(70)은 금속 층(50)과 코어(20)의 쇼트키 접합을 유도할 수 있다. 계면 층(70)은 쇼트키 접합의 에너지 장벽을 조절할 수 있다. 계면 층(70)은 유전 층을 포함할 수 있다. 계면 층(70)은 약 수 나노미터 또는 수십 나노미터의 두께를 가질 수 있다. 제 4 응용 예는 실시 예에서의 금속 층(50)과 코어(20) 사이의 계면 층(70)을 더 포함한 것이다.
도 11은 본 발명의 제 5 응용 예에 따른 쇼트키 다이오드를 나타내는 단면도이다.
도 3 및 도 11을 참조하면, 본 발명의 제 5 응용 예에 따른 쇼트키 다이오드는 코어(20)을 둘러싸는 유전 층의 쉘(30)을 포함할 수 있다.
유전 층의 쉘(30)은 코어(20)에 대해 표면 피닝(surface pinning) 효과 또는 페르미 에너지 피닝 효과를 유도하여 상기 코어(20)의 페르미 에너지 준위(60)를 연속된 전도대(64) 또는 연속된 가전자대(62)의 내부로 이동시킬 수 있다. 코어(20)는 도전성 불순물로 도핑된 효과를 가질 수 있다. 제 5 응용 예는 실시 예에서의 쉘(30)이 유전 층인 것이다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 12: 시드
20: 코어 30: 쉘
40: 층간 절연 층 42: 제 1 절연 층
44: 제 2 절연 층 50: 금속 층
52: 제 1 금속 층 54: 제 2 금속 층
60: 페르미 에너지 준위 62: 연속된 가전자대
64: 연속된 전도대 70: 계면 층

Claims (19)

  1. 기판;
    상기 기판 상의 코어;
    상기 코어 상의 금속 층; 및
    상기 금속 층과 상기 기판 사이의 상기 코어를 둘러싸고, 상기 코어와 상기 금속 층 사이에 쇼트키 접합을 형성토록 상기 코어의 페르미 에너지 준위를 조절하는 쉘을 포함하되,
    상기 코어는 상기 기판 상에 배치되는 제 1 반도체 나노와이어를 포함하되,
    상기 쉘은 상기 제 1 반도체 나노와이어와 다른 에너지 밴드 갭을 갖고, 상기 제 1 반도체나노와이어와 이종접합구조를 형성하는 제 2 반도체 나노와이어를 포함하는 쇼트키 다이오드.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 반도체 나노와이어 및 상기 제 2 반도체 나노와이어 각각은 진성 반도체를 포함하는 쇼트키 다이오드.
  5. 제 1 항에 있어서,
    제 2 반도체 나노와이어는 진성 실리콘 나노와이어를 포함하는 쇼트키 다이오드.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 나노와이어는 진성 게르마늄 나노와이어를 포함하는 쇼트키 다이오드.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 금속 층과 상기 기판 사이에 배치되어 상기 쉘을 둘러싸는 적어도 하나의 층간 절연 층을 더 포함하는 쇼트키 다이오드.
  11. 제 10 항에 있어서,
    상기 층간 절연 층은 상기 쉘의 측벽을 둘러싸는 제 1 절연 층; 및
    상기 제 1 절연 층의 측벽을 둘러싸는 제 2 절연 층을 포함하는 쇼트키 다이오드.
  12. 제 1 항에 있어서,
    상기 금속 층은 상기 코어 및 상기 쉘의 상부에서 상기 쉘의 외부 측벽까지 둘러싸는 쇼트키 다이오드.
  13. 제 1 항에 있어서,
    상기 금속 층은,
    상기 코어 및 상기 쉘 상의 제 1 금속 층; 및
    상기 제 1 금속 층 상의 제 2 금속 층을 포함하되,
    상기 제 1 금속 층은 상기 코어 및 상기 쉘에 대해 상기 쇼트키 접합을 형성하는 쇼트키 다이오드.
  14. 제 1 항에 있어서,
    상기 코어와 상기 금속 층 사이에 배치된 계면 층을 더 포함하는 쇼트키 다이오드.
  15. 제 14 항에 있어서,
    상기 계면 층은 제 2 유전 층을 포함하는 쇼트키 다이오드.
  16. 기판 상에 코어를 형성하는 단계;
    상기 코어를 둘러싸는 쉘을 형성하는 단계; 및
    상기 쉘 및 상기 코어 상에 금속 층을 형성하는 단계를 포함하되,
    상기 코어는 도전성 불순물의 도핑 없이 상기 쉘에 의해 페르미 에너지 준위가 조절되어 상기 금속 층과 쇼트키 접합을 형성하되,
    상기 코어는 상기 기판 상에 형성된 제 1 반도체 나노와이어를 포함하되,
    상기 쉘은 상기 제 1 반도체 나노와이어와 다른 에너지 밴드 갭을 갖고, 상기 제 1 반도체나노와이어와 이종접합구조를 형성하는 제 2 반도체 나노와이어를 포함하는 쇼트키 다이오드의 제조방법.
  17. 제 16 항에 있어서,
    상기 코어는 브이엘에스 성장 방법으로 형성된 진성 게르마늄 나노와이어를 포함하는 쇼트키 다이오드의 제조방법.
  18. 제 16 항에 있어서,
    상기 쉘은 화학기상증착방법 또는 원자층 증착방법으로 형성된 진성 실리콘을 포함하는 쇼트키 다이오드의 제조방법.
  19. 제 16 항에 있어서,
    상기 쉘을 둘러싸는 층간 절연 층을 형성하는 단계를 더 포함하는 쇼트키 다이오드의 제조방법.

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