JP5453406B2 - ナノ構造のｍｏｓコンデンサ - Google Patents

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Description

本発明は、ＭＯＳ（金属−酸化物−半導体）コンデンサに関し、特に、可変静電容量を有するコンデンサに関する。
ＭＯＳコンデンサは、集積回路のための基本的なビルディングブロックの１つであり、例えば、電圧制御された発振器で頻繁に使用されている。広い変調範囲は、しばしば好ましいものである。このことは、電圧制御された発振器で発信器のための同調範囲を増加させる。
図１は、中間の誘電体層（Ｄ）を有する半導体基板（Ｓ）上に配置されたゲート電極（Ｅ）を含む先行技術のＭＯＳコンデンサを概略的に例示する。半導体本体は、基板（Ｓ）の反対側上の本体電極（Ｂ）に電気的に接続されている。ゲート電極に（Ｅ）に適切な電圧が印加されると、空乏領域（Ａ）が半導体基板（Ｓ）中に形成される。
ＭＯＳコンデンサにおいて、一般的に蓄積静電容量（accumulation capacitance）と呼ばれる最大静電容量は、中間の誘電体層の厚さと誘電率によって調整される。一般的に空乏静電容量（depletion capacitance）と呼ばれる最小静電容量は、半導体基板のドーピングによって調整され、空乏領域の長さに依存する。コンデンサに対するバイアスを変更することによって、静電容量は、最大値と最小値の間で変更され得る。慣用のＭＯＳコンデンサは、静電容量変調範囲に固有限界を持っており、空乏静電容量はかなり高い。
発明の概要
先行技術から考えて、本発明の１つの目的は、広範囲の静電容量の調節と低い空乏静電容量を有するＭＯＳコンデンサに提供することである。このことは、添付の特許請求の範囲と一致する、ナノ構造のＭＯＳコンデンサおよびナノ構造のＭＯＳコンデンサを使用することによって電子回路中の静電容量を変更する方法によって達成される。
本発明のナノ構造のＭＯＳコンデンサは、電気的に第１電極に接続されたナノワイヤと、オプションにナノワイヤの少なくとも一部を被覆する誘電体層と、誘電体層の少なくとも一部を被覆するゲート電極とを含む。ナノワイヤの少なくとも一部と第１電極は、上記の半導体本体と本体電極としてそれぞれ機能する。ゲート電極は、長さＬのナノワイヤを有するゲート化された一部を形成するために誘電体層の少なくとも一部の周囲に配置された少なくとも第１の半径方向の層であり、誘電体層は、ナノワイヤの少なくとも一部に沿ってナノワイヤの周囲に配置された少なくとの第２の半径方向層である。
本発明のナノ構造のＭＯＳコンデンサの１つの実施例では、ゲート化される部分の全ナノワイヤ断面は、予め決められた電圧がゲート電極に印加されると、完全に空乏となるように適合されている。
好ましくは、ナノワイヤ２の幅は、４Ｌであり、好ましくは０．４Ｌ未満であり、より好ましくは０．１Ｌ未満である。
好ましくは、ナノワイヤ２の幅は、１００μｍ未満であり、好ましくは６０μｍ未満であり、より好ましくは、２０μｍ未満である。
本発明の他の実施例では、ナノ構造のＭＯＳコンデンサは、静電容量と、電圧制御された発振器デバイスと、およびサンプル及びホールド回路デバイスを変動させるための電子回路中で使用される。
本発明により、増加された静電容量調節範囲を有するＭＯＳコンデンサを提供することが可能である。
これは、先行技術のＭＯＳの静電容量と比較して比較的低い空乏静電容量を有するＭＯＳコンデンサを提供する本発明の更なる利点である。
本発明の実施例は、特許請求の範囲の従属項で画定される。添付図面と特許請求の範囲に関連して考えられているとき、本発明の他の目的、利点と新規な特徴は、以下の発明の詳細な説明から明らかになるであろう。
本発明の好適な実施例は、添付図面を参照して以下に説明される。
先行技術のＭＯＳコンデンサの概略的な断面図である。 本発明の１つの実施例のナノ構造のＭＯＳコンデンサの概略的な断面図である。 本発明の別の実施例のピラミッド状を有するナノ構造のＭＯＳコンデンサの概略断面図である。 、 、 、 本発明の１つの実施例とＣ（Ｖ）測定値の実験結果を概略的に例示する図である。 （ａ）は、図４ｄのＣ（Ｖ）データセットの理論上の適合を概略的に例示する図であり、（ｂ）〜（ｄ）は、３つの異なるバイアスにおけるバンド曲がりと電子密度を概略的に例示する図である。 本発明の電圧制御された発振器デバイスの１つの実施例の回路図である。 本発明のサンプル及びホールド回路の１つの実施例の回路図である。 本発明の１つの実施例の電子回路中の静電容量を変動させるための方法を概略的に示す図である。 本発明のナノ構造のショットキーダイオードを概略的に示す図である。
本発明は、ナノ構造のＭＯＳコンデンサを形成するためにナノワイヤを使用することに基づいている。
ナノワイヤは、その直径がナノメートルの寸法である通常は、一次元のナノ構造として解釈されている。用語としてナノワイヤは、横方向サイズがナノスケールであるが、縦方向のサイズは自由である。また、そのような一次元のナノ構造は、一般的に、ナノウィスカ−、一次元のナノ素子、ナノロッド、ナノチューブなどと呼ばれている。一般に、ナノワイヤは、それぞれそれの寸法が３００ｎｍ未満である少なくとも２つの寸法を有するものとと考えられている。しかしながら、ナノワイヤは、最大約１μｍの直径あるいは幅を持ち得る。ナノワイヤの一次元の性質は、ユニークな物理的、光学的、および、電子的性質を提供する。これらの特性は、例えば、量子力学的効果を利用するデバイスを形成するために、または、大きな格子の不整合により通常は結合されることができない組成的に異なる材質のヘテロ構造を形成するために使用することができる。１つの例は、低減された格子エッチング拘束（constrain）を有する半導体物質の統合でありＳi基板などの多くの半導体基板上にIII−Ｖ構造の成長を可能する。用語ナノワイヤとして、一次元の性質は、しばしば細長い形状と関連している。しかしながら、ナノワイヤは、細長い形状を持たない特異的性質の利益を得ることもできる。一例として、細長くないナノワイヤは、更なる処理工程のための欠陥の無いテンプレートを提供するために、または、基板物質と別の物質とのリンクを形成するために、比較的大きな欠陥密度を有する基板物質上に形成され得る。したがって、本発明は、ナノワイヤの細長い形状に限定されない。ナノワイヤは、様々な断面形状を持つかもしれないので、直径は、有効直径を呼ぶことを意図する。
図２は、電気的に第１の電極２１に接続された半導体のナノワイヤ２と、誘電体層５と、ゲート電極４とを含む本発明のナノ構造のＭＯＳコンデンサの１つの実施例を概略的に図示する。ナノワイヤ２は、好ましくは基板１２から突き出ている。ゲート電極４は、誘電体層５の少なくとも一部の周囲に、すなわち、ナノワイヤ２のゲート化される部分７を形成するために、ラップゲート構成物中に配置された少なくとも第１の半径方向の層によって形成されている。誘電体層５は、ナノワイヤ２の少なくとも一部に沿ってナノワイヤ２の周囲に配置された少なくとも第２の半径方向の層によって形成されている。ゲート化される部分７とゲート電極は、原則として上記説明した半導体本体と本体電極にそれぞれ対応していることを理解すべきである。一例として、図２に示すように、誘電体層５は、ナノワイヤ２を完全に取り囲んでいて、ゲート電極４は、誘電体層５を完全に被覆している。オプションに、絶縁層１４は、基板１２からゲート電極４を電気的に分離するために、ナノワイヤ２のベース部分を取り囲んでいる。
図２を参照すると、本発明のナノ構造のＭＯＳコンデンサの１つの実施例において、ゲート化される部分７の全ナノワイヤ２断面は、予め決められた電圧がゲート電極４に印加されると、完全に空乏化されるように適合されている。一例として、この実施例のナノ構造のＭＯＳコンデンサは、半径Ｒまたは幅Ｗ（Ｗ＝２Ｒ）とゲート化される部分７の長さＬを有する円筒状を有するナノワイヤ２を含む。そのような円筒状ナノ構造のＭＯＳコンデンサの静電容量は、蓄積モードにおいて、ナノワイヤ２のゲート化される部分の全表面積２πＲＬ（πＷＬ）によって決定されるが、静電容量は、空乏モードにおいて、ナノワイヤの横断面積πＲ2（πＲ2／４）によって決定される。本発明は、円筒状ナノワイヤ形状に限定されず、したがって、静電容量の決定領域は、上記の式とは異なって画定されるかもしれない。しかしながら、特定の形状によらず、本発明は、ナノワイヤ技術により、コンデンサが空乏モードあるいは蓄積モードで作動しているかに依存する異なる静電容量決定領域を持つ可能性に基づいている。
蓄積モードと空乏モードは、ゲート電極４に印加される電圧のしきい値によって決定される。ナノワイヤ２がｐ型物質で作られている場合には、ナノワイヤ２のゲート化される部分７は、第１の予め決められたしきい値レベルよりも高い電圧がゲート電極４に印加される場合に、完全に空乏化されるように適合されている。一方、ナノワイヤ２がｎ型物質で作られている場合には、ナノワイヤ２のゲート化される部分７は、第２の予め決められたしきい値レベルよりも低い電圧がゲート電極４に印加される場合に、完全に空乏化されるように適合されている。
本発明のデバイス領域における変化は、蓄積モードから空乏モードに変化するとき、ＭＯＳコンデンサの調整能力を改善する。基本的に、空乏静電容量は、ゼロに近づき得る。このことは、ナノワイヤ２の幾何学的形状のユニークな特徴であり、図１を参照して説明されるように、慣用のＭＯＳコンデンサでは可能でない。ここで、蓄積静電容量と空乏静電容量の両方は、本質的には同じ領域で決定される、すなわち、有効デバイス領域は、本質的に一定である。
円筒状ナノワイヤ２を含む本発明の１つの実施例のナノ構造のＭＯＳコンデンサに対して、静電容量は、静電容量決定領域を変更するとき、ナノワイヤ２の幅がナノワイヤ２のゲート化される部分７の長さの４倍未満であれば減少する。好ましくは、ナノワイヤ２の幅は０.４Ｌ未満であり、さらに好ましくは、ナノワイヤの幅は、O.１Ｌ未満である。幅長さ比（Ｗ／Ｌ）の減少は、蓄積モードから空乏モードに変化するとき、静電容量における増加した変化を与える。ナノワイヤ２の完全な空乏を確立するために、および低い空乏静電容量に提供するために、ナノワイヤの幅または半径は、小さくあるべきである。ナノワイヤ２の半径Ｒは、好ましくは５０μｍ未満であり、より好ましくは３０μｍ未満であり、より好ましくは１０μｍ未満であり、すなわち、幅は、１００μｍ未満であり、好ましくは６０未満であり、より好ましくは２０μｍ未満である。
当業者によって理解されるように、ナノワイヤは平行で容易に処理され、したがって、ナノ構造のＭＯＳコンデンサのアレイは、共通基板上に製造することができる。ナノ構造のＭＯＳコンデンサデバイスの予め決められた静電容量は、例えば、並列のアレイの、または、直列のアレイのナノワイヤの少なくとも１つのグループに接続することによって、得ることができる。静電容量を変える別の可能性は、寸法、すなわち、ナノワイヤ２の長さと厚さを変えるか、または、誘電体層の組成物あるいは厚さを変えることである。
図３を参照すると、本発明の１つの実施例では、ナノ構造のＭＯＳコンデンサは、基板１２から絶縁性成長マスク１４中のホールを通って突き出ている半導体ナノワイヤ２を含む。ナノワイヤ２の成長の間、成長条件は、ピラミッド形状を有する成長マスク１４の上方にナノワイヤ２の上部部分を提供するように適合されている。ゲート電極４と中間の誘電体層５は、適切な電圧がゲート電極４に印加された場合に、空乏領域７の生成を可能するように、上部部分、すなわち、ナノワイヤ２のゲート化される部分を取り囲んでいる。
図４ａ−ｃは、本発明のナノ構造のＭＯＳコンデンサの１つの実施例を示す。図４ａのＳＥＭ（走査電子顕微鏡）写真のように、ナノワイヤアレイは、化学的ビームエピタクシ（ＣＢＥ）システムの自己形成成長（self-assembled growth）で得られるが、本発明はこの成長技術に限定されない。当業者が理解できるように、ナノワイヤは、金属有機化学蒸着法（ＭＯＣＶＤ）、蒸気−液体−固体プロセス（Ｖapour-Ｌiquid-Solid）、分子線エピタキシー（ＭＢＥ）または同様の方法を使用して製造することができる。ナノワイヤの形成は、ドーピングされたＩｎＡｓ（１１１）Ｂ基板上に堆積された金微粒子によって誘導された。ナノワイヤ寸法に対してナノ構造のＭＯＳコンデンサのＣＶ（変動係数）性能の研究を行う目的のために、複数のアレイが、様々なナノ粒子サイズを使用して平行で確立された。２３.０ｎｍ、２５.０ｎｍ、２６.５ｎｍ、２８.５ｎｍ、および３０.０ｎｍの平均ナノワイヤ半径を有する、１５の名目上は同じナノワイヤアレイの５つの異なるグループがそれぞれ作られた。ナノワイヤ２の周辺表面の一部に沿って少なくとも取り囲こむ誘電層５を形成するために、原子層堆積（２５０℃で１２５サイクル）によって約１０ｎｍの厚さを有する形状が一致するＨｆＯ2によって最初に絶縁された。ゲート電極４は、約２０ｎｍの公称厚さを有するＣｒ/Ａｕ二層スパッタリングによって形成された。ナノワイヤの静電容量と、例えば、接触パッドと基板との間の平行板コンデンサから生じるデバイスの漂遊容量との間の比率を増加させるために、約１μｍの厚さを有するシップリーからＳ１８１３の高分子フィルムがリフティング層１５として堆積された。ゲート化されたナノワイヤの長さＬは、平均６８０ｎｍであった。単一デバイスは、３０〜４５μｍ2のゲートパッドの紫外線リゾグラフィと金属エッチングによって画定された。図４ｄで例示されるように、このＭＯＳコンデンサデバイスの静電容量は、バックグラウンドの静電容量、すなわち、ナノワイヤなしにむき出しのパッドの静電容量に到達すること、および本質的に空乏静電容量がないことが実験的に示された。図４ｄのダイヤグラムの実験結果は、２０ＭＨｚの周波数で２６.５ｎｍナノワイヤ上で−３Ｖ〜＋３ＶのＣ（Ｖ）スキャンによって得られた。
誘電体層５とゲート電極４は、ナノワイヤ２の一部だけまたはナノワイヤ２の全長を取り囲んでいるかもしれない。本発明のナノ構造のコンデンサの１つの実施例では、ナノワイヤは、絶縁性成長マスク１４のホールを通って突き出ている。誘電体層５とゲート電極４は、ナノワイヤ２の長さに沿って延びていて、その周辺表面を囲んでいるが、電気接続に対してフリーな端部部分を残す。
図５ａは、図４ａ−ｃのナノ構造のＭＯＳコンデンサのナノワイヤ中の３つの異なる電荷キャリア密度Ｎｄ＝１．０ｘ１０18ｃｍ-3、Ｎｄ＝２．０ｘ１０18ｃｍ-3、Ｎｄ＝４．０ｘ１０18ｃｍ-3を用いて、例示的に、図４ｄのＣ（Ｖ）データセットの理論的な適合性を例示している。図５ｂ−ｄは、図５ａに示されるようなＮｄ＝２．０ｘ１０18ｃｍ-3に対するラインにそって３つの異なるポイントＢ、Ｃ、Ｄで、概略的にバンドの曲がりと電気密度を示している。３つの異なるポイントＢ、Ｃ、Ｄは、蓄積（accumulation）、フラットバンド、空乏（depletion）条件に対応する。理論上の適合性は、E.Gnani他のＳolid Stare Elecronics,50,709(2006)とL.Wang他のSolid-State Electronics,50,1732(2006)に記載されたものと同様のポアソン−シュレジンガーコードに基づいて静電容量の計算に基づいている。
本発明の１つの実施例は、可変静電容量を提供するためのナノ構造のＭＯＳトランジスタを含む配電回路を提供する。
図６を参照すると、本発明の電圧制御された発振器デバイスは、本発明のナノ構造のＭＯＳコンデンサを含む。ナノ構造のＭＯＳコンデンサは、誘電体層５の少なくとも一部を取り囲む誘電体層５とゲート電極４によって少なくとも部分的に取り囲まれたナノワイヤ２を含む。好ましくは、ナノワイヤ２は、基板１２から突き出ている。電圧制御された発振器デバイスは、図６の回路ダイアグラム中に例示されるように設計されてもよいが、他の実施も可能である。電圧制御された発振器デバイスを持つ１つの利点は、電圧制御された発振器デバイスが非常に低い空乏静電容量を持っているコンデンサを含むことである。したがって、高められた周波数変調を得ることができる。
図７を参照して、本発明のサンプルホールド回路デバイスは、本発明のナノ構造のＭＯＳコンデンサを含む。ナノ構造のＭＯＳコンデンサは、誘電体層５の少なくとも一部を取り囲こむ誘電体層５とゲート電極４によって少なくとも一部が取り囲まれているナノワイヤ２を含む。好ましくは、ナノワイヤ２は、基板１２から突き出ている。サンプルホールド回路デバイスは、図６の回路ダイヤグラムで設計されてもよいが、他の実施も可能である。サンプル及びホールド回路デバイスを持つ１つの利点は、サンプルホールド回路デバイスが非常に低い空乏静電容量を持っているコンデンサを含むことである。したがって、高められた周波数変調を得ることができる。したがって、そのようなデバイスの解像度を高めることができる。
図８を参照すると、基板１２から突き出ているナノワイヤ２と、ナノワイヤ２の少なくとも一部に沿ってナノワイヤ２の周りに配置された少なくとも第２の層によって形成された誘電体層５と、本発明のナノワイヤ２のゲート化される部分７を形成するために誘電体層５の少なくとも一部の周りに配置された第１の半径方向の層によって形成されたゲート電極４と、を含むナノ構造のＭＯＳコンデンサを使用することによって電子回路中に可変静電容量を供給する方法は、ナノワイヤ２のゲート化される部分７を完全に空乏にするために、ゲート電極４に第１の予め決められた電圧を印加する工程１０１を含む。
本方法は、好ましくはさらに、蓄積モードを達成するために第２の予め決められた電圧をゲート電極４に印加する工程を含む。ゲート電極４に印加される電圧を変えることによって、静電容量を変動することができ、１つの実施例では、本方法は、蓄積モードと空乏モードの間で変わる工程１０３を含む。上記説明されたように、静電容量は、コンデンサが、ナノ構造のＭＯＳコンデンサを適切な寸法にすることよって空乏モードまたは蓄積モードで作動するかに依存する異なる静電容量−決定範囲によって画定されるかもしれない。
本発明は、単一ナノワイヤに対して記載されているが、多量（数百万）のナノワイヤが同じ様式のコンデンサとしてまとめて使用し得ることが理解できる。
ナノ構造のＭＯＳコンデンサの基板のための適切な物質は、Ｓｉ、ＧａＡｓ、ＧａＰ、ＧａＰ：Ｚｎ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＧａＮ、Ａｌ2Ｏ3、ＳｉＣ、Ｇｅ、ＧａＳｂ、ＺｎＯ、ＩｎＳｂ、ＳＯＩ（silicon-on-insulator）、ＣｄＳ、ＺｎＳｅ、ＣｄＴｅを含むが、これらに限定されるものではない。ナノワイヤのための適切な物質は、ＧａＡｓ、ＩｎＡｓ、Ｇｅ、ＺｎＯ、ＩｎＮ、ＧａＩｎＮ、ＧａＮ、ＡｌＧａＩｎＮ、ＢＮ、ＩｎＰ、ＩｎＡｓＰ、ＧａＩｎＰ、ＩｎＧａＰ：Ｚｎ、ＧａＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｌＩｎＡｓＰ、ＧａＩｎＳｂ、ＩｎＳｂ、ＳｉなどのＩＶ、ＩＩＩ−Ｖ、ＩＩ−ＶＩ半導体を含むが、これらに限定されるものではない。可能なドナードーパントは、Ｓｉ、Ｓｎ、Ｔｅ、Ｓｅ、Ｓを含み、可能なアクセプタードーパントは、Ｚｎ、Ｆｅ、Ｍｇ、Ｂｅ、Ｃｄを含むが、これらに限定されるものではない。
本発明は、ナノ構造のＭＯＳコンデンサの用語で記載されているが、異なる静電容量を決定する領域の間で切り換えるという上記説明した効果は、ショットキーダイオードなどの他の半導体デバイスに対しても利用することができることを理解すべきである。原則として、ショットキーダイオードは、ＭＯＳコンデンサとして機能する。本発明の１つの実施例のナノ構造のショットキーダイオードは、半導体ナノワイヤ２、または、半導体基板１２またはオプションに半導体基板１２上のバッファ層から突き出ている半導体ナノワイヤを含む。少なくともナノワイヤの一部は、ナノワイヤのゲート化される部分を画定する金属接触部２４によって取り囲まれており、それにより、金属接触部２４と半導体ナノワイヤ２との間の合流点がショットキー障壁を形成する。金属接触部と第１の電極２１は、バッファ層および/または基板を介してナノワイヤに接続されるか、または、金属接触部によって取り囲まれていないナノワイヤの一部を取り囲むラップ接触を介してナノワイヤに接続され、２端子デバイスを形成する。ナノワイヤの幾何学的形状は、デバイス中でのほぼ欠陥フリー物質の形成と高充填密度を可能にする。特に、ショットキーダイオードのための好ましい物質であるＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＳｉＣなどの広バンドギャップを持つ半導体を使用することができる。Ｓｉ（シリコン）ダイオードと比べると、これらの物質は、破壊電圧、下側の漏洩電流、高温安定性、速い逆回復時間、および抵抗の正温度係数に関して、より高い性能を提供する。金属接触部に対する適切な物質は、Ｍｇ，Ｈｆ，Ａｇ，Ｗ，Ａｕ，ＰｄまたはＰｔのうちの１つまたはそれ以上を含む金属物質である。ＧａＮ，ＩｎＮ，ＩｎＧａＮ，ＩｎＰ，ＧａＡｓまたはＧａＰを含むＩＩＩ−Ｖ物質であるバッファ層は、上記記載された他の実施例のためにも使用することができる。
当業者によって理解されるように、誘電体層５は、酸化物以外の他の物質を含むかもしれないが、用語ＭＯＳ（金属−酸化物−半導体）は、誘電物質が酸化物であることを示す。誘電体層は、上記に開示されたようにＨｆＯ2で作られるかもしれないが、例えば、Ａｌ2Ｏ3，ＺｒＯ2、Ｓｉ3Ｎ4，Ｇａ2Ｏ3などの他の誘電物質を使用することもできる。
本発明は、現在、最も実用的であり好適な実施例であると考えられているものと関連して記載されたが、本発明は、開示された実施例に制限されることはなく、その反対に、色々な変形と付属の特許請求の範囲内の同等物を含むことが意図されていることを理解すべきである。

Claims (12)

  1. ナノ構造のＭＯＳコンデンサであって、
    基板（１２）から突き出ているナノワイヤ（２）と、
    前記ナノワイヤ（２）のゲート化される部分（７）を形成するために、前記ナノワイヤ（２）の少なくとも一部の周囲に配置される第１の半径方向の層によって形成されるゲート電極（４）と、
    を含み、
    前記ナノワイヤ（２）の前記ゲート化される部分（７）は、第１の予め決められた電圧が前記ゲート電極（４）に印加される場合に、完全に空乏にされるように構成され、
    前記ＭＯＳコンデンサは、蓄積モードと空乏モードにおいて、それぞれＷＬとＷ 2 に比例する静電容量を有する、
    ことを特徴とするナノ構造のＭＯＳコンデンサ。
  2. 前記ナノワイヤ（２）の少なくとも一部に沿って前記ナノワイヤ（２）の周囲に配置される少なくとも第２の半径方向の層によって形成される誘電体層（５）をさらに含むことを特徴とする請求項１に記載のナノ構造のＭＯＳコンデンサ。
  3. 前記ナノワイヤ（２）の前記ゲート化される部分（７）は、長さＬと幅Ｗとを有し、前記幅Ｗが４Ｌ未満であり、好ましくは、０．４Ｌ未満であり、より好ましくは、０．１Ｌ未満であることを特徴とする請求項１または請求項２に記載のナノ構造のＭＯＳコンデンサ。
  4. Ｗは、１００μｍ未満であり、好ましくは６０μｍ未満であり、より好ましくは２０μｍ未満であることを特徴とする請求項３に記載のナノ構造のＭＯＳコンデンサ。
  5. 前記ゲート電極は、金属接触部（２４）であり、前記金属接触部と前記ナノワイヤ（２）とがショットキー障壁を形成することを特徴とする請求項１に記載のナノ構造のＭＯＳコンデンサ。
  6. 請求項１乃至請求項４のいずれか１項に記載のナノ構造のＭＯＳコンデンサを可変静電容量を提供するために含む電子回路。
  7. 請求項１乃至請求項４のいずれか１項に記載のナノ構造のＭＯＳコンデンサを含む電圧制御の発振器デバイス。
  8. 請求項１乃至請求項４のいずれか１項に記載のナノ構造のＭＯＳコンデンサを含むサンプルホールド回路デバイス。
  9. ナノ構造のＭＯＳコンデンサを使用して電子回路中に可変静電容量を提供する方法であって、
    前記ナノ構造のＭＯＳコンデンサは、
    基板（１２）から突き出ているナノワイヤ（２）と、
    前記ナノワイヤ（２）の少なくとも一部に沿って前記ナノワイヤ（２）の周囲に配置された少なくとも第２の半径方向の層によって形成される誘電体層（５）と、
    前記ナノワイヤ（２）のゲート化される部分（７）を画定する誘電体層（５）の少なくとも一部の周囲に配置される第１の半径方向の層によって形成されるゲート電極（４）と、を有し、
    第１の予め決められた電圧を前記ゲート電極（４）に印加して、前記ナノワイヤ（２）のゲート化される部分（７）を完全に空乏にする工程（１０１）を有することを特徴とする方法。
  10. 前記ゲート電極（４）に第２の予め決められた電圧を印加して蓄積モードにする工程（１０２）をさらに有することを特徴とする請求項９に記載の方法。
  11. 蓄積モードと空乏モードを変更する工程（１０３）をさらに有し、
    前記可変静電容量は、前記ナノ構造のＭＯＳコンデンサが前記空乏モードで作動しているか、または、前記蓄積モードで作動しているかに依存する、異なる静電容量決定領域によって画定されることを特徴とする請求項１０に記載の方法。
  12. 前記ナノワイヤ（２）の前記ゲート化される部分（７）は、長さＬと幅Ｗとを有し、前記ナノ構造のＭＯＳコンデンサは、蓄積モードと空乏モードにおいてそれぞれＷＬおよびＷ2に比例する静電容量を有することを特徴とする請求項１０に記載の方法。
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