KR20110018437A - 나노구조 ｍｏｓ 커패시터 - Google Patents

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KR20110018437A
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라르스-에릭 베르네르손
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큐나노 에이비
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Abstract

본 발명은 유전체 층(5)에 의해 적어도 부분적으로 둘러싸인 나노와이어(2) 및 유전체 층(5)의 적어도 일부를 둘러싸는 게이트 전극(4)을 포함하는 나노구조 MOS 커패시터를 제공한다. 바람직하게도 나노와이어(2)는 기판(12)으로부터 도출한다. 게이트 전극(4)은 제 1 미리 결정된 전압이 게이트 전극(4)에 인가될 때 완전히 공핍되도록 할 수 있는 나노와이어(2)의 게이팅된 부분(7)을 규정한다. 그와 같은 나노구조 MOS 커패시터를 사용함으로써 전자 회로에 가변 커패시턴스를 제공하기 위한 방법이 또한 제공된다. 본 발명으로 인해, 증가된 커패시턴스 변조 범위를 갖는 MOS 커패시터를 제공하는 것이 가능하다. 본 발명의 부가적인 이점은 종래의 MOS 커패시턴스들에 비해 상대적으로 낮은 공핍 커패시턴스를 갖는 MOS 커패시터를 제공하는 것이다.

Description

나노구조 ＭＯＳ 커패시터{NANOSTRUCTURED MOS CAPACITOR}
본 발명은 MOS(metal-oxide-semiconductor) 커패시터들에 관한 것으로서 특히 가변 커패시턴스를 갖는 커패시터들에 관한 것이다.
MOS 커패시터들은 집적 회로들에 대한 기본 구조 블록들 중 하나이고 이것들은 흔히 예를 들어 전압 제어 발진기(oscillator)들에 사용된다. 광범위한 변조가 흔히 선호된다. 전압 제어 발진기들에서 이는 오실레이터에 대한 튜닝(tuning) 범위를 증가시킨다.
도 1은 중간 유전체 층(D)을 구비한 반도체 기판(S) 상에 배열되는 게이트 전극(gate electrode)(E)을 포함하는 종래 기술의 MOS 커패시터를 도시한다. 반도체 몸체는 기판(S)의 반대 측에 있는 보디 전극(body electrode)(B)에 전기적으로 접속된다. 적절한 전압이 게이트 전극(E)에 인가되면, 공핍 영역(depletion region)(A)이 반도체 기판(S)에 형성된다.
MOS 커패시터에서, 흔히 누적 커패시턴스(accumulation capacitance)로 칭해지는 최대 커패시턴스는 두께 및 중간 유전체 층의 유전율(permitivity)에 의해 설정되고, 반면에 흔히 공핍 커패시턴스라 칭해지는 최소 커패시턴스는 반도체 기판의 도핑(doping)에 의해 설정되고 공핍 여역의 길이에 좌우된다. 커패시터에 대한 바이어스(bias)를 변경함으로써, 커패시턴스는 최대 및 최소값 사이에서 변경될 수 있다. 종래의 MOS 커패시터들은 커패시턴스 변조 범위에서 고유 한계를 갖고 공핍 커패시턴스가 상당히 높다.
상술한 관점에서 본 발명의 하나의 목적은 광범위한 커패시턴스 변조 및 낮은 공핍 커패시턴스를 갖는 를 갖는 MOS 커패시터를 제공하는 것이다. 이는 나노구조(nanostructured) MOS 커패시터 및 첨부된 청구항에 따른 나노구조 MOS 커패시터를 사용하여 전자 회로 내의 커패시턴스를 변경하는 방법에 의해 달성된다.
본 발명에 따른 나노구조 MOS 커패시터는 제 1 전극, 선택적으로 나노와이어(nanowire)의 적어도 일부를 커버하는 유전체 층, 및 상기 유전체 층의 적어도 일부를 커버하는 게이트 전극에 전기적으로 접속된다. 상기 나노와이어의 적어도 일부 및 상기 제 1 전극은 상술한 반도체 몸체 및 보디 전극으로 각각 기능을 한다. 상기 게이트 전극은 상기 유전체 층의 적어도 일부 주위에 배열되는 적어도 제 1 방사 층(radial layer)으로 길이 L의 나노와이어를 갖는 게이팅(gating)된 부분을 형성하고, 상기 유전체 층은 상기 나노와이어의 적어도 일부를 따라 상기 나노와이어 주위에 배열되는 적어도 제 2 방사 층이다.
본 발명에 따른 나노구조 MOS 커패시터의 하나의 실시예에서 상기 게이팅된 부분의 전체 나노와이어 단면은 미리 결정된 전압이 상기 게이트 전극에 인가될 때 완전히 공핍되도록 적응된다.
바람직하게도 상기 나노와이어(2)의 폭은 4L 미만이고, 바람직하게는 0,4L 미만이고, 더 바람직하게는 0,1 L 미만이다.
바람직하게도 상기 나노와이어(2)의 폭은 100㎛ 미만이고, 바람직하게는 60㎛ 미만이고, 더 바람직하게는 20㎛ 미만이다.
본 발명의 다른 실시예에서, 상기 나노구조 MOS 커패시터는 커패시턴스를 변경하기 위한 전기 회로, 전압 제어 발진기 디바이스 및 샘플 앤드 홀드(sample and hold) 회로 디바이스에서 사용된다.
본 발명으로 인해 증가된 커패시턴스 변조 범위를 갖는 MOS 커패시터를 제공하는 것이 가능하다.
본 발명의 부가적인 이점은 종래의 MOS 커패시턴스들에 비해 상대적으로 낮은 저 공핍 커패시턴스를 갖는 MOS 커패시터를 제공한다.
본 발명의 바람직한 실시예들은 이제 첨부 도면들을 참조하여 설명될 것이다:
도 1은 종래 기술에 따른 MOS 커패시터의 개략적인 단면도;
도 2는 본 발명의 하나의 실시예에 따른 나노구조 MOS 커패시터의 개략적인 단면도;
도 3은 본 발명의 다른 실시예에 따른 피라미드 형상을 갖는 나노구조 MOS 커패시터의 개략적인 단면도;
도 4a 내지 4d는 본 발명의 하나의 구현예 및 이에 대한 C(V) 측정치들로부터의 실험적 결과를 개략적으로 도시한 도;
도 5는 (a) 도 4d의 C(V) 데이터 세트의 이론적 적합도를 그리고 (b 내지 d)는 세 상이한 바이어스들에서 대역 벤딩(bending) 및 전자 밀도를 개략적으로 도시한 도;
도 6은 본 발명의 실시예에 따른 전압 제어 발진기의 하나의 실시예의 회로도;
도 7은 본 발명의 하나의 실시예에 따른 전기 회로에서 커패시턴스를 변경하기 위한 방법을 개략적으로 도시한 도;
도 8은 본 발명의 하나의 실시예에 따른 전기 회로에서 커패시턴스를 변경하기 위한 방법을 개략적으로 도시한 도;
도 9는 본 발명에 따른 나노구조 쇼트키 다이오드(Schottky diode)를 개략적으로 도시한 도.
본 발명의 실시예들은 종속 청구항들에서 규정된다. 본 발명의 다른 목적들, 장점들 및 신규한 특징들은 첨부 도면들 및 청구항들과 함께 고려될 때 본 발명의 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명은 나노와이어 MOS 커패시터를 형성하기 위해 나노와이어를 사용하는 것을 토대로 한다.
나노와이어들은 통상적으로 자체의 지름이 나노미터 차원에 있는 1차원 나노구조들로서 해석된다. 용어로서 나노와이어는 측면 크기가 나노 크기로 있는 반면에 길이 크기가 제한되지 않음을 의미한다. 그와 같은 1차원 나노구조들은 흔히 또한 나노휘스커(nanowhisker)들, 1차원 나노-요소들, 나노로드(nanorod)들, 나노튜브(nanotube)들로 칭해진다. 일반적으로, 나노와이어들은 각각 300nm를 넘지 않는 적어도 2차원들을 가는 것으로 고려된다. 그러나, 나노와이어들은 최대 약 1㎛의 지름 및 폭을 가질 수 있다. 나노와이어들의 1차원 특성은 고유의 물리적, 광학적 및 전기적 특성들을 제공한다. 이 특성들은 예를 들어 양자 기계적 효과들을 이용하는 디바이스를 형성하거나 또는 큰 격자 부정합(lattice mismatch)에 인해 통상적으로 결합될 수 없는 구성상 상이한 재료들의 헤테로구조(heterostructure)들을 형성하는데 사용될 수 있다. 하나의 예는 감소된 격자-식각 제한들에 의한 반도체 재료들의 통합이고 Si 기판들과 같은 많은 반도체 기판들 상에서 III-V 구조의 성장을 가능하게 한다. 용어로서 나노와이어는 일차원 특성이 흔히 길쭉한 형상과 연관되는 것을 의미한다. 그러나, 나노와이어들은 또한 긴 형상을 가지지 않고 어떤 고유의 형상들로부터 이익을 얻을 수 있다. 예를 들어 길쭉하지 않은 나노와이어들은 부가 프로세싱을 위한 결함이 없는 템플릿(template)을 제공하기 위하여 또는 기판 재료 및 다른 재료 사이의 링크를 형성하기 위해서 상대적으로 큰 결함 밀도(dedect density)를 갖는 기판 재료상에 형성될 수 있다. 그러므로 본 발명은 길쭉한 형상의 나노와이어들로 제한되지 않는다. 나노와이어들이 다양한 단면 형상들을 가질 수 있기 때문에 지름은 유효 지름을 칭하는 것으로 의도된다.
도 2는 제 1 전극(21), 유전체 층(5), 및 게이트 전극(4)에 전기적으로 접속되는 반도체 나노와이어(2)를 포함하는 본 발명에 따른 나노구조 MOS 커패시터의 하나의 실시예를 개략적으로 도시한다. 나노와이어(2)는 바람직하게도 기판(12)으로부터 돌출된다. 게이트 전극(4)은 적어도 유전체 층(5)의 일부 주위에 배열되는 적어도 제 1 방사 층에 의해, 즉 랩(wrap) 게이트 구성으로 형성되어 나노와이어(2)의 게이팅된 부분(7)을 형성한다. 유전체 층(5)은 적어도 나노 와이어(2)의 일부를 따라 나노와이어(2) 주위에 배열되는 적어도 제 2 방사 층에 의해 형성되고, 이 게이팅된 부분(7) 및 게이트 전극은 원리적으로 상술한 반도체 몸체 및 보디 전극에 각각 대응하는 것이 인식되어야 한다. 예를 들어, 도 2에 도시되는 바와 같이, 유전체 층(5)은 나노와이어(2)를 완전하게 둘러싸고 게이트 전극(4)은 유전체 층(5)을 완전하게 커버한다. 선택사항으로 절연 층(14)은 나노와이어(2)의 기저부를 둘러싸서 게이트 전극(4)을 기판(12)과 전기적으로 분리시킨다.
도 2를 참조하면, 본 발명에 따른 나노구조 MOS 커패시터의 하나의 실시예에서, 게이팅된 부분(7)의 전체 나노와이어(2) 단면은 미리 결정된 전압이 게이트 전극(4)에 인가될 때 완전하게 공핍되도록 적응된다. 예를 들어 이 실시예의 나노구조 MOS 커패시터는 반경 R 또는 폭 W(W = 2R) 그리고 길이 L의 게이팅 부분(7)으로 이루어진 실린더 형상을 갖는 나노와이어(2)를 포함한다. 누적 모드에서 그와 같은 실리더형 나노구조 MOS 커패시터의 커패시턴스는 나노와이어(2)의 게이팅된 부분의 총 표면적 2πRL(πWL)에 의해 결정되고, 반면에 공핍 모드에서 커패시턴스는 단면적 πR2(πR2/4)에 의해 결정된다. 본 발명은 실린더형 나노와이어 기하구조들로 제한되지 않으므로, 커패시턴스 결정 영역들은 상기 식들에서와는 상이하게 정의될 수 있다. 그러나, 특정한 기하구조와는 관계없이, 본 발명은 커패시터가 공핍 모드에서 또는 누적 모드에서 동작하고 있는지에 따라, 나노와이어 기술에 의한, 상이한 커패시턴스-결정 영역을 가질 가능성을 토대로 한다.
누적 및 공핍 모드들은 게이트 전극(4)에 인가되는 전압에 대한 임계 레벨들에 의해서 결정된다. 나노와이어(2)가 p-형 재료로 제조되는 경우, 나노와이어(2)의 게이팅된 부분(7)은 제 1 미리 결정된 임계 레벨보다 더 높은 전압이 게이트 전극(4)에 인가될 때 완전하게 공핍되도록 적응된다. 한편 나노와이어(2)가 n-형 재료로 제조되는 경우, 나노와이어(2)의 게이팅된 부분(7)은 제 2 미리 결정된 임계 레벨보다 더 낮은 전압이 게이트 전극(4)에 인가될 때 완전하게 공핍되도록 적응된다.
누적 모드에서 공핍 모드로 변경할 때, 본 발명에 따른 디바이스 영역의 변화는 MOS 커패시터의 변조 케이퍼빌리티(capability)를 개선한다. 근본적으로 공핍 커패시턴스는 영(0)에 근접할 수 있는데, 이는 나노와이어(2) 기하구조에 대한 고유한 특성이고 도 1을 참조하여 설명된 바와 같은 종래의 MOS 커패시터들에서는 가능하지 않고 여기서 누적 커패시턴스 및 공핍 커패시턴스 이 둘 모두는 본질적으로 동일한 영역에 의해 결정, 즉, 유효 디바이스 영역은 본질적으로 일정하다.
실린더형 나노와이어(2)를 포함하는 본 발명의 하나의 실시예에 따른 나노구조 MOS 커패시터의 경우, 커패시턴스-결정 영역들을 변경할 때, 커패시턴스는 나노와이어(2)의 폭이 나노와이어(2)가 게이팅된 부분(7)의 길이의 네 배 미만이면 감소된다. 바람직하게, 나노와이어(2)의 폭은 0,4L 미만이고, 훨씬 더 바람직하게 나노와이어의 폭은 0,1L 미만이다. 폭-대-길이-비(W/L)의 감소는 누적 모드를 공핍 모드로 변경할 때 커패시턴스의 변경을 증가하게 한다. 나노와이어(2)의 완전한 공핍을 설정하고 낮은 공핍 커패시턴스를 제공하기 위해 나노와이어의 폭 또는 반경은 작아야만 한다. 바람직하게 나노와이어(2)의 반경 R은 50㎛ 미만이고, 바람직하게 30㎛ 미만이고 더 바람직하게 10㎛ 미만, 즉 폭은 100㎛ 미만, 바람직하게는 60㎛ 미만, 더 바람직하게는 20㎛ 미만이다.
당업자에 의해 이해되는 바와 같이, 나노와이어들은 병렬로 신속하게 처리되므로 나노와이어 MOS 커패시터들의 어레이(array)는 공통 기판상에 조립될 수 있다. 나노구조 MOS 커패시터의 미리 결정된 커패시턴스는 예를 들어 병렬 또는 직렬인 어레이의 적어도 나노와이어들의 그룹을 접속시킴으로써, 획득될 수 있다. 커패시턴스를 변경하는 다른 가능성은 치수들, 즉 나노와이어(2)의 길이 및 두께를 변경하거나 유전체 층의 조성 또는 두께를 변경하는 것이다.
도 3을 참조하면, 본 발명의 하나의 실시예에서 나노구조 MOS 커패시터는 기판(12)으로부터 절연 성장 마스크(mask)(14) 내의 홀(hole)을 통하여 돌출한 반도체 나노와이어(2)를 포함한다. 나노와이어(2)의 성장 동안 성장 상태들은 성장 마스크(14) 상에 피라미드 형상을 갖는 나노와이어(2)의 상부를 제공하도록 적응된다. 게이트 전극(4) 및 중간 유전체 층(5)은 나노와이어(2)의 상기 상부, 즉 게이팅된 부분을 둘러싸서 적절한 전압이 게이트 전극(4)에 인가될 때 공핍 영역(7)의 형성을 가능하게 ks다
도 4a 내지 4c는 본 발명의 나노구조 MOS 커패시터의 하나의 구현예를 도시한다. 도 4a에서의 SEM 마이크로그래프(micrograph)에서와 같이, 나노와이어 어레이들은 화학적 빔 에피택시(chemical beam epitaxy: CBE) 시스템에서 자가-형성 성장(self-assembled growth)에 의해 달성되었지만, 본 발명은 이 성장 기술에 제한되지 않는다. 당업자에게 인식되는 바와 같이 나노와이어들은 MOCVD(Metal-Organic Chemical Vapour Deposition), VLS(vapour-liquid-solid-processes), MBE(molecular beam epitaxy: MBE) 등을 이용하여 제작될 수 있다. 나노와이어 형태는 도핑된 InAs (111) B 기판상에 증착되었던 금 나노입자들에 의해 유도되었다. 나노와이어 차원들에 대한 나노구조 MOS 커패시터들의 CV-성능이 연구를 위해, 복수의 어레이들이 다양한 나노입자 크기들을 이용하여 설정되었다. 15개의 명목상 동일한 나노와이어 어레이들의 5개의 상이한 그룹들이 각각 평균 23.0nm, 25.0nm, 26.5nm, 28.5nm, 및 30.0nm의 나노와이어 반경으로 제작되었다. 나노와이어(2)는 우선 원자 층 증착(250℃에서 125 사이클들)에 의해 약 10nm의 두께로 등각 HfO2 도포에 의해 절연되어 적어도 나노와이어(2)의 원주 표면의 부분을 따라 둘러싸는 유전체 층(5)을 형성하였다. 게이트 전극(4)은 약 20nm의 공칭 두께를 갖는 Cr/Au 이중층을 스퍼터링(sputtering)함으로써 형성되었다. 약 1㎛의 두께를 갖는 Shipley로부터의 S1813의 중합체 필름은 나노와이어들의 커패시턴스 및 예를 들어 접촉 패드들 및 기판 사이의 병렬 커패시턴스로부터 발생되는 디바이스의 부유 커패시턴스 사이의 비를 증가시키기 위해 리프팅 층(lifting layer)(15)으로써 증착되었다. 게이팅된 나노와이어 길이 L은 평균 680nm 내에 있다. 단일 디바이스들은 UV 리소그래피(UV lithography) 및 30 내지 45㎛2 게이트 패드들의 금속 식각에 의해 규정되었다. 도 4d에서 도시되는 바와 같이, 이 MOS 커패시터 디바이스의 커패시턴스는 백그라운드(background) 커패시턴스, 즉 어던 나노와이어들도 없는 비어 있는 패드의 커패시턴스에 도달하고, 본질적으로 공핍 커패시턴스가 존재하지 않는 것이 실험적으로 증명되었다. 도 4d의 도의 실험 결과들은 20 MHz의 주파수에서 26.5nm 상에서 -3V에서 +3V로의 C(V) 스캔에 의해 획득되었다.
유전체 층(5) 및 게이트 전극(4)은 나노와이어(2)의 단지 일부만을 또는 나노와이어의 전체 길이를 둘러쌀 수 있다. 본 발명에 따른 나노구조 커패시터의 하나의 실시예에서 나노와이어는 절연 성장 마스크(14) 내의 홀을 통해 돌출한다. 유전체 층(5) 및 게이트 전극(4)은 나노와이어(2)의 길이를 따라 신장되면서 나노와이어의 원주면을 둘러싸서 종단부가 전기 접속되지 않도록 한다.
도 5a는 도 4a 내지 4c의 나노구조 MOS 커패시터의 나노와이어들에서의 세 상이한 전하 캐리어(carrier) 밀도들, Nd = 1.0 × 1018cm-3, Nd = 2.0 × 1018cm-2, 및 Nd = 4.0 ×1018 cm-3을 사용하여 도 4d의 C(V) 데이터 세트의 이론적 적합성을 개략적으로 도시한다. 도 5b 내지 5d는 도 5a에 도시된 바와 같이 Nd = 2.0 × 1018cm-2에 대한 라인을 따라 세 상이한 지점들(B, C, D)에서의 대역 벤딩 및 전자 밀도를 개략적으로 도시한다. 상이한 지점들(B, C, D)은 누적, 플랫밴드(flatband) 및 공핍 상태들에 각각 대응한다. 이론적 적합성은 E. Gnani 등의 Solid State Electronics 50, 709(2006) 및 E. Wang 등의 Solid-State Electronics 50, 1732 (2006)에 기술되는 것과 유사한 Poisson-Schroedinger 코드에 기초한 커패시터에 대한 계산들을 토대로 하였다.
본 발명의 하나의 실시예는 가변 커패시턴스를 제공하기 위하여 나노구조 MOS 트랜지스터를 포함하는 전기 회로를 제공한다.
도 6을 참조하면, 본 발명에 따른 전압 제어 발진기 회로는 본 발명에 따른 나노구조 MOS 커패시터를 포함한다. 나노구조 MOS 커패시터는 유전체 층(5)에 의해 적어도 부분적으로 둘러싸인 나노와이어(2) 및 유전체 층(5)의 적어도 일부를 둘러싸인 게이트 전극(4)을 포함한다. 바람직하게도 나노와이어(2)는 기판(12)으로부터 돌출한다. 전압 제어 발진기 디바이스는 도 6의 회로도에 도시되는 바와 같이 설계될 수 있지만, 다른 구현예들도 가능하다. 전압 제어 발진기에 있어서의 장점은 이것이 매우 낮은 공핍 커패시턴스를 갖는 커패시터들을 포함한다는 것이다. 그러므로, 강화된 주파수 변조가 달성될 수 있다.
도 7을 참조하면, 본 발명에 따른 샘플 앤드 홀드(sample and hold) 회로 디바이스는 본 발명에 따른 나노구조 MOS 커패시터를 포함한다. 나노구조 MOS 커패시터는 유전체 층(5)에 의해 적어도 부분적으로 둘러싸인 나노와이어(2) 및 유전체 층(5)의 적어도 일부를 둘러싸는 게이트 전극(4)을 포함한다. 바람직하게도 나노와이어(2)는 기판(12)으로부터 도출한다. 샘플 앤드 홀드 회로 디바이스는 도 6의 회로도로 설계될 수 있으나, 다른 구현예들이 가능하다. 샘플 앤드 홀드 회로 디바이스의 하나의 장점은 이것이 매우 낮은 공핍 커패시턴스를 갖는 커패시터들을 포함하는 것이다. 그러므로, 그와 같은 디바이스의 각각의 분해능은 증가할 수 있다.
도 8을 참조하면, 본 발명에 따른, 기판(12)으로부터 돌출한 나노와이어(2), 나노와이어(2)의 적어도 일부를 따라 나노와이어(2)의 주위에 배치되는 적어도 제 2 방사 층, 및 유전체 층(5)의 적어도 일부 주위에 배열되는 제 1 방사 층에 의해 형성되는 게이트 전극(4)을 포함하는 나노구조 MOS 커패시터를 사용하여 나노와이어(2)의 게이팅된 부분(7)을 형성함으로써 전자 회로에서의 가변 커패시턴스를 제공하는 방법은:
- 제 1 미리 결정된 전압을 게이트 전극(4)에 인가하여 나노와이어(2)의 게이팅된 부분(7)을 완전하게 공핍시키는 단계에 의해 특징된다.
상기 방법은 바람직하게도 제 1 미리 결정된 전압을 게이트 전극(4)에 인가하여 누적 모드를 설정하는 단계(102)를 더 포함한다. 게이트 전극(4)에 인가되는 전압을 변경함으로써, 커패시턴스는 변할 수 있고 하나의 실시예에서 상기 방법은 누적 모드 및 공핍 모드 사이에서 변경하는 단계(103)를 포함한다. 상술한 바와 같이 커패시턴스는 커패시터가 나노구조 MOS 커패시터의 적절한 치수화에 의해 공핍 모드에서 또는 누적 모드에서 동작하고 있는지에 따라 상이한 커패시턴스-결정 영역들에 의해 규정될 수 있다.
본 발명이 단일 나노와이어들에 대해 기술되었을지라도, 매우 많은 수(서너 개에서 수백만의) 나노와이어들이 동일한 방식들로 커패시터들로서 집단적으로 사용될 수 있음이 이해되어야만 한다.
나노구조 MOS 커패시터의 기판의 적절한 재료들은: Si, GaAs, GaP, GaP:Zn, GaAs, InAs, InP, GaN, Al2O3, SiC, Ge, GaSb, ZnO, InSb, SOI(silicon-on-insulator), CdS, ZnSe, CdTe를 포함하지만 이에 제한되지 않는다. 나노와이어들에 대한 적절한 재료들은: GaAs, InAs, Ge, ZnO, InN, GaInN, GaN AlGaInN, BN, InP, InAsP, GaInP, InGaP:Si, InGaP:Zn, GaInAs, AlInP, GaAlInP, GaAlInAsP, GaInSb, InSb 및 Si와 같은 IV, III-V, II-VI 반도체들을 포함하지만, 이에 제한되지 않는다. 가능한 도너 도펀트(donor dopant)들은 Si, Sn, Te, Se, S 등을 포함하고 액셉터 도펀트(acceptor dopant)들은 Zn, Fe, Mg, Be, Cd 등을 포함하지만 이에 제한되지 않는다.
비록 본 발명이 나노구조 MOS 커패시터들의 항목으로 기술되었을지라도, 상이한 커패시턴스 결정 영역들 사이의 전환의 상술한 효과는 쇼트키 다이오드와 같은 다른 반도체 디바이스들에 대해서 사용될 수 있다. 원리적으로, 쇼트키 다이오드는 MOS 커패시터로서 기능을 한다. 본 발명의 하나의 실시예에 따른 나노구조 쇼트키 다이오드는 반도체 기판(12) 또는 선택적으로 반도체 기판(12) 상의 버퍼 층(buffer layer)으로부터 돌출하는 반도체 나노와이어(2) 또는 반도체 나노와이어들의 어레이를 포함한다. 나노와이어의 적어도 일부는 나노와이어의 게이팅된 부분(7)을 규정하는 금속 접촉부(24)에 의해 둘러싸여서, 이로 인해 금속 접촉부(24) 및 반도체 나노와이어(2) 사이의 접합부는 쇼트키 장벽을 형성한다. 금속 접촉부 및 버퍼 층 및/또는 기판을 통해 또는 금속 접촉부에 의해 둘러싸이지 않는 나노와이어의 부분을 둘러싸는 랩 접촉부를 통해 나노와이어와 접속되는 제 1 전극(21)은 2-단자 디바이스를 형성한다. 나노와이어 기하구조는 디바이스 내에 거의 무결함인 재료들의 형성 및 고 패킹 밀도(packing density)를 가능하게 한다. Si 다이오드들과 비교하면, 이 재료들은 항복 전압 측면에서의 더 높은 성능, 더 낮은 누설 전류들, 더 높은 온도 안정성, 더 고속의 역 복구 시간들, 및 저항의 양의 온도 계수들을 제공한다. 금속 접촉부에 대한 적절한 재료들은 Mg, Hf, Al, W, Au, Pd 또는 Pt 중 하나 이상을 포함하는 금속 재료들이다. 버퍼 층은, GaN, InN, InGaN, InP, GaAs 또는 GaP를 포함하는 III-V 재료일 수 있기 때문에, 상술한 다른 실시예들에 대해 또한 사용될 수 있다.
당업자에게 인식되는 바와 같이, 유전체 층(5)은 용어 MOS(metal-oxide-semiconductor)가 유전체 재료가 산화물이어야 한다는 것을 나타낼지라도, 산화물들 이외의 다른 재료들을 포함할 수 있다. 유전체 재료는 상술한 바와 같이 HfO2로 제조될 수 있으나 또한 예를 들어 Al2O3, ZrO2, Si3N4, 및 Ga2O3와 같은 다른 유전체 재료들이 사용될 수 있다.
본 발명이 가장 실제적이고 바람직한 실시예들로 현재 고려되는 것과 관련하여 기술되었을지라도, 본 발명은 개시된 실시예들로 제한되지 않아야만 하고, 오히려, 다양한 수정들 및 등가 배열들이 첨부 청구항들 내에서 커버되도록 의도된다.
2 : 나노와이어 21: 제 1 전극
5 : 유전체 층 4 : 게이트 전극
12 : 기판

Claims (14)

  1. 나노구조 MOS 커패시터에 있어서, 상기 MOS 커패시터는 기판(12)으로부터 돌출하는 나노와이어(2), 및 상기 나노와이어(2)의 적어도 일부 주위에 배열되는 제 1 방사 층에 의해 형성되어 상기 나노와이어(2)의 게이팅된 부분(7)을 형성하는 게이트 전극(4)을 포함하는 것을 특징으로 하는 나노구조 MOS 커패시터.
  2. 제 1 항에 있어서,
    적어도 상기 나노와이어(2)의 일부를 따라 상기 나노와이어(2) 주위에 배열되는 적어도 제 2 방사 층에 의해 형성되는 유전체 층(5)을 더 포함하는 것을 특징으로 하는 나노구조 MOS 커패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 나노와이어(2)의 상기 게이팅된 부분(7)은 제 1 미리 결정된 전압이 상기 게이트 전극(4)에 인가될 때 완전히 공핍되도록 적응되는 것을 특징으로 하는 나노구조 MOS 커패시터.
  4. 제 3 항에 있어서,
    상기 나노와이어(2)의 상기 게이팅된 부분(7)이 길이(L) 및 폭(W)을 갖고, 상기 폭(W)은 4L 미만이고, 바람직하게 0.4L 미만이고, 더 바람직하게 0.1L 미만인 것을 특징으로 하는 나노구조 MOS 커패시터.
  5. 제 3 항 또는 제 4 항에 있어서,
    누적 모드에 그리고 공핍 모드에서의 MOS 커패시터는 WL 및 W2에 각각 비례하는 커패시턴스를 갖는 것을 특징으로 하는 나노구조 MOS 커패시터.
  6. 제 4 항 또는 제 5 항에 있어서,
    W는 100㎛ 미만이고, 바람직하게 60㎛ 미만이고, 더 바람직하게 20㎛ 미만인 것을 특징으로 하는 나노구조 MOS 커패시터.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 금속 접촉부(24)이고 상기 금속 접촉부 및 상기 나노와이어(2)는 쇼트키 장벽을 형성하는 것을 특징으로 하는 나노구조 MOS 커패시터.
  8. 가변 커패시턴스를 제공하기 위해 청구항 제 1 항 내지 제 6 항 중 어느 한 항에 따른 나노구조 MOS 커패시터를 포함하는 전기 회로.
  9. 청구항 제 1 항 내지 제 6 항 중 어느 한 항에 따른 나노구조 MOS 커패시터를 포함하는 것을 특징으로 하는 전압 제어 발진기 회로.
  10. 청구항 제 1 항 내지 제 6 항 중 어느 한 항에 따른 나노구조 MOS 커패시터를 포함하는 것을 특징으로 하는 샘플 앤드 홀드 회로 디바이스.
  11. 나노구조 MOS 커패시터를 사용함으로써 전자 회로에 가변 커패시턴스를 제공하는 방법으로서, 상기 나노구조 MOS 커패시터는:
    기판(12)으로부터 돌출하는 나노와이어(2);
    상기 나노와이어(2)의 적어도 일부를 따라 상기 나노와이어(2) 주위에 배열되는 적어도 제 2 방사 층에 의해 형성되는 유전체 층(5); 및
    상기 나노와이어(2)의 게이팅된 부분(7)을 규정하는 상기 유전체 층(5)의 적어도 일부 주위에 배열되는 제 1 방사 층에 의해 형성되는 게이트 전극(4)을 포함하는, 가변 커패시턴스를 제공하는 방법에 있어서; 제 1 미리 결정된 전압을 상기 게이트 전극(4)에 인가하여 상기 나노와이어(2)의 상기 게이팅된 부분(7)을 완전히 공핍시키는 단계(101)를 포함하는 것을 특징으로 하는 가변 커패시턴스를 제공하는 방법.
  12. 제 11 항에 있어서,
    제 2 미리 결정된 전압을 상기 게이티 전극(4)에 인가하여 누적 모드를 설정하는 단계(102)를 더 포함하는 것을 특징으로 하는 가변 커패시턴스를 제공하는 방법.
  13. 제 12 항에 있어서,
    누적 모드 및 공핍 모드 사이에서 변경하는 단계(103)를 더 포함하고, 상기 커패시턴스는 상기 커패시터가 상기 공핍 모드에서 또는 상기 누적 모드에서 동작하고 있는지에 따라 상이한 커패시턴스-결정 영역들에 의해 규정되는 것을 특징으로 하는 가변 커패시턴스를 제공하는 방법.
  14. 제 12 항에 있어서,
    상기 나노와이어(2)의 게이팅된 부분(7)은 길이(L) 및 폭(W)을 갖고, 누적 모드에서 또는 공핍 모드에 있는 상기 나노구조 MOS 커패시터는 WL 및 W2에 비례하는 커패시턴스를 갖는 것을 특징으로 하는 가변 커패시턴스를 제공하는 방법.
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