JP2008252086A - ゲートトンネル障壁を持つトンネル電界効果トランジスタ - Google Patents
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Abstract
【解決手段】トンネル電界効果トランジスタ(TFET)は、ソース−チャネル−ドレイン構造と、ゲート電極とを備え、該ソース−チャネル−ドレイン構造は、少なくとも1つのドープしたソース領域と、少なくとも1つのドープしたドレイン領域と、少なくとも1つのソース領域と少なくとも1つのドレイン領域の間に位置しており、ソース領域とのソース−チャネル界面、およびドレイン領域とのドレイン−チャネル界面を形成する少なくとも1つのチャネル領域とを備え、該ゲート電極は、少なくとも1つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びており、ゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在して、ドレイン領域でのゲート電極による被覆が無いようにしている。
【選択図】図2
Description
Claims (22)
- ・ソース−チャネル−ドレイン構造と、
・ゲート電極とを備えたトンネル電界効果トランジスタであって、
該ソース−チャネル−ドレイン構造は、少なくとも1つのドープしたソース領域と、少なくとも1つのドープしたドレイン領域と、少なくとも1つのソース領域と少なくとも1つのドレイン領域の間に位置しており、ソース領域とのソース−チャネル界面、およびドレイン領域とのドレイン−チャネル界面を形成する少なくとも1つのチャネル領域とを備え、
該ゲート電極は、少なくとも1つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びており、ゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在して、ドレイン領域でのゲート電極による被覆が無いようにした、トンネル電界効果トランジスタ。 - ソース−チャネル−ドレイン構造の1つのソース領域の少なくとも一部を、その長手方向に沿って覆うゲート誘電体をさらに備え、
該ゲート誘電体は、ソース−チャネル−ドレイン構造とゲート電極との間に存在しており、
該ゲート電極は、前記ゲート誘電体を越えて延びていないようにした、請求項1記載のトンネル電界効果トランジスタ。 - 前記ソース−チャネル−ドレイン構造は、プレーナ構造であり、
前記ゲート電極は、プレーナ型ソース−チャネル−ドレイン構造の上部に位置している単一ゲート構造である請求項1または2記載のトンネル電界効果トランジスタ。 - 前記ソース−チャネル−ドレイン構造は、水平構造であり、
前記ゲート電極は、前記水平ソース−チャネル−ドレイン構造の側壁に位置している二重ゲート構造である請求項1〜3のいずれかに記載のトンネル電界効果トランジスタ。 - 前記ソース−チャネル−ドレイン構造は、水平構造であり、
前記TFETは、三重ゲートFETであり、
前記ゲート電極は、三重ゲートFETのソース−チャネル−ドレイン構造の側壁および上部に位置している三重ゲート構造である請求項1〜4のいずれかに記載のトンネル電界効果トランジスタ。 - 前記ソース−チャネル−ドレイン構造は、水平構造または垂直構造であり、
前記ゲート電極は、前記水平または垂直ソース−チャネル−ドレイン構造の周囲にある全周ゲート構造である請求項1〜5のいずれかに記載のトンネル電界効果トランジスタ。 - 前記TFETは、ナノワイヤTFETであり、
前記ナノワイヤは、少なくともTFETのチャネルを形成しており、
ゲート電極は、全周ゲート構造である請求項1〜6のいずれかに記載のトンネル電界効果トランジスタ。 - 前記トンネル電界効果トランジスタは、ソース−チャネル−ドレイン構造にヘテロセクションを含むナノワイヤTFETであり、
前記ヘテロセクションは、TFETのソース−チャネル−ドレイン構造の全体的な半導体材料と異なる半導体材料で作製されている請求項1〜7のいずれかに記載のトンネル電界効果トランジスタ。 - 前記ヘテロセクションの長さは、1nm〜50nmの範囲である請求項8記載のトンネル電界効果トランジスタ。
- ヘテロセクションのドーピングレベルは、1018/cc〜1021/ccの範囲である請求項8または9記載のトンネル電界効果トランジスタ。
- チャネル領域の残部に、第2の短ゲート構造をさらに含む請求項1〜10のいずれかに記載のトンネル電界効果トランジスタ。
- 前記少なくとも1つのソース領域は、第1のドーパントでドープされた半導体材料で作製され、
前記少なくとも1つのドレイン領域は、第2のドーパントでドープされた半導体材料で作製され、
ソース領域およびドレイン領域の前記ドーピングレベルは、1018/cc〜1021/ccの範囲である請求項1〜11のいずれかに記載のトンネル電界効果トランジスタ。 - 前記少なくとも1つのチャネル領域は、アンドープから1016/ccまでの範囲のドーピングレベルでドープされた半導体材料で作製されている請求項1〜12のいずれかに記載のトンネル電界効果トランジスタ。
- TFETにおけるチャネル領域の長さ(Lchannel)は、5nm〜50μmの範囲である請求項1〜13のいずれかに記載のトンネル電界効果トランジスタ。
- ゲート電極の長さ(Lgate)は、1nm〜50μmである請求項1〜14のいずれかに記載のトンネル電界効果トランジスタ。
- ゲート電極で覆われていないチャネル領域の長さ(Lno overlap)は、1nmからチャネル領域の全長までの範囲である請求項1〜15のいずれかに記載のトンネル電界効果トランジスタ。
- 下記ステップを含む、トンネル電界効果トランジスタを製造する方法。
・基板上に、半導体材料からなるソース−チャネル−ドレイン構造を設けるステップであって、前記構造は、少なくとも1つのドレイン領域、少なくとも1つのチャネル領域、および少なくとも1つのソース領域を有し、ソース−チャネル界面およびドレイン−チャネル界面が存在する。
・前記少なくとも1つのドレイン領域、少なくとも1つのチャネル領域、および少なくとも1つのソース領域を、所望のドーピングレベルで所望のドーパントタイプに選択的にドーピングを施すステップ。
・ソース−チャネル−ドレイン構造の上に、ゲート電極を設けるステップであって、前記ゲート電極は、少なくとも1つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びており、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在して、ドレイン領域でのゲート電極による被覆が無いようにしている。 - ソースコンタクトおよびドレインコンタクトを設けるステップをさらに含む請求項17記載の方法。
- トンネル電界効果トランジスタは、短ゲートNW−TFET半導体デバイスであり、
ソース−チャネル−ドレイン構造は、半導体材料からなるナノワイヤ構造を成長させることによって設けるようにした請求項17または18記載の方法。 - 前記ゲート電極は、少なくとも1つのソース領域の一部を覆い、ソース−チャネル領域の界面まで覆っている請求項17〜19のいずれかに記載の方法。
- ソース−チャネル−ドレイン構造に、ヘテロセクションを設けるステップをさらに含み、ヘテロセクションは、トンネル電界効果トランジスタのソース−チャネル−ドレイン構造の全体的な半導体材料とは異なる半導体材料で作製されている請求項19または20記載の方法。
- 請求項1〜16のいずれかに記載のトンネル電界効果トランジスタを形成するための請求項17〜21のいずれかに記載の方法の使用。
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