KR101733050B1 - 3개의 단자를 갖는 공진기 및 그 제조 방법 - Google Patents

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Abstract

3개의 단자를 갖는 공진기 및 그 제조 방법이 개시된다. 본 발명의 실시예들에 따르면, 공진기가 적어도 하나의 나노 와이어를 포함함으로써, RF 소자가 고성능 및 저전력으로 구동될 수 있고, 나노 기술을 이용하여 공진기를 형성함으로써, RF 소자가 소형화될 수 있으며, 또한, 나노 공진기를 이용한 믹서(Mixer)의 형성이 가능하여, 공진기 기반의 기타 소자와의 집적화가 가능하다.

Description

3개의 단자를 갖는 공진기 및 그 제조 방법{3-Terminal Resonator and the Method thereof}
본 발명은 공진기 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는, 3개의 단자를 갖는 공진기 및 그 제조 방법에 관한 것이다.
공진기의 주파수 특성은 그 치수와 고정보 설계, 공정 조건에 따라 크게 좌우 된다.
초고주파 영역을 활용하기 위해서는 아주 작은 치수의 공정이 필수 불가결하며, 모드 형상들과, 따라서 포쓰(force) 상수들과 결과적인 주파수들은 빔이 고정된 방식에 따라 달라진다. 전자 빔 리소그라피로 현재 구동 가능한 주파수는 기가 헤르츠 이상이다. 이것보다 훨씬 더 작은 크기의 빔의 제작 공정의 기술로, 최대 한계는 분자단위 영역에 다다를 것으로 전망된다.
이러한 한계영역에서 나노소자는 분자의 진동특성인 테라 헤르츠(THz) 범위의 공진주파수를 가질 것이다. 이 때, 이러한 추정은 초저온, 초저압에서의 구동을 바탕으로 한 것이다.
본 명세서에서는 이러한 기술을 바탕으로 실용화 단계의 초고주파를 구현하는 새로운 공진기 및 그 제조 방법에 대해서 제안한다.
본 발명의 일실시예에 따른 3개의 단자를 갖는 공진기를 제조하는 공진기 제조 방법은, 웨이퍼(Wafer)에 불순물 이온(Ion)을 주입하여, 상기 웨이퍼를 도핑(Doping)하는 단계 및 상기 도핑된 웨이퍼를 에칭(Etching)하여, 기판, 드래인 전극, 소스 전극, 게이트 전극 및 적어도 하나의 나노 와이어를 형성하는 단계를 포함한다.
본 발명의 일실시예에 따른 3개의 단자를 갖는 공진기는, 기판, 상기 기판의 상측에 형성되는 드래인 전극, 상기 기판의 상측에 형성되는 소스 전극 및 적어도 하나의 나노 와이어를 포함하고, 상기 적어도 하나의 나노 와이어의 일단은 상기 드래인 전극에 연결되고, 상기 적어도 하나의 나노 와이어의 타단은 상기 소스 전극에 연결되며, 상기 적어도 하나의 나노 와이어는 상기 기판의 상측과 소정 간격 이격된다.
공진기가 적어도 하나의 나노 와이어를 포함함으로써, RF 소자가 고성능 및 저전력으로 구동될 수 있다. 또한, 나노 기술을 이용하여 공진기를 형성함으로써, RF 소자가 소형화될 수 있다. 또한, 나노 공진기를 이용한 믹서(Mixer)의 형성이 가능하여, 공진기 기반의 기타 소자와의 집적화가 가능하다.
도 1a는 본 발명의 일실시예에 따른 공진기의 구조를 나타내는 도면이다.
도 1b는 본 발명의 일실시예에 따른 공진기의 측면을 나타내는 측면도이다.
도 2는 본 발명의 일실시예에 따른 공진기의 평면도를 나타낸다.
도 3a는 본 발명의 일실시예에 따른 3개의 나노 와이어를 포함하는 공진기의 평면도를 나타낸다.
도 3b 및 도 3c는 본 발명의 일실시예에 따른 게이트 전극을 포함하는 공진기를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 공진기를 제조하는 공진기 제조 방법의 각 단계를 나타내는 흐름도이다.
도 5는 본 발명의 일실시예에 따른 한 개의 나노 와이어를 갖는 공진기가 사용된 단일 나노 와이어 PN 다이오드 믹서를 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 다이플렉서가 사용된 단일 나노 와이어 PN 다이오드 믹서를 나타내는 도면이다.
이하에서, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1a는 본 발명의 일실시예에 따른 공진기의 구조를 나타내는 도면이다.
도 1a를 참조하면, 본 발명의 일실시예에 따른 공진기(100)는 기판(Substrate)(150), 드래인(Drain) 전극(110), 소스(Source) 전극(120) 및 나노 와이어(Nano Wire)(130)를 포함한다.
일실시예에 따른 기판(150)은 SOI(Silicon on Insulator Substrate) P형(P-Type) 기판일 수 있다. 또한, 기판(150)은 로우 도핑(Low Doping)될 수 있다.
드래인 전극(110)은 기판(150)의 상측에 형성된다.
본 발명의 일측에 따르면, 드래인 전극(110)은 P형 또는 N형 중 어느 하나로 도핑될 수 있다. 실시예에 따라서는, 드래인 전극(110)은, 웨이퍼(Wafer)가 P형 또는 N형 중 어느 하나로 도핑되고, 도핑된 웨이퍼가 에칭되어 형성될 수 있다.
소스 전극(120)은 기판(150)의 상측에 형성된다.
본 발명의 일측에 따르면, 소스 전극(120)은 드래인 전극(110)과 다른 형(Type)으로 도핑될 수 있다. 예를 들어, 드래인 전극(110)이 P형으로 도핑된 경우, 소스 전극(120)은 N형으로 도핑될 수 있다. 또한, 드래인 전극(110)이 N형으로 도핑된 경우, 소스 전극(120)은 P형으로 도핑될 수 있다. 실시예에 따라서는, 소스 전극(120)은, 웨이퍼가 P형 또는 N형 중 어느 하나로 도핑되고, 도핑된 웨이퍼가 에칭되어 형성될 수 있다.
나노 와이어(130)의 일단은 드래인 전극(110)에 연결되고, 나노 와이어(130)의 타단은 소스 전극(120)에 연결될 수 있다. 또한, 나노 와이어(130)는 기판(150)의 상측과 소정 간격 이격될 수 있다.
실시예에 따라서는, 나노 와이어(130)는 복수 개일 수 있다. 즉, 드래인 전극(110) 및 소스 전극(120) 사이에 연결되는 나노 와이어(130)는 2개 이상일 수 있다. 복수 개의 나노 와이어(130)를 포함하는 공진기(100)에 대해서는 도 3a을 참조하여 뒤에서 상세히 설명한다.
본 발명의 일측에 따르면, 나노 와이어(130)의 일단은 P형으로 도핑되고, 나노 와이어(130)의 타단은 N형으로 도핑될 수 있다. 실시예에 따라서는, 나노 와이어(130)의 일단은 드래인 전극(110)과 동일한 형으로 도핑되고, 나노 와이어(130)의 타단은 소스 전극(120)과 동일한 형으로 도핑될 수 있다. 예를 들어, 드래인 전극(110)이 P형으로 도핑된 경우, 드래인 전극(110)과 연결되어 있는 나노 와이어(130)의 일단은 P형으로 도핑될 수 있다. 또한, 소스 전극(120)이 N형으로 도핑된 경우, 소스 전극(120)과 연결되어 있는 나노 와이어(130)의 일단은 N형으로 도핑될 수 있다.
본 발명의 일측에 따르면, 공진기(100)는 게이트 전극(140)을 더 포함할 수 있다. 게이트 전극(140)은 기판(150)의 상측에 형성될 수 있다. 또한, 게이트 전극(140)은 나노 와이어(130)의 일측면에 형성될 수 있다. 게이트 전극(140)의 형태, 위치 등에 대해서는 도 2, 도 3a, 도 3b 및 도 3c를 참조하여 뒤에서 상세히 설명한다.
실시예에 따라서는, 공진기(100)는 제2 게이트 전극(141)을 더 포함할 수 있다. 제2 게이트 전극(141)은 나노 와이어(130)의 타측면에 형성될 수 있다. 즉, 제2 게이트 전극(141)은 게이트 전극(140)의 맞은 편에 위치할 수 있다. 이 때, 게이트 전극(140) 및 제2 게이트 전극(141)의 사이에 나노 와이어(130)가 연결될 수 있다.
도 1b는 본 발명의 일실시예에 따른 공진기의 측면을 나타내는 측면도이다.
도 1b를 참조하면, 본 발명의 일실시예에 따른 공진기(160)의 기판(171)의 상측에는 드래인 전극(172)과 소스 전극(173)이 형성될 수 있다. 또한, 나노 와이어(174)는 일측이 드래인 전극(172)에 연결되고, 타측이 소스 전극(173)에 연결될 수 있다. 또한, 나노 와이어(174)는 기판(171)의 상측과 소정 간격 이격될 수 있다.
도 2는 본 발명의 일실시예에 따른 공진기의 평면도를 나타낸다.
도 2를 참조하면, 본 발명의 일실시예에 따른 공진기(210, 220, 230, 240, 250, 260)는 형태, 크기, 위치 등이 상이한 드래인 전극(211, 221, 231, 241, 251, 261), 소스 전극(212, 222, 232, 242, 252, 262), 게이트 전극(213, 223, 233, 243, 253, 263) 및 나노 와이어(214, 224, 234, 244, 254, 264)를 포함할 수 있다.
예를 들어, 공진기(210)와 공진기(240)의 경우, 드래인 전극(211) 및 소스 전극(212)의 사이는 드래인 전극(241) 및 소스 전극(242)의 사이보다 좁게 형성될 수 있다. 또한, 드래인 전극(211) 및 소스 전극(212)의 사이가 좁게 형성되었기 때문에, 드래인 전극(211) 및 소스 전극(212)을 연결하는 나노 와이어(214)도 공진기(240)의 나노 와이어(244)보다 짧게 형성될 수 있다.
도 3a는 본 발명의 일실시예에 따른 3개의 나노 와이어를 포함하는 공진기의 평면도를 나타낸다.
도 3a를 참조하면, 본 발명의 일실시예에 따른 3개의 나노 와이어를 포함하는 공진기(310, 320, 330, 340, 350, 360)는 형태, 크기, 위치 등이 상이한 드래인 전극(311, 321, 331, 341, 351, 361), 소스 전극(312, 322, 332, 342, 352, 362), 게이트 전극(313, 323, 333, 343, 353, 363) 및 나노 와이어(314, 324, 334, 344, 354, 364)를 포함할 수 있다.
이 때, 도 2의 나노 와이어(214, 224, 234, 244, 254, 264)와 다르게, 도 3a의 공진기들(310, 320, 330, 340, 350, 360)은 각각의 드래인 전극(311, 321, 331, 341, 351, 361)과 각각의 소스 전극(312, 322, 332, 342, 352, 362) 사이에 3개의 나노 와이어(314, 324, 334, 344, 354, 364)가 각각 연결될 수 있다.
예를 들어, 도 2의 공진기(210)와 도 3a의 공진기(310)은 드래인 전극(211, 311), 소스 전극(212, 312), 게이트 전극(213, 313)의 형태, 크기, 위치 등이 동일하지만, 공진기(210)은 드래인 전극(211)과 소스 전극(212) 사이에 한 개의 나노 와이어(214)가 연결되게 형성될 수 있고, 공진기(310)은 드래인 전극(311)과 소스 전극(312) 사이에 3개의 나노 와이어(314)가 연결되게 형성될 수 있다.
도 3b 및 도 3c는 본 발명의 일실시예에 따른 게이트 전극을 포함하는 공진기를 나타내는 도면이다.
도 3b를 참조하면, 본 발명의 일실시예에 따른 공진기(370)의 기판(371)의 상측에 형성된 게이트 전극(375)은 기판(371)의 상측에 형성된 드래인 전극(372)과 소스 전극(373) 사이에 위치하고, 기판(371)의 상측과 소정 간격이 이격되어 있는 나노 와이어(374)의 아래를 통과하도록 형성될 수 있다. 이 때, 일실시예에 따른 게이트 전극(375)은 기판(371)에 삽입되어 있는 형태로 형성될 수 있다.
도 3c를 참조하면, 본 발명의 일실시예에 따른 공진기(380)의 기판(381)의 상측에 형성된 게이트 전극(385)은 기판(381)의 상측에 형성된 드래인 전극(382)과 소스 전극(383) 사이에 위치하고, 기판(381)의 상측과 소정 간격이 이격되어 있는 나노 와이어(384) 아래를 통과하도록 형성될 수 있다. 이 때, 일실시예에 따른 게이트 전극(385)은 기판(371)의 상측에서 소정 부분 돌출되도록 형성될 수 있다.
도 3b 및 도 3c의 게이트 전극(375, 385)의 형태는 본 발명의 일실시예일 뿐이고, 본 발명이 도 3b 및 도 3c에 나타난 게이트 전극(375, 385)의 형태로 제한되지 않는다.
도 4는 본 발명의 일실시예에 따른 공진기를 제조하는 공진기 제조 방법의 각 단계를 나타내는 흐름도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 공진기 제조 방법은 웨이퍼(410)에 불순물 이온(Ion)을 주입하여, 웨이퍼(410)를 도핑할 수 있다.
일실시예에 따른 웨이퍼(410)는 SOI(Silicon on Insulator Substrate) P형(P-Type) 웨이퍼일 수 있다. 또한, 웨이퍼(410)는 로우 도핑(Low Doping)될 수 있다.
공진기 제조 방법은 웨이퍼(410)에 P형 불순물 이온을 주입할 수 있다. 웨이퍼(420)는 웨이퍼(410)에 P형 불순물 이온이 주입된 상태를 나타낸다. 실시예에 따라서는, 공진기 제조 방법은 웨이퍼(410)에 붕소(Boron, B) 이온을 주입하여, P채널(2x1011 cm-3)을 형성할 수 있다.
공진기 제조 방법은 P형 불순물 이온이 주입된 웨이퍼(420)의 제2 영역(432)에 N형 불순물 이온을 주입할 수 있다. 일실시예에 따른 공진기 제조 방법은 웨이퍼(420)에 포토리소그래피(Photolithography) 처리를 한 후, 웨이퍼(420)의 제2 영역(432)에 N형 불순물 이온을 주입할 수 있다.
웨이퍼(430)는 웨이퍼(420)의 제2 영역(432)에 N형 불순물 이온이 주입된 상태를 나타낸다. 실시예에 따라서는, 공진기 제조 방법은 웨이퍼(420)의 제2 영역(432)에 비소(As) 이온을 주입하여, N채널(1x1012 cm-3)을 형성할 수 있다. 따라서, 웨이퍼(430)의 제1 영역(431)은 P형으로 도핑되고, 제2 영역(432)은 N형으로 도핑된 상태가 될 수 있다.
공진기 제조 방법은 도핑된 웨이퍼(430)를 에칭(Etching)하여, 메사 패턴(Mesa Pattern)을 형성할 수 있다. 웨이퍼(440)은 웨이퍼(430)가 에칭되어 메사 패턴이 형성된 상태를 나타낸다. 일실시예에 따른 공진기 제조 방법은 웨이퍼(440)의 4개의 식각 영역(441, 442, 443, 444)을 에칭할 수 있다. 따라서, P형으로 도핑된 제1 패턴(445) 및 N형으로 도핑된 제2 패턴(446)이 형성될 수 있다.
일실시예에 따른 공진기 제조 방법은 웨이퍼(430)에 포토리소그래피 처리를 한 후, 포토리소그래피 처리가 된 기판을 에칭하여, 메사 패턴을 형성할 수 있다. 실시예에 따라서는, 공진기 제조 방법은 웨이퍼(430)를 드라이 에칭(Dry Etching)하여, 메사 패턴을 형성할 수 있다.
공진기 제조 방법은 웨이퍼(440)을 에칭하여, 활성 영역(Active Region)을 형성할 수 있다. 웨이퍼(450)은 웨이퍼(440)이 에칭되어, 활성 영역이 형성된 상태를 나타낸다. 실시예에 따라서는, 공진기 제조 방법은 웨이퍼(440)에 전자 빔 리소그래피(E-Beam Lithography) 처리를 한 후, 전자 빔 리소그래피 처리가 된 기판을 드라이 에칭하여, 활성 영역을 형성할 수 있다. 이 때, P형으로 도핑된 제1 패턴(451)은 공진기의 드래인 전극이 되고, N형으로 도핑된 제2 패턴(452)은 소스 전극이 될 수 있다. 또한, 제1 패턴(451) 및 제2 패턴(452) 사이에는 적어도 하나의 나노 와이어가 연결되어 형성될 수 있다. 실시예에 따라서는, 제1 패턴(451)에 연결된 나노 와이어의 일단은 P형으로 도핑되고, 제2 패턴(452)에 연결된 나노 와이어의 일단은 N형으로 도핑될 수 있다. 또한, 제3 패턴(453) 및 제4 패턴(454)은 공진기의 게이트 전극이 될 수 있다.
공진기 제조 방법은 웨이퍼(450)의 제1 패턴(451)에 P형 불순물 이온을 주입하여, 코발트 실리사이드(Cobalt Silicide)를 형성할 수 있다. 웨이퍼(460)은 웨이퍼(450)의 제1 패턴(451)에 P형 불순물 이온이 주입된 상태를 나타낸다. 실시예에 따라서는, 공진기 제조 방법은 웨이퍼(450)의 제1 패턴(451)에 붕소(B)를 주입하여, 코발트 실리사이드(1x1014 cm-3)를 형성할 수 있다.
공진기 제조 방법은 웨이퍼(450)의 제2 패턴(452)에 N형 불순물 이온을 주입하여, 코발트 실리사이드(Cobalt Silicide)를 형성할 수 있다. 웨이퍼(470)는 웨이퍼(450)의 제2 패턴(452)에 N형 불순물 이온이 주입된 상태를 나타낸다. 실시예에 따라서는, 공진기 제조 방법은 웨이퍼(450)의 제2 패턴(452)에 비소를 주입하여, 코발트 실리사이드(1x1014 cm-3)를 형성할 수 있다.
또한, 일실시예에 따른 공진기 제조 방법은 웨이퍼(470)에 열적 어닐링(Thermal Annealing) 처리를 할 수 있다. 예를 들어, 공진기 제조 방법은 웨이퍼(470)에 1000도(℃)의 온도로 30초간 열적 어닐링 처리를 할 수 있다.
공진기 제조 방법은 웨이퍼(470)에 금속 증착(metal deposition) 처리를 하여, 웨이퍼(470)를 금속화(Metallization) 할 수 있다. 웨이퍼(480)는 웨이퍼(470)에 금속 증착 처리가 된 상태를 나타낸다. 실시예에 따라서는, 공진기 제조 방법은 웨이퍼(470)에 포토리소그래피 처리를 한 후, 웨이퍼(470)에 금속 증착(metal deposition) 처리를 할 수 있다. 예를 들어, 공진기 제조 방법은 웨이퍼(470)에 티타늄(Ti, 10nm) 또는 금(Au, 100nm)을 증착할 수 있다. 또한, 공진기 제조 방법은 금속 증착 처리를 한 후, 금속 에칭을 하여 웨이퍼(480)를 생성할 수 있다.
이 때, 제1 패턴(481)은 공진기의 드래인 전극이 되고, 제2 패턴(483)는 공진기의 소스 전극이 될 수 있다. 또한, 제1 패턴(481) 및 제2 패턴(483) 사이에는 적어도 하나의 나노 와이어가 형성될 수 있다. 제3 패턴(482) 및 제4 패턴(484)은 공진기의 게이트 전극이 될 수 있다.
도 5는 본 발명의 일실시예에 따른 한 개의 나노 와이어를 갖는 공진기가 사용된 단일 나노 와이어 PN 다이오드 믹서를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 한 개의 나노 와이어를 갖는 공진기가 사용된 단일 나노 와이어 PN 다이오드 믹서(Single Nano Wire PN Diode Mixer)(500)에서, 믹서(500)에 입력되는 RF 입력(510)과 다이오드(530)의 게이트에 가해지는 LO 입력(520)에 대한 출력 전압 Vout(t)(542) 및 출력 전류 Iout(t)은 수식 1과 같이 나타날 수 있다.
수식 1
Figure 112010076134758-pat00001
이 때, q/kT는 열 전압(Thermal Voltage)을, -I는 게이트 오실레이터(Gate oscillator)의 변형에 따른 다이오드 포화(Saturation) 전류의 변화폭을 나타낸다.
수식 1은 수식 2와 같이 정리될 수 있다.
수식 2
Figure 112010076134758-pat00002
수식 2의 지수함수를 급수(Series)로 전개하고, 주파수 -ω 항(Term)의 계수를 비교하면, 수식 3이 도출될 수 있다.
수식 3
Figure 112010076134758-pat00003
이 때, 출력단의 바이어스 회로(Bias Circuit)와 바이패스 커패시터(Bypass Capacitor)로 인하여, IF 전류의 흐름이 차단되므로, I3~0이고, Vb >> V1이 된다. 따라서, 수식 3으로부터 수식 4이 도출될 수 있다.
수식 4
Figure 112010076134758-pat00004
한편, 종래의 나노 와이어 레지스터 믹서(Nano Wire Resistor Mixer)는 V3의 값으로서, (-R/2Ro)Vb를 갖는다. 따라서, 종래의 나노 와이어 레지스터 믹서의 V3와 본 발명의 일실시예에 따른 단일 나노 와이어 PN 다이오드 믹서(500)의 V3(수식 4)를 비교하면, (-I/2Io) >> (-R/Ro)이므로, 단일 나노 와이어 PN 다이오드 믹서(500)가 종래의 나노 와이어 레지스터 믹서에 비해, 더 큰 출력 신호 진폭(Output Signal Amplitude)을 가질 수 있다.
도 6은 본 발명의 일실시예에 따른 다이플렉서가 사용된 단일 나노 와이어 PN 다이오드 믹서를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 일실시예에 따른 다이플렉서(Diplexer)(640)가 사용된 단일 나노 와이어 PN 다이오드 믹서(600)는, RF 입력(610) 및 LO 입력(620)이 다이플렉서(640)에 입력됨으로써, RF 입력(610) 및 LO 입력(620)가 다이오드(650)의 입력 신호로 입력될 수 있다. 즉, RF 입력(610) 및 LO 입력(620)가 다이플렉서(640)에 입력되고, 다이플렉서(640)의 출력이 다이오드(650)의 입력 신호로 입력될 수 있다.
이 때, 다이오드(650)의 출력 전류 Iout(t)(651) 및 출력 전압 Vout(t)(652)는 수식 5와 같이 나타날 수 있다.
수식 5
Figure 112010076134758-pat00005
이 때, q/kT는 열 전압(Thermal Voltage)을, -I는 게이트 오실레이터(Gate oscillator)의 변형에 따른 다이오드 포화(Saturation) 전류의 변화폭을 나타낸다.
수식 2 및 수식 3을 도출한 방법과 마찬가지로, 수식 5의 지수함수를 급수(Series)로 전개하고, 주파수 -ω 항(Term)의 계수를 비교하며, 출력단의 바이어스 회로(Bias Circuit)와 바이패스 커패시터(Bypass Capacitor)로 인하여, IF 전류의 흐름이 차단되므로, I3~0이고, Vb >> V1인 점을 이용하면, 수식 6을 도출할 수 있다.
수식 6
Figure 112010076134758-pat00006
즉, 수식 6과 같이, IF 주파수인 ω1- ω, ω2- ω, ω1- ω2의 믹싱(Mixing)을 도출할 수 있다.
본 발명에 따른 실시예들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(Floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 공진기
110: 드래인 전극
120: 소스 전극
130: 나노 와이어
140: 게이트 전극
150: 기판

Claims (12)

  1. 3개의 단자를 갖는 공진기를 제조하는 공진기 제조 방법에 있어서,
    웨이퍼(Wafer)에 불순물 이온(Ion)을 주입하여, 상기 웨이퍼를 도핑(Doping)하는 단계; 및
    상기 도핑된 웨이퍼를 에칭(Etching)하여, 기판, 드래인 전극, 소스 전극, 게이트 전극 및 적어도 하나의 나노 와이어를 형성하는 단계
    를 포함하는 공진기 제조 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 나노 와이어는
    상기 적어도 하나의 나노 와이어의 일단이 상기 드래인 전극에 연결되고, 상기 적어도 하나의 나노 와이어의 타단이 상기 소스 전극에 연결되며, 상기 기판의 상측과 소정 간격 이격되도록 형성되는 공진기 제조 방법.
  3. 제2항에 있어서,
    상기 적어도 하나의 나노 와이어의 일단은 P형으로 도핑되고, 상기 적어도 하나의 나노 와이어의 타단은 N형으로 도핑되는 공진기 제조 방법.
  4. 제1항에 있어서,
    상기 웨이퍼를 도핑하는 단계는
    상기 웨이퍼 중 제1 영역을 P형으로 도핑하고, 상기 웨이퍼 중 제2 영역을 N형으로 도핑하는 공진기 제조 방법.
  5. 제4항에 있어서,
    상기 웨이퍼 중 제1 영역을 P형으로 도핑하고, 상기 웨이퍼 중 제2 영역을 N형으로 도핑하는 단계는
    상기 웨이퍼에 P형 불순물 이온을 주입하여, 상기 웨이퍼를 P형으로 도핑하는 단계; 및
    상기 P형으로 도핑된 웨이퍼 중 상기 제2 영역에 N형 불순물 이온을 주입하여, 상기 제2 영역을 N형으로 도핑하는 단계
    를 포함하는 공진기 제조 방법.
  6. 제4항에 있어서,
    상기 드래인 전극은
    상기 P형으로 도핑된 제1 영역 및 상기 N형으로 도핑된 제2 영역 중 어느 하나가 에칭되어 형성되고,
    상기 소스 전극은
    상기 P형으로 도핑된 제1 영역 및 상기 N형으로 도핑된 제2 영역 중 나머지 하나가 에칭되어 형성되는 공진기 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 전극은
    상기 적어도 하나의 나노 와이어의 일측면에 형성되는 공진기 제조 방법.
  8. 3개의 단자를 갖는 공진기에 있어서,
    기판;
    상기 기판의 상측에 형성되는 드래인 전극;
    상기 기판의 상측에 형성되는 소스 전극; 및
    적어도 하나의 나노 와이어
    를 포함하고,
    상기 적어도 하나의 나노 와이어의 일단은 상기 드래인 전극에 연결되고, 상기 적어도 하나의 나노 와이어의 타단은 상기 소스 전극에 연결되며, 상기 적어도 하나의 나노 와이어는 상기 기판의 상측과 소정 간격 이격되고,
    상기 드래인 전극 및 상기 소스 전극 중 어느 하나는 P형으로 도핑되고, 나머지 하나는 N형으로 도핑되는 공진기.
  9. 제8항에 있어서,
    상기 기판의 상측에 형성되고, 상기 적어도 하나의 나노 와이어의 일측면에 형성되는 게이트 전극
    을 더 포함하는 공진기.
  10. 제9항에 있어서,
    상기 적어도 하나의 나노 와이어의 타측면에 형성되는 제2 게이트 전극
    을 더 포함하는 공진기.
  11. 삭제
  12. 제8항에 있어서,
    상기 적어도 하나의 나노 와이어의 일단은 상기 드래인 전극과 동일한 형으로 도핑되고, 상기 적어도 하나의 나노 와이어의 타단은 상기 소스 전극과 동일한 형으로 도핑되는 공진기.
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