JP2009517883A - 厚さの異なるチャネルを有する金属半導体電界効果トランジスタ及びその製造方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 17
- 239000002184 metal Substances 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title abstract description 22
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 51
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 21
- 238000001020 plasma etching Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000009616 inductively coupled plasma Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 155
- 238000012545 processing Methods 0.000 description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 15
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 229910052697 platinum Inorganic materials 0.000 description 7
- 239000011651 chromium Substances 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000011247 coating layer Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- -1 gold Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
金属半導体電界効果トランジスタ(MESFET)の単位セルが提供される。単位セルは、ソース(13)、ドレイン(17)、及びゲート(24)を有するMESFETを含んでいる。ゲートは、ソースとドレインの間で、MESFETのチャネル層(18)上にある。チャネル層は、チャネル層のソース側に第1の厚さと、チャネル層のドレイン側に、第1の厚さより厚い第2の厚さとを有する。MESFETの製造もまた提供される。
Description
本発明は、マイクロエレクトロニクスデバイスに関し、より詳細には、トランジスタ、例えば、厚さの異なるチャネルを有する金属半導体電界効果トランジスタ及びその製造方法に関する。
無線周波数、Sバンド、及びXバンドなどの高周波数で動作しながら、高出力処理性能を必要とする電気回路が、近年、より普及してきた。高出力、高周波数の回路が増加してきたため、それに応じて、無線周波数以上で確実に動作する能力がありつつ、それでもなおより高出力の負荷を処理する能力もあるトランジスタへの需要が増加してきた。
金属半導体電界効果トランジスタ(metal semiconductor field effect transistor;MESFET)は、高周波数の適用分野向けに開発されてきた。MESFET構造は、多数キャリアのみが電流を搬送するので、高周波数の適用分野にとって好ましいものとすることができる。MESFET設計は、ゲートキャパシタンスの低減によりゲート入力のスイッチング時間をより高速にするので、現在のMOSFET設計よりも好ましいものとすることができる。したがって、すべての電界効果トランジスタが、多数キャリアのみを利用して電流を搬送するが、MESFETのショットキーゲート構造により、MESFETを、高周波数の適用分野に対してより望ましいものとすることができる。
上述したように(例えば、非特許文献1及び非特許文献2参照)、電界効果トランジスタ(FET)構造の性能は、デバイスのチャネルに沿って閾値及び/又はピンチオフ電圧の横方向の変動を実現することによって改善することができる。例えば、論じられているように(例えば、非特許文献3参照)、シリコン横方向拡散金属酸化膜半導体(Si LDMOS)構造では、チャネルに沿った閾値電圧は、横方向に拡散させたp型層を使用して変動させることができる。ここで論じられているように、ゲートのソース側でより大きい正の閾値電圧を有するデバイスでは、ゲート下の大部分で電子速度がより高速になり、ドレイン電流がより高くなり、かつ相互コンダクタンスがより高くより均一になる。
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、厚さの異なるチャネルを有する金属半導体電界効果トランジスタ及びその製造方法を提供することにある。
本発明の実施形態は、金属半導体電界効果トランジスタ(MESFET)の単位セルを提供する。この単位セルは、ソースとドレイン及びゲートを有するMESFETを含んでいる。ゲートは、ソースとドレインの間でMESFETのチャネル層上にある。チャネル層は、チャネル層のソース側に第1の厚さと、チャネル層のドレイン側に、第1の厚さより厚い第2の厚さとを有する。
本発明の実施形態では、第1の厚さは、約300Åから約800Åとすることができ、第2の厚さは、約500Åから約1500Åとすることができる。ゲートは、第1の側壁及び第2の側壁を有し、第1の側壁はゲートのソース側にあり、第2の側壁はゲートのドレイン側にある。第1の厚さを有するチャネル層は、ゲートの第1の側壁からドレインへ向けて約0.15から約0.3μm延びることができる。第2の厚さを有するチャネル層は、ゲートの第2の側壁からソースへ向けて約0.2から約0.5μm延びることができる。
本発明の実施形態では、炭化ケイ素(SiC)基板を設けることができ、チャネル層は、そのSiC基板上に設けることができる。チャネル層は、n型導電性SiCとすることができる。チャネル層の厚さは、約500Åから約3000Åとすることができ、そのキャリア濃度は、約1.0×1016cm-3から約2.0×1018cm-3とすることができる。
本発明の実施形態では、それぞれソース及びドレインを構成する第1及び第2のオーム接点を、チャネル層上に設けることができる。チャネル層を露出させる凹部を、ソースとドレインの間に設けることができる。この凹部は、凹部のソース側に、チャネル層の第1の厚さを構成する第1の深さと、凹部のドレイン側に、チャネルの第2の厚さを構成する第2の深さとを有することができる。ゲートは、凹部内に配置することができる。第1の深さは、約700Åから約2200Åとすることができ、第2の深さは、約500Åから約1500Åとすることができる。
本発明の実施形態では、絶縁層を、チャネル層上に設けることができる。凹部は、絶縁層を貫通してチャネル層中に延びることができる。絶縁層は、窒化物及び/又は酸化物を含むことができる。本発明の実施形態では、MESFETは、チャネル層に沿ってピンチオフ電圧の横方向の変動を示すことができる。
本発明についてMESFETに関して上述したが、MESFETの製造方法も提供される。
本発明について、本発明の実施形態を示す添付の図面を参照して、以下にさらに詳しく説明する。ただし本発明は、多くの異なる形式で実施することができ、本明細書に述べる実施形態に限定されるものとして解釈されるべきではない。むしろこれらの実施形態は、本開示が、徹底的かつ完全なものとなり、かつ本発明の範囲を当業者に十分に伝えるように提供される。図面では、わかりやすくするために、層及び領域の寸法及び相対的な寸法は、誇張されている可能性がある。ある要素又は層が、別の要素又は層の「上に」あるというときには、その要素もしくは層は、他方の要素もしくは層の上に直接位置することもでき、又は介在要素もしくは層が存在する可能性もあるということを理解されるであろう。対照的に、ある要素が別の要素又は層の「上に直接」あるというときには、介在要素又は層は存在しない。本明細書で使用する場合は、「及び/又は」という用語は、1つ又は複数の関連する記載項目のありとあらゆる組合せを含む。全体にわたって、同様の番号が同様の要素を示している。
第1及び第2という用語を、様々な領域、層、及び/又は部分を説明するために本明細書で使用するが、これらの領域、層、及び/又は部分は、これらの用語によって限定されるべきではないことを理解されるであろう。これらの用語は、ある領域、層、又は部分を、別の領域、層、又は部分と区別するためにのみ使用する。したがって、本発明の教示から逸脱することなく、以下に記載の第1の領域、層、又は部分は、第2の領域、層、又は部分と呼ぶことができ、同様に、第2の領域、層、又は部分は、第1の領域、層、又は部分と呼ぶことができる。
さらに、「下方」又は「下部」及び「上方」又は「上部」などの相対的な用語を、図に示すある要素と別の要素との関係を説明するために、本明細書で使用する可能性がある。相対的な用語は、図に示す向きに加えて、デバイスの異なる向きも包含するものであることを理解されるであろう。例えば、図中のデバイスを上下反対にした場合、他の要素の「下方」側にあると記載された要素は、他の要素の「上方」側に向けられるはずである。したがって、「下方」という例示的な用語は、図の特定の向きによって、「下方」と「上方」の向きをどちらも包含することができる。同様に、ある図中のデバイスを上下反対にした場合、他の要素の「下(below)」又は「下(beneath)」にあると記載された要素は、他の要素より「上」に向けられるはずである。したがって、「下(below)」又は「下(beneath)」という例示的な用語は、上と下の向きをどちらも包含することができる。
本発明の実施形態について、本明細書では、本発明の理想的な実施形態の概略図である横断面図を参照して説明する。したがって、例えば、製造技術及び/又は公差の結果として生じる、図の形状からの変形形態が予想されるべきである。したがって、本発明の実施形態は、本明細書に示す領域の特定の形状に限定されるものとして解釈されるべきではなく、例えば、製造に起因する形状の誤差を含むべきである。例えば、方形として示す注入領域は通常、円形もしくは湾曲した特徴を有し、かつ/又は注入領域から非注入領域への2値変化ではなく、その領域の縁部に注入濃度の勾配を有する。同様に、注入によって形成される埋込み領域により、埋込み領域とそれを貫通して注入が行われる表面との間の領域内で、若干の注入が生じる可能性がある。したがって、図に示す領域は、概略的な性質のものであり、それらの形状は、デバイスの領域の厳密な形状を示すものではなく、また本発明の範囲を限定するものではない。横断面図の任意選択の要素は、点線で示す。
本明細書で使用する術語は、特定の実施形態について説明することのみを目的とし、本発明を限定するものではない。本明細書で使用する場合は、「a」、「an」、及び「the」の単数形は、文脈上別段の明示がない限り、複数形も含むものである。「含む(comprises)」及び/又は「含む(comprising)」という用語は、本明細書で使用するとき、記載の特徴、整数、ステップ、動作、要素、及び/又は構成要素が存在することを指定するが、1つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び/又はそれらからなる群が存在すること又は追加されることを排除しないことをさらに理解されるであろう。
別段の定義がない限り、本明細書で使用するすべての用語(技術及び科学用語を含む)は、本発明が属する技術分野の当業者によって一般的に理解されるのと同じ意味を有する。一般的に使用される辞書に定義されるような用語の意味は、関連技術及び本開示の文脈内のそれらの意味と一致するものとして解釈されるべきであり、本明細書に別段の明白な定義がない限り、理想的な又は過度に形式的な意味で解釈されないことをさらに理解されるであろう。
本明細書で使用する場合は、「オーム接点」という用語は、それに関連するインピーダンスが、実質的にすべての予想される動作周波数(すなわち、オーム接点に関連するインピーダンスはすべての動作周波数で実質的に同じである)及び電流で、インピーダンス=V/Iの関係によって実質的に与えられる接点を指す。上式で、Vは接点の両端の電圧であり、Iは電流である。
次に、本発明の実施形態について、本発明の様々な実施形態及び本発明の実施形態を製作する様々な工程を示す図1乃至図3Dを参照して、以下に詳細に説明する。本発明の実施形態によれば、金属半導体電界効果トランジスタ(MESFET)は、チャネル層内のピンチオフ電圧の横方向の変動をもたらす。したがって、本発明の実施形態によるMESFETでは、比較的電子速度をより速くし、ドレイン電流をより高くし、かつ相互コンダクタンスをより高くより均一にすることができる。本発明の実施形態によるSiC MESFET(又は低移動度材料で製作されたMESFET)は、より顕著なデバイス性能の改善を示すことができる。したがって、本発明の一部の実施形態によるデバイスの高周波数利得を改善することができる。さらに、相互コンダクタンスをより均一にすることは通常、歪みを軽減し、かつデバイスの直線性及び効率を改善するために重要である。
上述したように、本発明の実施形態によるMESFETは、厚さの異なるチャネル領域を含んでいる。例えば、チャネル領域は、デバイスのソース側でより薄くし、デバイスのドレイン側でより厚くすることができる。より薄いチャネルは通常、より厚いチャネルよりピンチオフ電圧が低い。さらに、本発明の実施形態によるMESFETは、ゲート凹部を含むことができ、それによりデバイスのより高い出力を実現することができる。ゲート凹部の縁部は、チャネルのより深くエッチングされた部分(ソース側のより薄い部分)に一致させることができる。この部分は、本明細書に記載の方法を使用して製作することができる。
図1は、本発明に係る金属半導体電界効果トランジスタ(MESFET)の一実施形態を説明するための横断面図である。図1に示すように、基板10を設ける。この基板10は、p型もしくはn型導電性又は半絶縁性の単結晶バルク炭化ケイ素(SiC)基板とすることができる。p型又はn型の基板10は、非常に軽度にドープすることができる。基板10は、6H、4H、15R、又は3Cの炭化ケイ素からなる群から選択される炭化ケイ素から形成することができる。本明細書では、SiC基板について説明するが、本発明は、SiC基板に限定されるべきではない。例えば、本実施形態では、基板10は、例えば、砒化ガリウム(GaAs)及び/又は窒化ガリウム(GaN)基板を含むことができる。
例えば、p型炭化ケイ素の、任意選択の第1の緩衝(バッファ)層12を、基板10上に設けることができる。この第1の緩衝層12は、6H、4H、15R、又は3C多形のp型導電性炭化ケイ素から形成することができる。例えば、第1の緩衝層12のキャリア濃度は、約0.5×1015cm-3から約3.0×1015cm-3とすることができる。適切なドーパントには、アルミニウム、ホウ素、及び/又はガリウムが含まれる。第1の緩衝層12の厚さは、約2.0μmとすることができる。第1の緩衝層12をp型炭化ケイ素として上述したが、本発明はこの構成に限定されるべきではない。また、第1の緩衝層12は、非ドープ炭化ケイ素(すなわち、意図的にドープされていない)、又は非常に低度にドープされたn型導電性炭化ケイ素とすることもできる。非常に低度にドープされたn型炭化ケイ素を第1の緩衝層12に利用する場合、第1の緩衝層12のキャリア濃度は、約5.0×1014cm-3未満であることが好ましい。
図1にさらに示すように、p+領域14が、デバイスのソース領域13の下に設けられ、その端部が、ドレイン領域17へ向けて延びている。本明細書で使用する場合は、「p+」又は「n+」は、同一又は別の層又は基板の隣接領域又は他の領域内より高いキャリア濃度によって構成される領域を示している。図1に示すように、p+領域14を有するMESFETについては、本発明の譲受人に譲渡された、2002年11月26日出願の特許文献1、名称「Transistors Having Buried P-Type Layers Beneath The Source Region」に述べられている。同特許の開示を、その全体を述べる場合と同様に、参照によって本明細書に組み込む。
本明細書で説明する本発明の実施形態によるMESFETは、p+領域14を含むが、本発明の実施形態によるMESFETはこの構成に限定されない。例えば、特許文献2、特許文献3、特許文献4、特許文献5、特許文献6、及び特許文献7に記載されているようなデバイスを、本発明の実施形態で利用することができる。同特許の開示を、完全に述べる場合と同様に、参照によって本明細書に組み込む。また、本発明の譲受人に譲渡された、2004年10月29日出願の特許文献8、名称「Metal-Semiconductor Field Effect Transistors (MESFETs) Having Drains Coupled to the Substrate and Methods of Fabricating the Same」、2004年10月29日出願の特許文献9、名称「Asymetric Layout Structures for Transistors and Methods of Fabricating the Same」、2004年12月15日出願の特許文献10、名称「Transistors Having Buried N-Type and P-Type Regions Beneath the Source Regions and Methods of Fabricating the Same」、及び2005年6月21日出願の特許文献11、名称「Semiconductor Devices Having Varying Electrode Widths to Provide Non-Uniform Gate Pitches and Related Methods」に記載されているようなデバイスも、本発明の実施形態に組み合わせて使用することができる。同特許の開示を、完全に述べる場合と同様に、参照によって本明細書に組み込む。
再び、図1を参照すると、p+領域14は、p型導電性、例えば、p型導電性炭化ケイ素の領域である。p+領域14では、約1.0×1018cm-3から約1.0×1020cm-3のキャリア濃度が適切となりうるが、できるだけ高いキャリア濃度が好ましい。キャリア濃度は、p+領域14全体にわたって一定ではない可能性があるが、その上でのオーム接点の形成を容易にするために、キャリア濃度は、p+領域14の表面でできるだけ高くすることが好ましい。本発明の実施形態では、p+導電性領域14は、基板10内に設けることができる。例えば、p+導電性領域14は、第1の緩衝層12又は基板10中に約0.4μm延びることができる。ソース領域13の下にp+導電性領域14が存在すると、ソース領域13からの電子注入を抑制することができ、したがって、降伏電圧を改善することが可能である。さらに、p+導電性領域14がドレイン領域17の下まで延びないことにより、デバイスへの寄生の導入を阻止することができ、したがって、デバイス性能に影響を及ぼす恐れがない。
第1の緩衝層12は、基板10と第2の緩衝(バッファ)層16の間に配置することができる。第2の緩衝層16は、例えば、キャリア濃度が約1×1016cm-3から約5×1016cm-3のp型炭化ケイ素とすることができる。ただし、このキャリア濃度は、通常、約1.5×1016cm-3である。また、p型炭化ケイ素の第2の緩衝層16の厚さは、約0.5μmから約1.0μmとすることができる。第2の緩衝層16は、p型導電性炭化ケイ素であるものとして上述したが、本発明はこの構成に限定されない。また、例えば、第2の緩衝層16は、緩衝層12に関して上述したように、n型導電性、例えば、非常に軽度にドープされたn型導電性SiC、又は非ドープSiCとすることができる。本発明の実施形態では、第2の緩衝層16は、基板10上に直接設けることができる。
図1に示すように、チャネル層18を、第2の緩衝層16上に設ける。このチャネル層18は、例えば、n型導電性チャネル層とすることができる。n型導電性チャネル層18は、6H、4H、15R、又は3C多形のn型導電性炭化ケイ素から形成することができる。n型導電性チャネル層18は、例えば、キャリア濃度の異なるn型導電性炭化ケイ素の1つ又は複数の層を含むことができる。チャネル層18の厚さは、約500Åから約3000Åとすることができ、そのキャリア濃度は、約1.0×1016cm-3から約2.0×1018cm-3とすることができる。
図1にさらに示すように、n+領域13及びn+領域17を、それぞれデバイスのソース領域内及びドレイン領域内に設ける。n+領域13及びn+領域17は、通常、n型導電性炭化ケイ素であり、キャリア濃度が、n型導電性チャネル層18のキャリア濃度より高い。n+領域13及びn+領域17では、約1×1019cm-3のキャリア濃度が適切となりうるが、できるだけ高いキャリア濃度が好ましい。
オーム接点26,22を、それぞれ注入領域13及び注入領域17上に設け、間隔を置いて配置して、ソース接点26及びドレイン接点22を設ける。オーム接点25を、p+導電性領域14上に設けて、p+接点25を設ける。オーム接点25,26及び22は、ニッケル又は他の適切な金属から形成することが好ましい。p+導電性領域14は、例えば、p+オーム接点25をソース接点26に電気的に結合させることによって、ソースと同じ電位で維持される。酸化物などの絶縁層20を、デバイスの露出させた表面上にさらに設けることができる。
本発明の実施形態によるトランジスタは、ゲート凹部43及び接触バイアホール42を含んでいる。ゲート凹部43は、第1の深さD1及び第2の深さD2を有する。第1の深さD1は、約500Åから約1500Åであり、第2の深さD2は、約700Åから約2200Åである。図1に示すように、ゲート凹部43は、絶縁層20を貫通してチャネル層18中に延びる。接触バイアホール42は、ソース領域13に隣接して設けられ、少なくともp+領域14の一部分を露出させる。
図1にさらに示すように、ゲート凹部43の第1の深さD1及び第2の深さD2のため、チャネル層18は複数の厚さを有する。第1の厚さT1を、チャネル層18のソース側に設け、第1の厚さT1より厚い第2の厚さT2を、チャネル層18のドレイン側に設ける。本発明の実施形態では、第1の厚さT1は、約300Åから約800Åであり、第2の厚さT2は、約500Åから約1500Åである。
ゲート凹部43は、第1の側壁43A及び第2の側壁43Bを有する。第1の側壁43Aは、ゲート凹部43のソース側にあり、第2の側壁43Bは、ゲート凹部43のドレイン側にある。チャネル層18のうち第1の厚さT1を有する部分の長さL1は、約0.15から約0.3μmとすることができ、チャネル層18のうち第2の厚さT2を有する部分の長さL2は、約0.2から約0.5μmである。したがって、チャネル層18のうち第1の厚さT1を有する部分は、ゲートの第1の側壁43Aからドレインへ向けて約0.15から約0.3μm延びることができる。同様に、チャネル層18のうち第2の厚さT2を有する部分は、ゲートの第2の側壁43Bからソースへ向けて約0.2から約0.5μm延びることができる。
本発明の実施形態によれば、長さL1及びL2は、キャリアが大部分の領域で速度飽和になるように、また所与の用途向けの降伏電圧を実現できるように設計することができる。デバイスシミュレーションを実施して、長さL1及びL2を特定の用途向けに最適化することができる。
したがって、本発明の実施形態によるMESFETは、チャネル層内のピンチオフ電圧の横方向の変動をもたらす。したがって、これらのMESFETでは、比較的電子速度をより高くし、ドレイン電流をより高くし、かつ相互コンダクタンスをより高くより均一にすることができる。相互コンダクタンスをより均一にすることは通常、歪みを軽減し、また、デバイスの直線性及び効率を改善するために重要である。さらに、本発明の実施形態によるMESFETは、ゲート凹部43を含むことができ、それによりデバイスのより高い出力を実現することができる。
再び、図1を参照すると、ゲート接点24は、ソース領域13とドレイン領域17の間のゲート凹部43内に設けることができる。このゲート接点24は、クロム、白金、白金シリサイド、ニッケル、及び/又はTiWNから形成することができるが、ショットキー効果を実現するために当業者には周知の、金などの他の金属を使用することもできる。ショットキーゲート接点24は、通常、3層構造を有する。そのような構造は、クロム(Cr)の接着性が高いため、利点を有することができる。例えば、ゲート接点24は任意選択で、n型導電性チャネル層18に接触する、第1のクロム(Cr)のゲート層を含むことができる。ゲート接点24は、さらに、白金(Pt)及び金又は他の非常に導電性の高い金属の被覆層32を含むことができる。また、ゲート接点24は、ゲート凹部43内のn型導電性チャネル層18上に第1のニッケル層を含むこともできる。ゲート接点24は、さらに、第1のニッケル層上に、金層を含む被覆層を含むことができる。
図1にさらに示すように、金属被覆層28,30及び32を、それぞれソース接点26及びp+接点25、ドレイン接点22、ならびにゲート接点24上に設けることができる。被覆層28、30、及び32は、金、銀、アルミニウム、白金、及び/又は銅とすることができる。他の適切な導電性の高い金属を被覆層に使用することもできる。さらに、金属被覆層28は、p+領域14のp+接点25をソース接点26に電気的に結合させることができる。
図2A乃至図2Iは、本発明に係る金属半導体電界効果トランジスタ(MESFET)の製造方法の工程(処理ステップ)を示す横断面図である。図2Aで分かるように、任意選択の第1の緩衝層12を、基板10上に成長又は堆積させることができる。基板10は、半絶縁性SiC基板、p型基板、又はn型基板とすることができる。基板10は、非常に軽度にドープすることができる。第1の緩衝層12は、キャリア濃度が約3.0×1015cm-3以下のp型導電性炭化ケイ素とすることができる。ただし、このキャリア濃度は、通常、1.0×1015cm-3以下である。また、第1の緩衝層12は、n型炭化ケイ素又は非ドープ炭化ケイ素とすることもできる。
図2Aにさらに示すように、p+領域14を注入するために、マスク45を形成することができる。p+領域14は、通常、例えば、アルミニウム、ホウ素、及び/又はガリウムのイオン注入によって形成し、その後、高温で焼鈍する。適切な焼鈍温度は、約1300から約1600℃とすることができ、通常、約1500℃である。図2Bに示すように、マスク45によって覆われていない領域上でイオン注入を実行して、p+領域14を形成することができる。したがって、第1の緩衝層12がある場合は、その部分、又は基板10内にイオンを注入して、p型導電性、例えば、p型導電性炭化ケイ素の高ドープ領域を設ける。注入後、ドーパントを焼鈍して、注入物を導通状態にする。p型導電性の高ドープ領域は、第1の緩衝層12又は基板10中に約0.4μm延びることができる。
図2Bで分かるように、第2の緩衝層16及びn型導電性チャネル層18を、第1の緩衝層12上に成長又は堆積させる。第1の緩衝層12が含まれない場合、第2の緩衝層16及びn型導電性チャネル層18は、基板10上に成長又は堆積できることを理解されるであろう。図2Bに示すように、第2の緩衝層16は第1の緩衝層12上に形成し、n型導電性チャネル層18は第2の緩衝層16上に形成する。
図2Cに示すように、n+領域13及びn+領域17を注入するために、マスク50を形成することができる。n+領域13及びn+領域17は、通常、例えば、窒素(N)又はリン(P)のイオン注入によって形成し、その後、高温で焼鈍する。適切な焼鈍温度は、約1100から約1600℃とすることができる。図2Dに示すように、マスク50によって覆われていない領域上でイオン注入を実行して、n+領域13及びn+領域17を形成することができる。したがって、n型導電性チャネル層18の部分内にイオンを注入して、n型導電性チャネル層18よりキャリア濃度が高い、n型導電性、例えば、n型導電性SiCの高ドープ領域を設ける。注入後、ドーパントを焼鈍して、注入物を導通状態にする。
図2Dで分かるように、基板10と第1の緩衝層12とp+領域14と第2の緩衝層16及びn型導電性チャネル層18をエッチングして、絶縁メサを形成することができる。この絶縁メサは、基板10と第1の緩衝層12とp+領域14と第2の緩衝層16及びn型導電性チャネル層18によって構成される側壁55,57を有する。この側壁55,57は、トランジスタの周囲を構成する。絶縁メサの側壁は、p+導電性領域14を通り越して下向きに延びる。図2Dに示すように、絶縁メサは、デバイスの基板10中に延びるように形成することができる。絶縁メサは、デバイスの空乏領域を通り越して延びて、デバイス内の電流の流れをメサ内に閉じ込め、デバイスのキャパシタンスを低減させることができる。絶縁メサは、上述したデバイスを反応性イオンエッチングすることによって形成することが好ましいが、当業者に周知の他の方法を使用して絶縁メサを形成することもできる。さらに、絶縁メサを利用しない場合、デバイスは、陽子衝撃、補償原子(compensating atom)を用いた逆ドープ(conterdoping)、又は当業者に周知の他の方法などの他の方法を使用して分離することができる。
本実施形態では、第2の緩衝層16及びn型導電性チャネル層18のみをエッチングして、絶縁メサを形成することができる。本実施形態では、トランジスタの周囲を構成する側壁55,57は、第2の緩衝層16及びn型導電性チャネル層18によって構成される。
図2Dに示すように、チャネル層18ならびにn+領域13及びn+領域17上の、絶縁層20、例えば、窒化物及び/又は酸化物層の形成を示す。絶縁層20は、成長又は堆積させることができる。図2Eに示すように、フォトレジストを、絶縁層20上に形成する。フォトレジストは、第1の部分47及び第2の部分46を有する。第1の部分47は、n+領域13及びn+領域17上に設け、第2の部分は、ゲート領域13のドレイン側に設ける。図示のように、第1の部分47は、厚さT3を有し、第2の部分46は、第1の部分の厚さT3より薄い厚さT4を有する。第1の部分の厚さT3は、約1.0μmとすることができ、第2の部分T4の厚さは、厚さT3より小さい。
図2Fに示すように、絶縁層20の一部分を、例えば、誘導結合プラズマ(ICP)エッチング又は反応性イオンエッチング(RIE)などのドライエッチング工程を使用してエッチングする。それによって、フォトレジストの浸食を軽減することができる。エッチングの深さは、後のエッチング工程における絶縁体20及びチャネル層18の段差によって、かつ/又はエッチング速度によって決定することができる。
フォトレジストの第2の部分46は、除去することができる。フォトレジストの第2の部分の除去中に、フォトレジストの第1の部分47の一部分も除去できる。フォトレジストの第2の部分46を除去した後、図2Gに示すように、絶縁体20及びSiCチャネル層18をさらにエッチングして、ゲート凹部43を設けることができる。本発明の実施形態によれば、ゲート凹部43は、第1の深さD1及び第2の深さD2を有する。第1の深さD1は、約500Åから約1500Åであり、第2の深さD2は、約700Åから約2200Åである。図2Gに示すように、ゲート凹部43は、絶縁層20を貫通してチャネル層18中に延びる。
図2Gにさらに示すように、ゲート凹部43の第1の深さD1及び第2の深さD2により、チャネル層18は複数の厚さを有する。第1の厚さT1を、チャネル層のソース側に設け、第1の厚さT1より厚い第2の厚さT2を、チャネル層18のドレイン側に設ける。本発明の実施形態では、第1の厚さT1は、約300Åから約800Åであり、第2の厚さT2は、約500Åから約1500Åである。
ゲート凹部43は、第1の側壁43A及び第2の側壁43Bを有する。第1の側壁43Aは、ゲート凹部43のソース側にあり、第2の側壁43Bは、ゲート凹部43のドレイン側にある。チャネル層18のうち第1の厚さT1を有する部分は長さL1を有し、長さL1は、ゲート凹部43の第1の側壁からドレインへ向けて約0.15から約0.3μmである。チャネル層18のうち第2の厚さを有する部分は長さL2を有し、長さL2は、ゲート凹部43の第2の側壁43Bからソースへ向けて約0.2から約0.5μm延びる。図2Hに示すように、フォトレジスト47の第1の部分は、除去することができる。
図3A乃至図3Dは、本発明に係る金属半導体電界効果トランジスタ(MESFET)の他の製造方法の工程(処理ステップ)を示す横断面図である。本発明の実施形態では、ゲート凹部43は、図3A乃至図3Dに示す工程図(処理ステップ)を使用して製造することができる。図3Aを参照して説明する工程は、非特許文献4に詳細に説明されている。同特許文献の開示を、その全体を述べる場合と同様に、参照によって本明細書に組み込む。
図3Aに示すように、第1の部分48及び第2の部分49を有するフォトレジストを、絶縁層20上に設ける。上述したように、第1の部分48は、第2の部分49より厚い。絶縁層20を貫通して、チャネル層18中には及ばずにエッチングする。絶縁層20の一部分を、チャネル層18上に残すことができる。絶縁体20は、チャネル層18をエッチングすることなく絶縁層20をエッチングするように、例えば、選択的エッチング剤を使用してエッチングすることができる。
図3Bに示すように、チャネル層18の一部分を、フォトレジストの第2の部分49及び絶縁層20をマスクとして使用してエッチングする。図3Cに示すように、フォトレジストの第2の部分49は、除去することができ、フォトレジストの第2の部分49によって覆われていた絶縁層20は、例えば、誘導結合プラズマ(ICP)エッチング又は反応性イオンエッチング(RIE)を使用してドライエッチングすることができる。同様に、図3Cに示すように、チャネル層18も、ドライエッチングを使用してエッチングすることができる。チャネル層18のうちあらかじめエッチングされている部分と、チャネル層18のうちフォトレジストの第2の部分49によって覆われていた部分とをどちらもエッチングして、その結果、上述し、かつ図3Dに示すように、深さの異なるチャネル層18を得ることができる。図3Dに示すように、フォトレジストの第1の部分48は、除去することができる。
再び、図2Iを参照すると、MESFETは、この図2Iに示すように完成させることができる。具体的には、マスク(図示せず)を、絶縁層20上に形成することができ、ゲート接点24を、マスクに応じてゲート凹部43内に堆積させることができる。図示しないが、接触窓を、絶縁層20を貫通してn+領域13及びn+領域17までエッチングすることができる。第3の接触窓は、高ドープp+領域14の上の絶縁層20内にエッチングすることができる。次いで、ニッケルを蒸着させて、それぞれソース接点26及びドレイン接点22を堆積させることができる。このニッケルを焼鈍して、図2Iに示すように、オーム接点26,22を形成することができる。そのような堆積及び焼鈍工程は、当業者に周知の従来の技術を利用して実施することができる。例えば、オーム接点26,22は、約2分間、約950℃から約1100℃の温度で焼鈍することができる。ただし、他の時間及び温度を利用することもできる。例えば、約30秒から約10分の時間を、許容可能とすることができる。
図2Iにさらに示すように、MESFETの接触バイアホール42を形成することができる。n型導電性チャネル層18及び第2の緩衝層16を貫通してエッチングし、p+導電性領域14を露出させて、接触バイアホール42を形成することができる。エッチング工程は、例えば、ドライ又はウェットエッチング工程とすることができる。図2Iにさらに示すように、ニッケルを蒸着させて、p+接点25を堆積させることができる。このニッケルを焼鈍して、オーム接点25を形成することができる。そのような堆積及び焼鈍工程は、当業者に周知の従来の技術を利用して実施することができる。例えば、オーム接点25は、約600℃から約1050℃の温度で焼鈍することができる。
図2Iは、また、被覆層28,30及び32を示す。通常は、クロム層(ゲート接点)は、蒸着によって形成する。次いで、ゲート構造は、白金及び金の堆積によって完成することができる。また、被覆層28,30は、ゲート構造の形成の前でも後でも形成することができる。実際には、チタン/白金/金の構造を利用する場合、被覆層の白金及び金の部分は、ゲート構造の白金及び金の部分32と同じ処理ステップで形成することができる。したがって、被覆層28,30は、ゲート接点24の形成の前、又はゲート接点24の形成の後に形成することができる。さらに図示のように、ソース接点26とp+接点は、単一の被覆層28を共有する。単一の被覆層28は、ソースを、高ドープp型導電性領域14に電気的に結合させる。また、上述したように、ゲート凹部43は、2重凹部構造とすることができ、ゲートは、この2重凹部構造の範囲内に配置することもできる。
本発明について、SiC MESFETに関して上述したが、本発明は、SiC MESFETに限定されない。例えば、本発明の実施形態によるMESFETは、例えば、砒化ガリウム(GaAs)MESFET又は窒化ガリウム(GaN)MESFETとすることができる。具体的には、本発明についてGaAs MESFETに関して説明した場合、p型導電性領域は、p型導電性GaAs領域とすることができ、n型導電性チャネル層は、n型導電性GaAs層などとすることができる。
図面及び本明細書では、本発明の典型的な好ましい実施形態を開示してきた。特定の用語を使用するが、それらは、一般的かつ説明的な意味でのみ使用し、特許請求の範囲に述べる本発明の範囲を制限する目的ではない。
Claims (29)
- 金属半導体電界効果トランジスタ(MESFET)の単位セルであって、
ソースとドレイン及びゲートを有するMESFETを含み、前記ゲートは、前記ソースと前記ドレインの間で、前記MESFETのチャネル層上にあり、前記チャネル層は、前記チャネル層のソース側に第1の厚さと、前記チャネル層のドレイン側に、前記第1の厚さより厚い第2の厚さとを有することを特徴とするMESFETの単位セル。 - 前記第1の厚さは、約300Åから約800Åであり、前記第2の厚さT2は、約500Åから約1500Åであることを特徴とする請求項1に記載のMESFET。
- 前記ゲートは、第1の側壁及び第2の側壁を有し、前記第1の側壁は前記ゲートのソース側にあり、前記第2の側壁は前記ゲートのドレイン側にあり、前記第1の厚さを有する前記チャネル層は、前記ゲートの前記第1の側壁から前記ドレインへ向けて約0.15から約0.3μm延びることを特徴とする請求項1に記載のMESFET。
- 前記ゲートは、第1の側壁及び第2の側壁を有し、前記第1の側壁は前記ゲートのソース側にあり、前記第2の側壁は前記ゲートのドレイン側にあり、前記第2の厚さを有する前記チャネル層は、前記ゲートの前記第2の側壁から前記ソースへ向けて約0.2から約0.5μm延びることを特徴とする請求項1に記載のMESFET。
- 炭化ケイ素(SiC)基板をさらに含み、前記チャネル層はSiC基板上にあり、かつn型導電性SiCを含むことを特徴とする請求項1に記載のMESFET。
- 前記チャネル層の厚さは、約500Åから約3000Åであることを特徴とする請求項5に記載のMESFET。
- 前記チャネル層のキャリア濃度は、約1.0×1016cm-3から約2.0×1018cm-3であることを特徴とする請求項5に記載のMESFET。
- 前記チャネル層上に、それぞれ前記ソース及び前記ドレインを構成する第1及び第2のオーム接点をさらに含むことを特徴とする請求項1に記載のMESFET。
- 前記ソースと前記ドレインの間に、前記チャネル層を露出させる凹部をさらに含み、前記凹部は、前記凹部のソース側に、前記チャネル層の前記第1の厚さを構成する第1の深さと、前記凹部のドレイン側に、前記チャネルの前記第2の厚さを構成する第2の深さとを有し、前記ゲートは、前記凹部内に配置されることを特徴とする請求項8に記載のMESFET。
- 前記第1の深さは、約700Åから約2200Åであり、前記第2の深さは、約500Åから約1500Åであることを特徴とする請求項9に記載のMESFET。
- 前記チャネル層上に絶縁層をさらに含み、前記凹部は、前記絶縁層を貫通して前記チャネル層中に延びることを特徴とする請求項9に記載のMESFET。
- 前記絶縁層は、窒化物及び/又は酸化物を含むことを特徴とする請求項11に記載のMESFET。
- 前記MESFETは、前記チャネル層に沿ってピンチオフ電圧の横方向の変動を示すことを特徴とする請求項1に記載のMESFET。
- 炭化ケイ素(SiC)金属半導体電界効果トランジスタ(MESFET)の単位セルであって、
ソースとドレイン及びゲートを有するSiC MESFETを含み、前記ゲートは、前記ソースと前記ドレインの間で、前記MESFETのSiCチャネル層上にあり、前記SiCチャネル層は、前記SiCチャネル層のソース側に第1の厚さと、前記SiCチャネル層のドレイン側に、前記第1の厚さより厚い第2の厚さとを有することを特徴とするSiC MESFETの単位セル。 - 前記第1の厚さは、約300Åから約800Åであり、前記第2の厚さT2は、約500Åから約1500Åであることを特徴とする請求項14に記載のSiC MESFET。
- 前記ゲートは、第1の側壁及び第2の側壁を有し、前記第1の側壁は前記ゲートのソース側にあり、前記第2の側壁は前記ゲートのドレイン側にあり、前記第1の厚さを有する前記SiCチャネル層は、前記ゲートの前記第1の側壁から前記ドレインへ向けて約0.15から約0.3μm延びることを特徴とする請求項14に記載のSiC MESFET。
- 前記ゲートは、第1の側壁及び第2の側壁を有し、前記第1の側壁は前記ゲートのソース側にあり、前記第2の側壁は前記ゲートのドレイン側にあり、前記第2の厚さを有する前記SiCチャネル層は、前記ゲートの前記第2の側壁から前記ソースへ向けて約0.2から約0.5μm延びることを特徴とする請求項14に記載のSiC MESFET。
- 前記SiC MESFETは、前記SiCチャネル層に沿ってピンチオフ電圧の横方向の変動を示すことを特徴とする請求項14に記載のSiC MESFET。
- 金属半導体電界効果トランジスタ(MESFET)の単位セルを形成する方法であって、
ソース、ドレイン、及びゲートを有するMESFETを形成するステップを含み、前記ゲートは、前記ソースと前記ドレインの間で、前記MESFETのチャネル層上にあり、前記チャネル層は、前記チャネル層のソース側に第1の厚さと、前記チャネル層のドレイン側に、前記第1の厚さより厚い第2の厚さとを有することを特徴とする方法。 - 前記チャネル層は、前記ソースと前記ドレインの間に、前記チャネル層を露出させる凹部を構成し、前記凹部は、前記凹部のソース側に、前記チャネル層の前記第1の厚さを構成する第1の深さと、前記凹部のドレイン側に、前記チャネルの前記第2の厚さを構成する第2の深さとを有し、前記ゲートは、前記凹部内に配置されることを特徴とする請求項19に記載の方法。
- 前記第1の深さは、約700Åから約2200Åであり、前記第2の深さは、約500Åから約1500Åであることを特徴とする請求項20に記載の方法。
- 前記凹部を形成するステップは、
前記チャネル層上にフォトレジストを形成するステップであって、前記フォトレジストは第1及び第2の部分を有し、前記第1の部分は、前記ソース及び前記ドレイン上にあり、かつ第3の厚さを有し、前記第2の部分は、ゲート領域のドレイン側にあり、かつ前記第3の厚さより薄い第4の厚さを有するステップと、
前記フォトレジストの前記第1及び第2の部分に応じて前記凹部をエッチングするステップと、
前記フォトレジストの前記第2の部分を除去するステップと、
前記フォトレジストの前記第1の部分に応じて前記凹部をエッチングするステップと
を含むことを特徴とする請求項20に記載の方法。 - 前記凹部を形成するステップは、前記チャネル層上に絶縁層を形成するステップに先行され、
前記フォトレジストの前記第1及び第2の部分に応じて前記凹部をエッチングするステップは、前記フォトレジストの前記第1及び第2の部分に応じて前記ソース側の前記絶縁層中へエッチングするステップを含み、
前記フォトレジストの前記第1の部分に応じて前記凹部をエッチングするステップは、前記フォトレジストの前記第1の部分に応じて、前記絶縁層を貫通し、前記ソース側及び前記ドレイン側の前記チャネル層中へエッチングするステップを含むことを特徴とする請求項22に記載の方法。 - 前記フォトレジストの前記第1及び第2の部分に応じて前記凹部をエッチングするステップは、誘導結合プラズマ(ICP)及び/又は反応性イオンエッチング(RIE)を使用してドライエッチングするステップを含むことを特徴とする請求項23に記載の方法。
- 前記絶縁層上にゲートマスクを形成するステップと、
前記ゲートマスクに応じて前記凹部内に前記ゲートを堆積させるステップとをさらに含むことを特徴とする請求項23に記載の方法。 - 前記凹部を形成するステップは、前記チャネル層上に絶縁層を形成するステップに先行され、
前記フォトレジストの前記第1及び第2の部分に応じて前記凹部をエッチングするステップは、
前記絶縁層のうち前記フォトレジストの前記第1及び第2の部分によって覆われていない部分のみが除去されるように、選択的エッチング剤を使用して前記絶縁層をエッチングするステップと、
前記フォトレジストの前記第2の部分及び前記絶縁層をマスクとして使用して、前記チャネル層のうち前記フォトレジストの前記第1及び第2の部分によって覆われていない部分をエッチングするステップとを含み、
前記フォトレジストの前記第1の部分に応じて前記凹部をエッチングするステップは、
誘導結合プラズマ(ICP)及び/又は反応性イオンエッチング(RIE)を使用して、前記ゲート領域の前記ドレイン側の前記絶縁層をエッチングするステップと、
前記ゲート領域の前記ソース側及び前記ドレイン側の前記チャネル層をエッチングするステップとを含むことを特徴とする請求項22に記載の方法。 - 前記チャネル層を形成するステップは、前記第1の厚さが約300Åから約800Åであり、前記第2の厚さT2が約500Åから約1500Åである前記チャネル層を形成するステップを含むことを特徴とする請求項19に記載の方法。
- 前記ゲートは、第1の側壁及び第2の側壁を有し、前記第1の側壁は前記ゲートのソース側にあり、前記第2の側壁は前記ゲートのドレイン側にあり、また前記第1の厚さを有する前記チャネル層は、前記ゲートの前記第1の側壁から前記ドレインへ向けて約0.15から約0.3μm延びることを特徴とする請求項19に記載の方法。
- 前記ゲートは、第1の側壁及び第2の側壁を有し、前記第1の側壁は前記ゲートのソース側にあり、前記第2の側壁は前記ゲートのドレイン側にあり、前記第2の厚さを有する前記チャネル層は、前記ゲートの前記第2の側壁から前記ソースへ向けて約0.2から約0.5μm延びることを特徴とする請求項19に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/289,158 US7402844B2 (en) | 2005-11-29 | 2005-11-29 | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
PCT/US2006/044139 WO2007064463A1 (en) | 2005-11-29 | 2006-11-14 | Metal semiconductor field effect transistors (mesfets) having channels of varying thicknesses and related methods |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009517883A true JP2009517883A (ja) | 2009-04-30 |
Family
ID=37836915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008543305A Pending JP2009517883A (ja) | 2005-11-29 | 2006-11-14 | 厚さの異なるチャネルを有する金属半導体電界効果トランジスタ及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7402844B2 (ja) |
EP (1) | EP1958264B1 (ja) |
JP (1) | JP2009517883A (ja) |
WO (1) | WO2007064463A1 (ja) |
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2005
- 2005-11-29 US US11/289,158 patent/US7402844B2/en active Active
-
2006
- 2006-11-14 WO PCT/US2006/044139 patent/WO2007064463A1/en active Application Filing
- 2006-11-14 JP JP2008543305A patent/JP2009517883A/ja active Pending
- 2006-11-14 EP EP06837532.8A patent/EP1958264B1/en active Active
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JP2011119512A (ja) * | 2009-12-04 | 2011-06-16 | Denso Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20070120168A1 (en) | 2007-05-31 |
US7402844B2 (en) | 2008-07-22 |
WO2007064463A1 (en) | 2007-06-07 |
EP1958264A1 (en) | 2008-08-20 |
EP1958264B1 (en) | 2016-03-30 |
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