KR100242477B1 - 반도체 장치 - Google Patents

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비센트 비.인그라시아
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Abstract

반도체 장치는 제1부분(13a)과 제2부분(13b)으로 구성된 채널 영역을 갖는다. 채널 영역 제1부분 및 제2부분(13a 및 13b)은 동작 동안 실질적으로 단지 작은 영역만 공핍되도록 설계된다. 따라서 게이트 길이가 짧은 반도체 장치가 제조된다.

Description

반도체 장치
제1도는 본 발명 제1실시예의 확대 단면도.
제2도는 본 발명 제2실시예의 확대 단면도.
제3도는 제2도보다 상위의 제조공정을 거친 본 발명 제2실시예의 확대 단면도.
제4도는 제3도보다 상위의 제조공정을 거친 본 발명 제2실시예의 확대 단면도.
제5도는 제4도보다 더욱 상위의 제조공정을 거친 본 발명 제2실시예의 확대 단면도.
제6도는 제5도보다 더욱 상위의 제조공정을 거친 본 발명 제2실시예의 확대 단면도.
제7도는 제6도보다 더욱 상위의 제조공정을 거친 본 발명 제2실시예의 확대 단면도.
제8도는 초기 제조 공정을 거친 본 발명 제3실시예의 확대 단면도.
제9도는 제8도보다 더욱 상위의 제조공정을 거친 본 발명 제3실시예의 확대 단면도.
제10도는 제9도보다 더욱 상위의 제조공정을 거친 본 발명 제3실시예의 확대 단면도.
제11도는 제10도보다 더욱 상위의 제조공정을 거친 본 발명 제3실시예의 확대 단면도.
제12도는 제11도보다 더욱 상위의 제조공정을 거친 본 발명 제3실시예의 확대 단면도.
제13도는 제12도보다 더욱 상위의 제조공정을 거친 본 발명 제3실시예의 확대 단면도.
제14도는 초기 제조 공정을 거친 본 발명 제4실시예의 확대 단면도.
제15도는 제14도보다 더욱 상위의 제조공정을 거친 본 발명 제4실시예의 확대 단면도.
제16도는 제15도보다 더욱 상위의 제조공정을 거친 본 발명 제4실시예의 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 물질 10a : 제1상면(top surface)
10b : 제2상면 11 : 도핑 영역
13a : 채널 영역의 제1부분 13b : 채널 영역의 제2부분
16 : 절연층 18 : 스페이서(spacer)
22 : 게이트층 23 : 스페이서
25a : 소스 영역 25b : 드레인 영역
본 발명은 게이트 길이가 짧은 갈륨-비화물 장치를 포함한 반도체 장치와 그 제조 방법에 관한 것이다.
MESFET(Metal Semiconductor Field Effect Transistor)와 HEMT(High Electron Mobility Transister)등 갈륨-비화물 장치의 주요 특징은 게이트 길이이다. 게이트 길이는 갈륨-비화물 장치의 주파수 응답에 직접 비례한다. 게이트 길이가 짧을수록 장치의 주파수 응답이 높아지는 것이다. 표준 공정에 따라 제조된 장치는 보통 20GHz의 주파수 응답 능력을 갖는다. MESFET가 100GHz의 주파수 응답 능력을 갖는다면 매우 바람직한 일이다. 그러나 표준 공정기법으로 게이트 길이를 짧게 하는 데는 한계가 있었는데, 현재의 표준 포토리소그래픽 수단을 이용한 공정에는 제한 조건이 있기 때문이다. 게이트 길이를 짧게 하기 위해서 표준 포토리소그래픽 수단보다 전자빔 기법을 이용할 수 있다. 그러나 현재로서는 전자빔 공정장치를 제조하기가 매우 어렵고 사용료가 매우 비싸다. 따라서 전자빔 기법을 사용하지 않고서, 자동-정렬 게이트 공정(self-aligned gate process)을 이용해 게이트 거리가 짧은 장치를 제조할 수 있다면 매우 바람직하다. 자동-정렬 게이트 공정은 재현성을 높이고, 장치의 기생 용량을 줄인다.
반도체 장치는 반도체 물질로 구성되며, 상면(top surface)을 갖는다. 제1도전성 형태를 갖는 채널 영역 제1부분은 상면(top surface)으로부터 반도체 물질 내부에 확장되게 반도체 물질에 형성된다. 제1도전성 형태를 갖는 채널 영역 제2부는 상면으로부터 반도체 내부에 확장되게 형성되는데, 이때 채널영역 제2부분은 채널 영역 제1부분에 이어지고 채널 영역 제1부분보다 반도체 물질 내부로 더욱 깊숙한 곳까지 이른다. 게이트층은 채널 영역 제1부분과 2부분상의 상면에 배치된다.
제1도는 중간 제조 공정을 거친 본 발명 제1실시예의 확대 단면도를 보여준다.
제1도는 제1상면(10a)을 갖는 반도체 물질(10)을 나타낸 것이다.
양호한 실시예에서, 반도체 물질(10)은 주로 도핑되지 않은 갈륨-비화물인 반절연체 기판으로 구성된다. 이 반도체 물질(10)에, 채널 영역 제1부분(13a)이 제1상면(10a)으로부터 반도체 내부에 확장되게 형성된다. 채널 영역의 제1부분(13a)은 제1도전성 형태를 갖는다. 양호한 실시예에서, 채널 영역 제1부분(13a)은 실리콘등 적당한 N형 도핑물을 이온 이식함으로써 형성된다. 채널 영역 제2부분(13b)은 제1상면(10a)으로부터 반도체 물질(10)로 확장되게 제1부분(13a)에 연속하고 제1부분(13a)보다 반도체 물질 내부 더욱 깊숙한 곳까지 이르도록 형성된다. 채널 영역 제2부분(13b)또한 제1도전성 형태를 가지며, 이온이식으로 형성된다. 채널 영역 제2부분(13b)은 반도체 장치가 동작하는 동안 실질적으로 공핍되지 않도록 형성된다.
계속해서 게이트층(22)이 채널 영역 제1부분(13a) 일부와 채널 영역 제2부분(13b) 일부에 걸쳐 배치되도록 제1상면(10a)의 일부에 형성된다. 이 게이트층(22)은 내화성 금속으로 구성된다. 채널 영역 제2부는 동작 동안 실질적으로 공핍되지 않기 때문에 채널 영역 제1부분(13a)과 게이트층(22)이 겹친 부분이 게이트 실효 길이가 된다. 제1도전성 형태를 갖는 소스/드레인 영역(25a 와 25b)이 채널 영역 제1부분(13a)과 채널 영역 제2부분(13b)에 각각 부분적으로 겹치도록 반도체 물질(10)에 형성된다. 소스/드레인 영역(25a 와 25b)은 보통 적당한 N+형 도핑물을 이온 이식함으로써 형성된다. 제1도는 MESFET의 주요부분을 보여주고 있다. 물론 이 분야의 숙련자라면 이런 장치를 제조하는 방법으로 여러 가지가 있다고 인정할 것이다. 가령 채널 영역 제1부분(13a)을 형성하는 방법으로 기판(10)위에 에픽택셜층(epitaxial)을 성장하는 방법이 있다. 또한 채널 영역 제1부분(13a)을 N+형 GaAs층을 포함한 다층 채널 영역으로 대체함으로써 제1도의 장치는 HEMT 장치가 될 수 있다. 채널 영역 제2부분(13b)을 포함하지 않는 MEMT장치의 형성법에 관해서는 이 분야의 숙련자라면 잘 알고 있다.
제2도 내지 제7도는 본 발명에 따른 반도체 MESFET 제2실시예의 공정을 보여준다.
제2도는 초기 공정 단계를 거친 본 발명의 제2실시예를 보여준다. 제1도와 동일하거나 유사한 영역 또는 층을 언급하는 데는 제1도에 사용된 것과 같은 번호가 사용된다. 도핑영역(11)은 반도체 물질(10)의 내부에 제2도전성 형태를 갖는 적당한 도핑물(본 실시예에서는 P형)을 선택적으로 이온 이식함으로써 형성된다. 그 후 제1형 도전성을 갖는 적당한 도핑물을 이온 이식함으로써 채널 영역 제1부분(13a)이 도핑영역(11) 내부에 형성된다. 양호한 실시예에서, 실리콘이 대략 40kev의 에너지와 1×1013atoms/㎤의 밀도로 이온 이식된다. 이식 밀도와 에너지로 다른 값을 사용할 수도 있다. 도핑 영역(11)은 채널 영역 제1부분(13a)의 특성을 향상시키기 위한 것이며, 실제 장치를 형성하는데 반드시 필요한 것은 아니다. 따라서 본 실시예는 물론 여기 서술한 다른 실시예도 도핑 영역(11)을 가질 수도 있고 갖지 않을 수도 있다.
채널 영역 제1부분(13a)이 형성된 후, 절연층(16)이 반도체 물질(10)의 제1상면(10a)에 형성되고 계속해서 제1상면(10a)의 일부에 패턴화 된다. 절연층(16)은 보통 실리콘 2 산화물(silicon dioxide), 실리콘 질화물(silicon nitride), 실리콘 질산화물(silicon oxynitride ) 또는 그들의 혼합물로 구성된다. 절연층(16)의 두께는 보통 0.2 내지 0.3 마이크론(micron)정도이다.
제3도는 좀더 상위의 공정을 거친 제2도의 구조이다. 등각층(conformal layer)이 기판(10)의 제1상면(10a)과 절연층(16)위에 형성된 후 에칭되어 스페이서(spaces)(18)를 형성한다. 이 과정에는 이방성 에칭(anisotoropic etch)을 이용한 스페이서 형성법이 널리 쓰인다. 등각층 또는 스페이서(18)는 금속층, 실리콘2산화물, 실리콘 질화물, 실리콘 질산화물 또는 이들의 혼합물 따위로 구성된다. 양호한 실시예에서 등각층 또는 스페이서(18)는 내화성 금속으로 구성된다.
제4도 좀더 상위의 공정을 거친 제3도의 구조이다. 스페이서(18)에 인접한 도핑영역(11)과 채널 영역 제1부(13a)가 에칭으로 제거되어 반도체 물질(10)에 제2상면(10b)을 형성한다. 그 뒤 스페이서(18)는 등방성 에칭됨으로써 폭과 두께가 줄어든다. 보통, 스페이서(18)에서 200옹스트롬 정도가 제거된다.
제5도는 좀 더 상위의 공정을 거친 제4도의 구조이다. 채널 영역 제1부(13a)를 형성하기 위해 사용된 이온 이익과 비슷한 선택적 이온 이식으로 채널 영역 제2부분(13b)을 형성한다. 스페이서(18)와 절연층(16)은 도핑물이 그 아래로 침투하지 못하게 하여 채널 영역 제2부분(13b)이 스페이서(18)로부터 확장되게 반도체 물질(10)에 형성되게 한다. 절연층(16)은 스페이서(18)의 폭으로 결정된 거리만큼 채널 영역 제2부분으로부터 떨어져 있다. 제1도전성 형태를 갖는 적당한 도핑물을 사용하여 영역(13b)을 형성한다. 채널 영역 제1부분과 2부분(13a 와 13b)은 연속된 영역을 형성한다. 본 실시예에서 MESFET의 게이트 길이는 스페이서(18)에 의해 확정되는데, 앞서 설명한 바와 같이 채널 영역 제2부분(13b)은 동작 동안 실질적으로 공핍되지 않기 때문이다. 즉, 자동-정렬 게이트를 갖는 MESFET가 제시된 것이다.
제6도는 좀더 상위의 공정을 거친 제5도의 구조이다. 주로 내화성 금속으로 구성된 층이 제6도에 보인 구조의 표면에 형성된다. 그 뒤 이 층은 게이트층(22)를 형성하도록 패턴화 되는데, 이 게이트층(22)은 절연층(16) 일부와 채널 영역 제2부분(13b)의 일부위에 위치한다. 스페이서(18)가 절연층으로 구성된다면 게이트층(22)이 형성되기 전에 제거된다. 그러나 스페이서가 금속으로 구성된다면 도면에 보인 바처럼 그대로 남는다.
제7도는 좀더 상위의 공정을 거친 제6도의 구조이다. 그 위에 게이트층(22)이 형성되지 않은 절연층은 표준 공정을 이용해 제거된다. 계속하여 등각층이 형성되고 에칭되어 게이트층(22)과 절연층(16)에 인접한 스페이서를 형성한다. 그 뒤 제1형 도전성을 갖는 도핑물(여기서는 N+형)을 이온 이식함으로써 소스/드레인 영역(25a)은 반도체 물질(10)의 제2상면(106)에, 소스/드레인 영역(256)은 반도체 물질(10)의 제1상면(10a)에 형성된다. MESFET를 완성하는데는 종래 방법이 이용되는데, 이는 잘 알려진 기술이라 여기에서는 설명하지 않았다.
제8도 내지 제13도는 본 발명에 따른 반도체 MESFET의 세 번째 실시예의 공정을 보여준다. 제2도 내지 제7도와 동일하거나 유사한 영역 또는 층을 언급할 때 제2도 내지 제7도에서 사용된 도면부호를 그대로 사용하였다. 또한 그들에 대한 제조 공정도 실질적으로 제2도 내지 제7도를 언급하며 논의한 공정과 동일하므로 상세한 설명은 더 이상 하지 않겠다. 제8도는 초기 공정 단계를 거친 본 발명 제3실시예를 보여준다. 이 실시예에서 반도체 물질(10)일부가 에칭되어 제2상면(10b)을 형성한다. 이 과정은 이 분야에 이미 잘 알려진 표준 공정으로 이루어진다.
제9도는 좀더 상위의 공정을 거친 제8도의 구조이다. 스페이서(18)는 제1상면(10a)에 인접한 제1상면위에 형성된다. 계속하여 제1부분(13a)과 제2부분(13b)을 차지하는 채널 영역이 반도체 물질에 이온 이식함으로써 형성되고 제1상면과 제2상면(10a 와 10b)으로부터 반도체 물질(10)로 확장된다.
제10도는 좀더 상위의 공정을 거친 제9도의 구조이다. 스페이서(18)는 두께와 폭이 줄어든다. 그 뒤 도핑 영역(11)이 채널 영역 제1부와 제2부(13a 와 13b)보다 반도체 물질(10)내부 더욱 깊숙한 곳까지 이르도록 형성된다.
제11도는 좀더 상위의 공정을 거친 제10도의 구조이다. 게이트층(22)이 형성되고 패턴화 되어 제1상면(10a)일부와 제2상면(106) 일부에 위치된다.
제12도는 좀더 상위의 공정을 거친 제11도의 구조이다. 스페이서(23)는 게이트층(22)에 인접하게 형성된다.
제13도는 좀더 상위의 공정을 거친 제12도의 구조이다. 소스/드레인 영역(25a 와 25b)은 반도체 물질(10)에 형성된다. MESFET를 완성하는데는 종래 방법을 이용한다.
제14도 내지 제19도는 본 발명에 따른 반도체 MESFET의 제4실시예의 공정을 보여준다. 제2도 내지 제13도에 보인 것과 동일하거나 유사한 영역 또는 층을 언급할 때는 제2도 내지 제13도에서 사용한 것과 동일한 도면 부호를 사용하였다. 제14도는 초기 공정 단계를 거친 본 발명 제4실시예를 보여준다. 이 실시예에서는 절연층(16)이 제2도에서 처럼 제1상면(10a)일부상에 형성된다. 다음, 스페이서(18)가 절연층(16)에 인접한 표면(10a)에 형성된다. 그리고 제1부분(13a)과 제2부분(13b)을 차지하는 채널 영역이 형성된다. 그 뒤 도핑 영역(11)이 형성된다. 영역(13a)과 영역(13b) 및 영역(11)을 형성하는 순서는 서로 바뀔 수 있다.
제15도는 좀더 상위의 공정을 거친 제14도의 구조이다. 게이트(22)가 형성되고 그 뒤 스페이서(23)가 제2실시예를 참조하며, 설명한 바대로 게이트층(22)에 인접하게 형성된다. 그 후 게이트층(22) 또는 스페이서(23)로 보호되지 않은 절연층(16)은 제거된다.
제16도는 좀더 상위의 공정을 거친 제15도의 구조이다. 소스/드레인 영역(25a 와 25b)이 반도체 물질(10)에 형성된다. 그후 표준 공정을 사용해 MESFET가 완성된다.
자동-정렬 MESFET를 제조하는 여러 가지 방법이 제시되었다. MESFET의 게이트 길이는 제2도 내지 제4도 실시예에서 스페이서(18)에 의해 확정된다. 게이트 실효 길이가 대략 0.1 내지 0.2마이크론인 MESFET가 본 발명에 따라 제조될 수 있다. 이 게이트 길이는 표준 사진 석판 인쇄술로 제조된 MESFET의 게이트 길이보다 짧은 것이고, 따라서 본 발명에 의하여 좀더 높은 주파수 응답을 갖는 장치가 제조되는 것이다.

Claims (3)

  1. 상면(10a)을 가진 반도체 물질(10)과; 상면(10a)으로부터 반도체 물질(10)내로 확장되게 상기 반도체 물질(10)에 형성된 제1도전성 형태의 채널 영역의 제1부분(13a)과; 상면(10a)으로부터 반도체 물질(10)내로 확장되게 상기 반도체 물질(10)에 형성되며, 상기 채널 영역의 제1부분(13a)과 연속하고 채널 영역의 제1부분(13a)보다 상면(10a)의 일부로부터 반도체 물질(10)로 더 확장하는 제1도전성 형태의 채널 영역의 제2부분(13b)과; 채널 영역의 제1부분(13a)의 일부의 위쪽의 상면(10a)의 제1부분에 배치되고 채널 영역의 제2부분(13b)으로부터 소정 거리 떨어져 배치된 절연층(16)과; 채널 영역의 제1부분 및 제2부분(13a, 13b)의 일부의 위쪽의 상면(10a)에 배치되고 상기 절연층(16)에 인접하며, 게이트 실효 길이는 소정 거리로 설정되는 게이트층(22)을 포함하는 반도체 장치.
  2. 상면(10a)을 가진 반도체 물질(10)과; 상면(10a)으로부터 반도체 물질(10)내로 확장되게 상기 반도체 물질(10)에 형성된 제1도전성 형태의 채널 영역의 제1부분(13a)과; 상면(10a)으로부터 반도체 물질(10)내로 확장되게 상기 반도체 물질(10)에 형성되며, 상기 채널 영역의 제1부분(13a)과 연속하고 상기 반도체 장치의 동작동안 실질적으로 공핍되지 않는 제1도전성 형태의 채널 영역의 제2부분(13b)과; 채널 영역의 제1부분(13a)의 일부의 위쪽의 상면(10a)의 제1부분에 배치되고 채널 영역의 제2부분(13b)으로부터 소정 거리 떨어져 배치된 절연층(16)과; 절연층(16)에 인접한 상면의 제1부분에 배치된 스페이서(18)와; 상기 절연층(16)의 일부와 채널 영역(13a)의 제1 및 제2부분의 일부의 위쪽의 상면(10a)의 제2부분에 배치되고 제1스페이서상에 배치된 게이트층과; 절연층의 일부와 반도체 물질의 일부위에 게이트층에 인접하게 배치된 제2스페이서(23)를 포함하는 반도체 장치.
  3. 제1상면(10a) 및 제2상면(10b)을 갖고, 바닥면을 가지며, 제2상면이 제1상면보다 낮은 레벨인 반도체 물질(10)과; 제1상면(10a)으로부터 반도체 물질(10)내로 확장되게 상기 반도체 물질(10)에 형성된 제1도전성 형태의 채널 영역의 제1부분(13a)과; 제2상면(10b)으로부터 반도체 물질(10)내로 확장되고 제1상면(10a)의 일부로부터 반도체 물질(10)내로 확장되게 상기 반도체 장치에 형성되며, 상기 채널 영역의 제1부분(13a)과 연속하고 상기 반도체 장치의 동작 동안 실질적으로 공핍되지 않으며, 상기 채널 영역의 제2부분은 채널 영역의 제1부분보다 바닥면에 보다 근접한 반도체 물질로 확장되는 제1도전성 형태의 채널 영역의 제2부분(13b)과; 채널 영역의 제1부분(13a)의 일부의 위쪽의 제1상면(10a)의 제1부분에 배치되고 채널 영역의 제2부분(13b)으로부터 소정 거리 떨어져 배치된 절연층(16)과; 상기 절연층(16)의 일부와 채널 영역(13a)의 제1부분 및 제2부분의 일부의 위쪽의 제1상면(10a) 제2부분에 배치되고 채널 영역의 제2부분(13b)의 일부의 위쪽의 제2상면(10b)의 제1부분에 배치된 게이트층(22)을 포함하는 반도체 장치.
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