JPH05243278A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000000463 material Substances 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 230000005669 field effect Effects 0.000 abstract description 2
- 239000000969 carrier Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 24
- 125000006850 spacer group Chemical group 0.000 description 22
- 238000000034 method Methods 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
Abstract
(57)【要約】 （修正有）
【目的】ゲート長が短く、周波数応答のより高い金属半
導体電界効果トランジスタ（ＭＥＳＦＥＴ）の提供。 【構成】半導体材料１０内に、上面１０ａから延在する
第１導電型のチャンネル領域の第１及び第２部分１３
ａ，１３ｂを設け、第２部分１３ｂは第１部分１３ａと
連続し、第１部分１３ａよりも半導体材料１０内に入り
込んでいる。上面１０ａにはゲート層２２が配置され
る。第２部分１３ｂは動作中、空乏状態にならないよう
に設計される。
導体電界効果トランジスタ（ＭＥＳＦＥＴ）の提供。 【構成】半導体材料１０内に、上面１０ａから延在する
第１導電型のチャンネル領域の第１及び第２部分１３
ａ，１３ｂを設け、第２部分１３ｂは第１部分１３ａと
連続し、第１部分１３ａよりも半導体材料１０内に入り
込んでいる。上面１０ａにはゲート層２２が配置され
る。第２部分１３ｂは動作中、空乏状態にならないよう
に設計される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、ゲート長の
短いヒ化ガリウム装置を含むがそれに限定されない半導
体装置と、その製造方法とに関する。
短いヒ化ガリウム装置を含むがそれに限定されない半導
体装置と、その製造方法とに関する。
【０００２】
【従来の技術と発明が解決しようとする課題】ＭＥＳＦ
ＥＴ（金属半導体電界効果トランジスタ）や、ＨＥＭＴ
（電子移動度トランジスタ）などのヒ化ガリウム装置の
重要な特徴は、そのゲート長にある。ゲートの長さは、
このようなヒ化ガリウム装置の周波数応答に直接比例す
る。ゲート長の短い装置ほど、高い周波数応答を達成す
ることができる。標準の過程により製造された装置は通
常２０ＧＨｚの可能出力をもつ。１００ＧＨｚの可能出
力を有するＭＥＳＦＥＴを製造することが望ましい。し
かし過去においては、標準の処理技術を用いては、ゲー
ト長をいかに小さく製造するかということに関する制約
があった。これは、現在の標準フォトリソグラフィ手段
の処理上の制約によるものであった。さらに短いゲート
長を達成する方法として、標準のフォトリソグラフィ手
段ではなく電子ビーム技術を用いる方法がある。しかし
電子ビーム処理は製造性があまり良くなく、現在のとこ
ろ非常に高価である。また、電子ビーム技術を用いず
に、自己整合ゲート過程を用いてゲート長の短い装置を
製造することも望ましい。自己整合ゲート過程を用いる
と、再現性が良くなり、装置内の寄生容量が小さくな
る。
ＥＴ（金属半導体電界効果トランジスタ）や、ＨＥＭＴ
（電子移動度トランジスタ）などのヒ化ガリウム装置の
重要な特徴は、そのゲート長にある。ゲートの長さは、
このようなヒ化ガリウム装置の周波数応答に直接比例す
る。ゲート長の短い装置ほど、高い周波数応答を達成す
ることができる。標準の過程により製造された装置は通
常２０ＧＨｚの可能出力をもつ。１００ＧＨｚの可能出
力を有するＭＥＳＦＥＴを製造することが望ましい。し
かし過去においては、標準の処理技術を用いては、ゲー
ト長をいかに小さく製造するかということに関する制約
があった。これは、現在の標準フォトリソグラフィ手段
の処理上の制約によるものであった。さらに短いゲート
長を達成する方法として、標準のフォトリソグラフィ手
段ではなく電子ビーム技術を用いる方法がある。しかし
電子ビーム処理は製造性があまり良くなく、現在のとこ
ろ非常に高価である。また、電子ビーム技術を用いず
に、自己整合ゲート過程を用いてゲート長の短い装置を
製造することも望ましい。自己整合ゲート過程を用いる
と、再現性が良くなり、装置内の寄生容量が小さくな
る。
【０００３】
【課題を解決するための手段】半導体材料によって構成
される、上面を有する半導体装置である。第１導電型の
チャンネル領域の第１部分が、上面から半導体材料内ま
で延在して半導体材料内に形成される。第１導電型のチ
ャンネル領域の第２部分が、上面から半導体材料内まで
延在して半導体材料内に形成されるが、このときチャン
ネル領域の第２部分はチャンネル領域の第１部分と連続
しており、チャンネル領域の第１部分よりもさらに、上
面から半導体材料内に入り込んでいる。チャンネル領域
の第１および第２部分上の上面に、ゲート層が配置され
る。
される、上面を有する半導体装置である。第１導電型の
チャンネル領域の第１部分が、上面から半導体材料内ま
で延在して半導体材料内に形成される。第１導電型のチ
ャンネル領域の第２部分が、上面から半導体材料内まで
延在して半導体材料内に形成されるが、このときチャン
ネル領域の第２部分はチャンネル領域の第１部分と連続
しており、チャンネル領域の第１部分よりもさらに、上
面から半導体材料内に入り込んでいる。チャンネル領域
の第１および第２部分上の上面に、ゲート層が配置され
る。
【０００４】
【実施例】図１は本発明の第１実施例の、製造の中間段
階における拡大断面図である。図１は、第１上面１０ａ
を有する半導体材料１０を図示している。好適な実施例
においては、半導体材料１０は、半絶縁性基板、好まし
くは未ドーピング状態のヒ化ガリウムにより構成され
る。半導体材料１０において、チャンネル領域の第１部
分１３ａが、第１上面１０ａから半導体材料１０内に延
在して形成される。チャンネル領域の第１部分１３ａ
は、第１導電型である。好適な実施例においては、チャ
ンネル領域の第１部分１３ａは、シリコンなどの適切な
ドーパントのイオン注入によりＮ型に形成される。チャ
ンネル領域の第２部分１３ｂは、第１上面１０ａから半
導体材料１０内に延在して形成され、このときチャンネ
ル領域の第２部分１３ｂは第１部分１３ａと連続してい
るが、第１部分１３ａよりも半導体材料１０内に入り込
んでいる。チャンネル領域の第２部分１３ｂも第１導電
型であり、これもイオン注入により形成される。チャン
ネル領域の第２部分１３ｂは、半導体装置の動作中に実
質的な空乏状態にならないように形成される。
階における拡大断面図である。図１は、第１上面１０ａ
を有する半導体材料１０を図示している。好適な実施例
においては、半導体材料１０は、半絶縁性基板、好まし
くは未ドーピング状態のヒ化ガリウムにより構成され
る。半導体材料１０において、チャンネル領域の第１部
分１３ａが、第１上面１０ａから半導体材料１０内に延
在して形成される。チャンネル領域の第１部分１３ａ
は、第１導電型である。好適な実施例においては、チャ
ンネル領域の第１部分１３ａは、シリコンなどの適切な
ドーパントのイオン注入によりＮ型に形成される。チャ
ンネル領域の第２部分１３ｂは、第１上面１０ａから半
導体材料１０内に延在して形成され、このときチャンネ
ル領域の第２部分１３ｂは第１部分１３ａと連続してい
るが、第１部分１３ａよりも半導体材料１０内に入り込
んでいる。チャンネル領域の第２部分１３ｂも第１導電
型であり、これもイオン注入により形成される。チャン
ネル領域の第２部分１３ｂは、半導体装置の動作中に実
質的な空乏状態にならないように形成される。
【０００５】次に、ゲート層２２が、チャンネル領域の
第１部分１３ａと、チャンネル領域の第２部分１３ｂと
の上の第１上面１０ａ上に延在して形成される。ゲート
層２２は、屈折金属より構成される。チャンネル領域の
第２部分１３ｂは、動作中に実質的に空乏状態にならな
いので、有効ゲート長はチャンネル領域１３ａの第１部
分上にゲート層２２を重ね合わせることにより設定され
る。その後、第１導電型のソース／ドレーン領域２５
ａ，２５ｂが、半導体材料１０内に、チャンネル領域の
第１部分１３ａとチャンネル領域の第２部分１３ｂの部
分に重なって形成される。ソース／ドレーン領域２５
ａ，２５ｂは、適切なＮ+ドーパントのイオン注入によ
り形成されることが好ましい。
第１部分１３ａと、チャンネル領域の第２部分１３ｂと
の上の第１上面１０ａ上に延在して形成される。ゲート
層２２は、屈折金属より構成される。チャンネル領域の
第２部分１３ｂは、動作中に実質的に空乏状態にならな
いので、有効ゲート長はチャンネル領域１３ａの第１部
分上にゲート層２２を重ね合わせることにより設定され
る。その後、第１導電型のソース／ドレーン領域２５
ａ，２５ｂが、半導体材料１０内に、チャンネル領域の
第１部分１３ａとチャンネル領域の第２部分１３ｂの部
分に重なって形成される。ソース／ドレーン領域２５
ａ，２５ｂは、適切なＮ+ドーパントのイオン注入によ
り形成されることが好ましい。
【０００６】図１は、ＭＥＳＦＥＴ装置の主要部品を示
している。もちろん、当業者は、図示の装置の製造する
ために多くの方法が存在することを理解されよう。例え
ば、チャンネル領域の第１部分１３ａを製造する別の方
法として、基板１０上でのエピタキシャル層成長による
方法がある。さらに図１の装置は、チャンネル領域の第
１部分１３ａを、Ｎ+ＧａＡｓ層，Ｎ- ＧａＡｓ層，Ｎ
- ＧａＡｌＡｓ層および未ドーピング状態のＧａＡｓ
層を含む多層チャンネル領域と置き換えて、ＨＥＭＴ装
置として形成することもできる。チャンネル領域の第２
部分１３ｂを含まないＨＥＭＴ装置の形成は、当業者に
はよく知られている。
している。もちろん、当業者は、図示の装置の製造する
ために多くの方法が存在することを理解されよう。例え
ば、チャンネル領域の第１部分１３ａを製造する別の方
法として、基板１０上でのエピタキシャル層成長による
方法がある。さらに図１の装置は、チャンネル領域の第
１部分１３ａを、Ｎ+ＧａＡｓ層，Ｎ- ＧａＡｓ層，Ｎ
- ＧａＡｌＡｓ層および未ドーピング状態のＧａＡｓ
層を含む多層チャンネル領域と置き換えて、ＨＥＭＴ装
置として形成することもできる。チャンネル領域の第２
部分１３ｂを含まないＨＥＭＴ装置の形成は、当業者に
はよく知られている。
【０００７】図２ないし図７は、本発明による第２実施
例の半導体ＭＥＳＦＥＴの製造過程を図示する。図２
は、本発明の第２実施例の製造の開始段階を示す。図１
に用いられたのと同じ番号は、同一のまたは類似の領域
または層を示すために用いられるものとする。まず、半
導体材料１０内に、第２導電型、本発明ではＰ型の適切
なドーパントの選択的イオン注入により、被ドーピング
領域１１が形成される。次に、チャンネル領域の第１部
分１３ａが、第１導電型の適切なドーパントのイオン注
入により被ドーピング領域１１内に形成される。好適な
実施例においては、約４０ＫｅＶのエネルギにおいて１
立方センチあたり約１Ｘ１０13原子の線量でシリコンが
イオン注入される。他の適切な線量およびエネルギを用
いることもできる。被ドーピング領域１１は、チャンネ
ル領域の第１部分１３ａの特性を強化するために用いら
れるが、稼働装置を形成するために絶対必要なものでは
ない。このように、本実施例は、ここに説明される他の
実施例と同様に、被ドーピング領域１１があってもなく
ても形成することができる。
例の半導体ＭＥＳＦＥＴの製造過程を図示する。図２
は、本発明の第２実施例の製造の開始段階を示す。図１
に用いられたのと同じ番号は、同一のまたは類似の領域
または層を示すために用いられるものとする。まず、半
導体材料１０内に、第２導電型、本発明ではＰ型の適切
なドーパントの選択的イオン注入により、被ドーピング
領域１１が形成される。次に、チャンネル領域の第１部
分１３ａが、第１導電型の適切なドーパントのイオン注
入により被ドーピング領域１１内に形成される。好適な
実施例においては、約４０ＫｅＶのエネルギにおいて１
立方センチあたり約１Ｘ１０13原子の線量でシリコンが
イオン注入される。他の適切な線量およびエネルギを用
いることもできる。被ドーピング領域１１は、チャンネ
ル領域の第１部分１３ａの特性を強化するために用いら
れるが、稼働装置を形成するために絶対必要なものでは
ない。このように、本実施例は、ここに説明される他の
実施例と同様に、被ドーピング領域１１があってもなく
ても形成することができる。
【０００８】チャンネル領域の第１部分１３ａが形成さ
れた後、誘電層１６が半導体材料１０の第１上面１０ａ
上に形成され、その後パターニングされて第１上面１０
ａの部分上に配置される。誘電層１６は、２酸化シリコ
ン，窒化シリコン，酸窒化シリコン（*2）などの誘電層
や、それらの組合せにより構成されることが好ましい。
好適な実施例においては、誘電層１６は窒化シリコンに
よって構成される。誘電層１６の厚みは約０．２ないし
０．３ミクロンであることが好ましい。
れた後、誘電層１６が半導体材料１０の第１上面１０ａ
上に形成され、その後パターニングされて第１上面１０
ａの部分上に配置される。誘電層１６は、２酸化シリコ
ン，窒化シリコン，酸窒化シリコン（*2）などの誘電層
や、それらの組合せにより構成されることが好ましい。
好適な実施例においては、誘電層１６は窒化シリコンに
よって構成される。誘電層１６の厚みは約０．２ないし
０．３ミクロンであることが好ましい。
【０００９】図３は、図２の構造の処理がさらに進んだ
段階を示す。基板１０の第１上面１０ａ上と、誘電層１
６との上に同形層が形成され、その後エッチングされて
スペーサ１８が形成される。非等方性エッチングを用い
てスペーサを形成する方法は当技術ではよく知られてい
る。同形層またはスペーサ１８は、金属層と、２酸化シ
リコン，窒化シリコン，酸窒化シリコンなどの誘電層、
またはそれらの組合せにより構成することが好ましい。
好適な実施例においては、同形層またはスペーサ１８は
屈折金属より形成される。図４は、図３の構造の処理が
さらに進んだ段階を示す。エッチングが行われて、被ド
ーピング領域１１の部分と、領域隣接スペーサ１８内の
チャンネル領域の第１部分１３ａとが除去され、半導体
材料１０内に第２上面１０ｂが形成される。その後、ス
ペーサ１８の幅と厚みとは、非等方性エッチングにより
小さくなる。約２００オングストロームをスペーサ１８
から除去することが好ましい。
段階を示す。基板１０の第１上面１０ａ上と、誘電層１
６との上に同形層が形成され、その後エッチングされて
スペーサ１８が形成される。非等方性エッチングを用い
てスペーサを形成する方法は当技術ではよく知られてい
る。同形層またはスペーサ１８は、金属層と、２酸化シ
リコン，窒化シリコン，酸窒化シリコンなどの誘電層、
またはそれらの組合せにより構成することが好ましい。
好適な実施例においては、同形層またはスペーサ１８は
屈折金属より形成される。図４は、図３の構造の処理が
さらに進んだ段階を示す。エッチングが行われて、被ド
ーピング領域１１の部分と、領域隣接スペーサ１８内の
チャンネル領域の第１部分１３ａとが除去され、半導体
材料１０内に第２上面１０ｂが形成される。その後、ス
ペーサ１８の幅と厚みとは、非等方性エッチングにより
小さくなる。約２００オングストロームをスペーサ１８
から除去することが好ましい。
【００１０】図５は、図４の構造のさらに処理が進んだ
段階を示す。チャンネル領域の第１部分１３ａを形成す
るために用いられたイオン注入と同様の選択的イオン注
入が実行され、チャンネル領域の第２部分１３ｂが形成
される。スペーサ１８と誘電層１６とにより、その下に
ドーパントが浸透することが妨げられ、チャンネル領域
の第２部分１３ｂが、スペーサ１８から遠ざかる方向に
延在して形成される。誘電層１６は、チャンネル領域の
第２部分１３ｂから所定の距離だけ離れて置かれるが、
この距離はスペーサ１８の幅により決まる。第１導電型
の適切なドーパントを用いて領域１３ｂを形成する。チ
ャンネル領域の第１および第２部分１３ａ，１３ｂは共
に、連続領域を形成する。この実施例におけるＭＥＳＦ
ＥＴのゲート長は、スペーサ１８により設定されるが、
これは、前述のように、チャンネル領域の第２部分１３
ｂが動作中に実質的な空乏状態にならないように製造さ
れるためである。また図からわかるように、自己整合ゲ
ートをもつＭＥＳＦＥＴを製造する方法が提供されてい
る。
段階を示す。チャンネル領域の第１部分１３ａを形成す
るために用いられたイオン注入と同様の選択的イオン注
入が実行され、チャンネル領域の第２部分１３ｂが形成
される。スペーサ１８と誘電層１６とにより、その下に
ドーパントが浸透することが妨げられ、チャンネル領域
の第２部分１３ｂが、スペーサ１８から遠ざかる方向に
延在して形成される。誘電層１６は、チャンネル領域の
第２部分１３ｂから所定の距離だけ離れて置かれるが、
この距離はスペーサ１８の幅により決まる。第１導電型
の適切なドーパントを用いて領域１３ｂを形成する。チ
ャンネル領域の第１および第２部分１３ａ，１３ｂは共
に、連続領域を形成する。この実施例におけるＭＥＳＦ
ＥＴのゲート長は、スペーサ１８により設定されるが、
これは、前述のように、チャンネル領域の第２部分１３
ｂが動作中に実質的な空乏状態にならないように製造さ
れるためである。また図からわかるように、自己整合ゲ
ートをもつＭＥＳＦＥＴを製造する方法が提供されてい
る。
【００１１】図６は図５の構造のさらに処理が進んだ段
階を示す。好ましくは屈折金属によって構成される層
が、図６に示される構造の表面上に形成される。次にこ
の層をパターニングして、誘電層１６の一部分と、チャ
ンネル領域の第２部分１３ｂとの上に延在するゲート層
２２が形成される。スペーサ１８が誘電層によって構成
されるときは、これはゲート層２２の形成に先立ち除去
される。しかし、スペーサ１８が屈折金属層によって構
成されるときは、これは図に示されるままの状態で残
る。
階を示す。好ましくは屈折金属によって構成される層
が、図６に示される構造の表面上に形成される。次にこ
の層をパターニングして、誘電層１６の一部分と、チャ
ンネル領域の第２部分１３ｂとの上に延在するゲート層
２２が形成される。スペーサ１８が誘電層によって構成
されるときは、これはゲート層２２の形成に先立ち除去
される。しかし、スペーサ１８が屈折金属層によって構
成されるときは、これは図に示されるままの状態で残
る。
【００１２】図７は、図６に示される構造のさらに処理
が進んだ段階を示す。ゲート層２２が形成されていない
誘電層１６の部分は、標準のエッチング処理を用いて除
去される。次に、同形層が形成されエッチングされて、
ゲート層２２と誘電層１６とに隣接するスペーサ２３が
形成される。次に、第１導電型のドーパント、この実施
例ではＮ+型ドーパントのイオン注入により、半導体材
料１０の第２表面１０ｂ内にソース／ドレーン領域２５
ａが形成され、半導体材料１０の第１表面１０ａ内にソ
ース／ドレーン領域２５ｂが形成される。従来の処理を
用いてＭＥＳＦＥＴを仕上げるが、当技術ではよく知ら
れているのでこの段階の図示は行わない。
が進んだ段階を示す。ゲート層２２が形成されていない
誘電層１６の部分は、標準のエッチング処理を用いて除
去される。次に、同形層が形成されエッチングされて、
ゲート層２２と誘電層１６とに隣接するスペーサ２３が
形成される。次に、第１導電型のドーパント、この実施
例ではＮ+型ドーパントのイオン注入により、半導体材
料１０の第２表面１０ｂ内にソース／ドレーン領域２５
ａが形成され、半導体材料１０の第１表面１０ａ内にソ
ース／ドレーン領域２５ｂが形成される。従来の処理を
用いてＭＥＳＦＥＴを仕上げるが、当技術ではよく知ら
れているのでこの段階の図示は行わない。
【００１３】図８ないし図１３は、本発明による半導体
ＭＥＳＦＥＴの第３実施例の製造過程を示す。図２ない
し図７に用いられているのと同じ番号は、同一のまたは
類似の領域または層を示す。同一または類似の領域また
は層が形成されるところは、その過程は図２ないし図７
に関して論じたものと基本的に同じであるので、その形
成方法についてはさらに詳細に述べることはしない。図
８は、本発明の第３実施例の製造の開始段階を示す。こ
の実施例においては、半導体材料１０の部分がまずエッ
チングされて、第２上面１０ｂを形成する。これは当技
術では既知の標準処理法により実行される。
ＭＥＳＦＥＴの第３実施例の製造過程を示す。図２ない
し図７に用いられているのと同じ番号は、同一のまたは
類似の領域または層を示す。同一または類似の領域また
は層が形成されるところは、その過程は図２ないし図７
に関して論じたものと基本的に同じであるので、その形
成方法についてはさらに詳細に述べることはしない。図
８は、本発明の第３実施例の製造の開始段階を示す。こ
の実施例においては、半導体材料１０の部分がまずエッ
チングされて、第２上面１０ｂを形成する。これは当技
術では既知の標準処理法により実行される。
【００１４】図９は図８の構造の処理がさらに進んだ段
階を示す。第１上面１０ａに隣接する第２上面１０ｂ上
にスペーサ１８が形成される。次に、第１および第２部
分１３ａ，１３ｂを有するチャンネル領域が、半導体材
料１０内にイオン注入により形成され、それぞれ第１上
面１０ａ，１０ｂから半導体材料１０内に延在する。図
１０は、図９の構造の処理がさらに進んだ段階を示す。
スペーサ１８は厚みと幅とが小さくなっている。次に被
ドーピング領域１１が半導体材料１０内に形成され、チ
ャンネル領域の第１および第２部分１３ａ，１３ｂより
もさらに半導体材料１０内に入り込む。
階を示す。第１上面１０ａに隣接する第２上面１０ｂ上
にスペーサ１８が形成される。次に、第１および第２部
分１３ａ，１３ｂを有するチャンネル領域が、半導体材
料１０内にイオン注入により形成され、それぞれ第１上
面１０ａ，１０ｂから半導体材料１０内に延在する。図
１０は、図９の構造の処理がさらに進んだ段階を示す。
スペーサ１８は厚みと幅とが小さくなっている。次に被
ドーピング領域１１が半導体材料１０内に形成され、チ
ャンネル領域の第１および第２部分１３ａ，１３ｂより
もさらに半導体材料１０内に入り込む。
【００１５】図１１は、図１０の構造の処理がさらに進
んだ段階を示す。ゲート層２２が形成され、パターニン
グされて、第１上面１０ａの部分と、第２上面１０ｂの
部分との上に延在する。
んだ段階を示す。ゲート層２２が形成され、パターニン
グされて、第１上面１０ａの部分と、第２上面１０ｂの
部分との上に延在する。
【００１６】図１２は、図１１の構造の処理がさらに進
んだ段階を示す。スペーサ２３は、ゲート層２２に隣接
して形成される。
んだ段階を示す。スペーサ２３は、ゲート層２２に隣接
して形成される。
【００１７】図１３は、図１２の構造の処理がさらに進
んだ段階を示す。ソース／ドレーン領域２５ａ，２５ｂ
が半導体材料１０内に形成される。
んだ段階を示す。ソース／ドレーン領域２５ａ，２５ｂ
が半導体材料１０内に形成される。
【００１８】図１４ないし図１６は、本発明による半導
体ＭＥＳＦＥＴの第４実施例の製造過程を示す。同一の
番号は、図２ないし図１３に図示されるものと同一の領
域または層を示す。図１４は、本発明の第４実施例の製
造の開始段階を図示する。この実施例においては、誘電
層１６が図２と同様に第１上面１０ａの部分上に形成さ
れる。次に、スペーサ１８が誘電層１６に隣接する表面
１０ａ上に形成される。次に、第１および第２部分１３
ａ，１３ｂを有するチャンネル領域が形成される。その
後で、被ドーピング領域１１が形成される。領域１３
ａ，１３ｂと１１とを形成する順序は入れ替えてもよ
い。
体ＭＥＳＦＥＴの第４実施例の製造過程を示す。同一の
番号は、図２ないし図１３に図示されるものと同一の領
域または層を示す。図１４は、本発明の第４実施例の製
造の開始段階を図示する。この実施例においては、誘電
層１６が図２と同様に第１上面１０ａの部分上に形成さ
れる。次に、スペーサ１８が誘電層１６に隣接する表面
１０ａ上に形成される。次に、第１および第２部分１３
ａ，１３ｂを有するチャンネル領域が形成される。その
後で、被ドーピング領域１１が形成される。領域１３
ａ，１３ｂと１１とを形成する順序は入れ替えてもよ
い。
【００１９】図１５は図１４の構造の処理がさらに進ん
だ段階を示す。ゲート層２２が形成され、次にスペーサ
２３が、第２実施例に関して説明されたのと同様に、ゲ
ート層２２に隣接して形成される。ゲート層２２により
保護されない誘電層１６、またはスペーサ２３はその後
除去される。
だ段階を示す。ゲート層２２が形成され、次にスペーサ
２３が、第２実施例に関して説明されたのと同様に、ゲ
ート層２２に隣接して形成される。ゲート層２２により
保護されない誘電層１６、またはスペーサ２３はその後
除去される。
【００２０】図１６は、図１５の構造の処理がさらに進
んだ段階を示す。半導体材料１０内にソース／ドレーン
領域２５ａ，２５ｂが形成される。その後、当技術では
既知の標準過程を用いて、ＭＥＳＦＥＴが完成される。
んだ段階を示す。半導体材料１０内にソース／ドレーン
領域２５ａ，２５ｂが形成される。その後、当技術では
既知の標準過程を用いて、ＭＥＳＦＥＴが完成される。
【００２１】以上から明白なように、自己整合ＭＥＳＦ
ＥＴを製造するいくつかの方法が提供された。ＭＥＳＦ
ＥＴのゲート長は、第２，第３および第４実施例におい
てスペーサ１８により設定される。約０．１ないし０．
２ミクロンの有効ゲート長を有するＭＥＳＦＥＴを本発
明により製造することができる。このゲート長は、標準
のフォトリソグラフィ手段により達成されるゲート長よ
りも短いので、本発明を用いて周波数応答のより高い装
置が製造される。
ＥＴを製造するいくつかの方法が提供された。ＭＥＳＦ
ＥＴのゲート長は、第２，第３および第４実施例におい
てスペーサ１８により設定される。約０．１ないし０．
２ミクロンの有効ゲート長を有するＭＥＳＦＥＴを本発
明により製造することができる。このゲート長は、標準
のフォトリソグラフィ手段により達成されるゲート長よ
りも短いので、本発明を用いて周波数応答のより高い装
置が製造される。
【図１】本発明の第１実施例の拡大断面図である。
【図２】本発明の第２実施例の、製造の開始段階におけ
る拡大断面図である。
る拡大断面図である。
【図３】本発明の第２実施例の、さらにあとの製造段階
における拡大断面図である。
における拡大断面図である。
【図４】本発明の第２実施例の、さらにあとの製造段階
における拡大断面図である。
における拡大断面図である。
【図５】本発明の第２実施例の、さらにあとの製造段階
における拡大断面図である。
における拡大断面図である。
【図６】本発明の第２実施例の、さらにあとの製造段階
における拡大断面図である。
における拡大断面図である。
【図７】本発明の第２実施例の、さらにあとの製造段階
における拡大断面図である。
における拡大断面図である。
【図８】本発明の第３実施例の、製造の開始段階におけ
る拡大断面図である。
る拡大断面図である。
【図９】本発明の第３実施例の、さらにあとの製造段階
における拡大断面図である。
における拡大断面図である。
【図１０】本発明の第３実施例の、さらにあとの製造段
階における拡大断面図である。
階における拡大断面図である。
【図１１】本発明の第３実施例の、さらにあとの製造段
階における拡大断面図である。
階における拡大断面図である。
【図１２】本発明の第３実施例の、さらにあとの製造段
階における拡大断面図である。
階における拡大断面図である。
【図１３】本発明の第３実施例の、さらにあとの製造段
階における拡大断面図である。
階における拡大断面図である。
【図１４】本発明の第４実施例の、製造の開始段階にお
ける拡大断面図である。
ける拡大断面図である。
【図１５】本発明の第４実施例の、さらにあとの製造段
階における拡大断面図である。
階における拡大断面図である。
【図１６】本発明の第４実施例の、さらにあとの製造段
階における拡大断面図である。
階における拡大断面図である。
１０ 半導体材料 １０ａ 第１上面 １０ｂ 第２上面 １１ 被ドーピング領域 １３ａ チャンネル領域の第１部分 １３ｂ チャンネル領域の第２部分 １６ 誘電層 １８，２３ スペーサ ２２ ゲート層 ２５ａ，２５ｂ ソース／ドレーン領域
Claims (3)
- 【請求項１】 上面（１０ａ）を有する半導体材料（１
０）；前記半導体材料（１０）内に形成され、前記上面
（１０ａ）から前記半導体材料（１０）内に延在する第
１導電型のチャンネル領域の第１部分（１３ａ）；前記
半導体材料（１０）内に形成され、前記上面（１０ａ）
から前記半導体材料（１０）内に延在する第１導電型の
チャンネル領域の第２部分（１３ｂ）であって、チャン
ネル領域の前記第２部分（１３ｂ）は、チャンネル領域
の前記第１部分（１３ａ）と連続して、チャンネル領域
の前記第１部分（１３ａ）よりも、前記上面（１０ａ）
から前記半導体材料（１０）内に入り込んでいるチャン
ネル領域の第２部分（１３ｂ）；およびチャンネル領域
の前記第１および第２部分（１３ａ，１３ｂ）の部分上
の、上面（１０ａ）に配置されるゲート層（２２）；に
よって構成されることを特徴とする半導体装置。 - 【請求項２】 上面（１０ａ）を有する半導体材料（１
０）；前記半導体材料（１０）内に形成され、前記上面
（１０ａ）から前記半導体材料（１０）内に延在する第
１導電型のチャンネル領域の第１部分（１３ａ）；前記
半導体材料（１０）内に形成され、前記上面（１０ａ）
から前記半導体材料（１０）内に延在する第１導電型の
チャンネル領域の第２部分（１３ｂ）であって、チャン
ネル領域の前記第２部分（１３ｂ）は、チャンネル領域
の前記第１部分（１３ａ）と連続して、半導体装置の動
作中は実質的に空乏状態にならないチャンネル領域の第
２部分（１３ｂ）；チャンネル領域の前記第１部分（１
３ａ）の部分の上の上面（１０ａ）の第１部分上に配置
され、チャンネル領域の前記第２部分（１３ｂ）からは
所定の距離をおいて配置される誘電層（１６）；および
前記誘電層（１６）の部分と、チャンネル領域の前記第
１および第２部分の部分（１３ａ）上の上面（１０ａ）
の第２部分との上に配置されるゲート層（２２）；によ
って構成されることを特徴とする半導体装置。 - 【請求項３】 第１上面（１０ａ）と第２上面（１０
ｂ）とを有する半導体材料（１０）；前記半導体材料
（１０）内に形成され、前記第１上面（１０ａ）から前
記半導体材料（１０）内に延在する第１導電型のチャン
ネル領域の第１部分（１３ａ）；前記半導体材料（１
０）内に形成され、前記第２上面（１０ｂ）から前記半
導体材料（１０）内に延在し、前記第１上面（１０ａ）
の部分から半導体材料（１０）内に延在する第１導電型
のチャンネル領域の第２部分（１３ｂ）であって、チャ
ンネル領域の前記第２部分（１３ｂ）は、チャンネル領
域の前記第１部分（１３ａ）と連続しており、半導体装
置の動作中は実質的に空乏状態にならないチャンネル領
域の第２部分（１３ｂ）；チャンネル領域の前記第１部
分（１３ａ）の部分の上の第１上面（１０ａ）の第１部
分上に配置され、チャンネル領域の前記第２部分（１３
ｂ）からは所定の距離をおいて配置される誘電層（１
６）；および誘電層（１６）の部分と、チャンネル領域
の前記第１および第２部分の部分（１３ａ）上の第１上
面（１０ａ）の第２部分と、チャンネル領域の前記第２
部分（１３ｂ）の部分上の第２上面（１０ｂ）の第１部
分上とに配置されるゲート層（２２）；によって構成さ
れることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72966291A | 1991-07-15 | 1991-07-15 | |
| US729662 | 1991-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243278A true JPH05243278A (ja) | 1993-09-21 |
| JP2871311B2 JP2871311B2 (ja) | 1999-03-17 |
Family
ID=24932052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201799A Expired - Lifetime JP2871311B2 (ja) | 1991-07-15 | 1992-07-07 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5281839A (ja) |
| EP (1) | EP0523593B1 (ja) |
| JP (1) | JP2871311B2 (ja) |
| KR (1) | KR100242477B1 (ja) |
| DE (1) | DE69208297T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224225A (ja) * | 1993-01-27 | 1994-08-12 | Fujitsu Ltd | 電界効果半導体装置 |
| US5384273A (en) * | 1994-04-26 | 1995-01-24 | Motorola Inc. | Method of making a semiconductor device having a short gate length |
| US5667632A (en) * | 1995-11-13 | 1997-09-16 | Motorola, Inc. | Method of defining a line width |
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| US6867078B1 (en) | 2003-11-19 | 2005-03-15 | Freescale Semiconductor, Inc. | Method for forming a microwave field effect transistor with high operating voltage |
| KR20070093150A (ko) | 2004-01-10 | 2007-09-17 | 에이치브이브이아이 세미콘덕터즈, 인크. | 전력 반도체 장치 및 그 방법 |
| US8530963B2 (en) | 2005-01-06 | 2013-09-10 | Estivation Properties Llc | Power semiconductor device and method therefor |
| US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
Citations (2)
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|---|---|---|---|---|
| JPS59225571A (ja) * | 1983-06-03 | 1984-12-18 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JPH02205325A (ja) * | 1989-02-03 | 1990-08-15 | Sharp Corp | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2801085A1 (de) * | 1977-01-11 | 1978-07-13 | Zaidan Hojin Handotai Kenkyu | Statischer induktionstransistor |
| FR2466862A1 (fr) * | 1979-10-05 | 1981-04-10 | Thomson Csf | Transistor a effet de champ et amplificateur pour hyperfrequences comprenant un tel transistor |
| FR2471049A1 (fr) * | 1979-12-04 | 1981-06-12 | Thomson Csf | Transistor a effet de champ, procede de fabrication de celui-ci, et amplificateur comprenant un tel transistor |
| JPH0620080B2 (ja) * | 1984-06-27 | 1994-03-16 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JPS6189674A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0793317B2 (ja) * | 1984-10-11 | 1995-10-09 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPS6387773A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | シヨツトキバリア型電界効果トランジスタ |
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
-
1992
- 1992-07-06 KR KR1019920011975A patent/KR100242477B1/ko not_active IP Right Cessation
- 1992-07-07 JP JP4201799A patent/JP2871311B2/ja not_active Expired - Lifetime
- 1992-07-13 EP EP92111907A patent/EP0523593B1/en not_active Expired - Lifetime
- 1992-07-13 DE DE69208297T patent/DE69208297T2/de not_active Expired - Fee Related
-
1993
- 1993-04-23 US US08/052,856 patent/US5281839A/en not_active Expired - Fee Related
-
1994
- 1994-01-07 US US08/179,642 patent/US5449628A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225571A (ja) * | 1983-06-03 | 1984-12-18 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JPH02205325A (ja) * | 1989-02-03 | 1990-08-15 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871311B2 (ja) | 1999-03-17 |
| KR930003431A (ko) | 1993-02-24 |
| EP0523593A1 (en) | 1993-01-20 |
| DE69208297D1 (de) | 1996-03-28 |
| EP0523593B1 (en) | 1996-02-14 |
| KR100242477B1 (ko) | 2000-02-01 |
| US5449628A (en) | 1995-09-12 |
| DE69208297T2 (de) | 1996-09-05 |
| US5281839A (en) | 1994-01-25 |
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