JPH0793317B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0793317B2 JPH0793317B2 JP59211270A JP21127084A JPH0793317B2 JP H0793317 B2 JPH0793317 B2 JP H0793317B2 JP 59211270 A JP59211270 A JP 59211270A JP 21127084 A JP21127084 A JP 21127084A JP H0793317 B2 JPH0793317 B2 JP H0793317B2
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は微細化を容易に可能とし高速度かつ低消費電力
動作に好適な半導体装置の製造方法に関するものであ
る。
動作に好適な半導体装置の製造方法に関するものであ
る。
〔従来の技術〕 従来の半導体装置として例えば電界効果トランジスタの
構成は、シヨツトキゲートトランジスタを一例として説
明すると、第５図に断面図で示すように３個の電極群か
ら構成されている。すなわち同図において、基板１とし
てＰ型シリコン基板を用いた場合、ソース電極２および
ドレイン電極３は基板１と導電型の異なる高濃度のn+不
純物領域からなるソース領域４およびドレン領域５に、
ゲート電極６はn+不純物領域と同一型の導電型不純物と
して低濃度n-不純物領域からなるゲート領域７およびシ
ヨツトキ接合領域８にそれぞれ対応している。
構成は、シヨツトキゲートトランジスタを一例として説
明すると、第５図に断面図で示すように３個の電極群か
ら構成されている。すなわち同図において、基板１とし
てＰ型シリコン基板を用いた場合、ソース電極２および
ドレイン電極３は基板１と導電型の異なる高濃度のn+不
純物領域からなるソース領域４およびドレン領域５に、
ゲート電極６はn+不純物領域と同一型の導電型不純物と
して低濃度n-不純物領域からなるゲート領域７およびシ
ヨツトキ接合領域８にそれぞれ対応している。
ところで、電界効果トランジスタの性能の目安をあらわ
す重要なパラメータの一つにトランスコンダクタンス
（gm）がある。これは一般に良く知られているように次
式、 gm∝2Zμ/L ……（１） であらわされ、素子構造と密接に関係付けられている。
ここでＺはゲート幅,Lはゲート長，μは移動度をあらわ
す。すなわち（１）式からZ/Lが大きければ大きいほどg
mを大きくすることができ、しかも高速動作が可能とな
る。したがつて、ある与えられたＺに対してgmを大きく
するには、Ｌを極力小さくすることが不可欠である。そ
のためには第５図からも明らかなようにソース，ドレイ
ン領域4,5に対してシヨツトキ接合領域８を精度良く位
置決めし、かつ幅の狭い電極を実現しなければならな
い。
す重要なパラメータの一つにトランスコンダクタンス
（gm）がある。これは一般に良く知られているように次
式、 gm∝2Zμ/L ……（１） であらわされ、素子構造と密接に関係付けられている。
ここでＺはゲート幅,Lはゲート長，μは移動度をあらわ
す。すなわち（１）式からZ/Lが大きければ大きいほどg
mを大きくすることができ、しかも高速動作が可能とな
る。したがつて、ある与えられたＺに対してgmを大きく
するには、Ｌを極力小さくすることが不可欠である。そ
のためには第５図からも明らかなようにソース，ドレイ
ン領域4,5に対してシヨツトキ接合領域８を精度良く位
置決めし、かつ幅の狭い電極を実現しなければならな
い。
従来は第５図に示した構造を実現するのにソース，ドレ
イン領域4,5を形成するのと、ゲート領域７とを形成す
るのに２種類のマスクを用いていた（Physic of Semico
nductor′ Device.第２版.S.Z.E.P234.）。
イン領域4,5を形成するのと、ゲート領域７とを形成す
るのに２種類のマスクを用いていた（Physic of Semico
nductor′ Device.第２版.S.Z.E.P234.）。
しかしながら、このような方法によると、各領域4,5,7
の位置合せ精度およびシヨツトキ接合領域８の幅を小さ
くすることは困難であり、ゲート寸法の微細化にはフオ
トマスクの加工寸法と、マスクアライナの精度による限
界があつた。一般に光学露光方式ではソース，ドレイン
領域4,5とゲート領域７とのマスク合せ精度は約±0.5μ
m,またゲート長Ｌは約１μｍ程度が限界であり、一方、
電子ビーム露光方式では、サブミクロンの加工精度は容
易に可能であるが、描写時間が多くかかるため、量産性
上に問題があつた。
の位置合せ精度およびシヨツトキ接合領域８の幅を小さ
くすることは困難であり、ゲート寸法の微細化にはフオ
トマスクの加工寸法と、マスクアライナの精度による限
界があつた。一般に光学露光方式ではソース，ドレイン
領域4,5とゲート領域７とのマスク合せ精度は約±0.5μ
m,またゲート長Ｌは約１μｍ程度が限界であり、一方、
電子ビーム露光方式では、サブミクロンの加工精度は容
易に可能であるが、描写時間が多くかかるため、量産性
上に問題があつた。
このような問題を解決するために本発明は、ソースおよ
びドレイン領域に対して絶縁膜の膜厚の間隔を隔ててゲ
ート領域をセルフアライン法で形成するものである。
びドレイン領域に対して絶縁膜の膜厚の間隔を隔ててゲ
ート領域をセルフアライン法で形成するものである。
このような手段によれば、絶縁膜の膜厚の２倍の寸法だ
けゲート領域が縮小して形成されることになる。
けゲート領域が縮小して形成されることになる。
第１図は本発明による半導体装置の製造方法により形成
された半導体装置の一例を説明するための電界効果トラ
ンジスタの断面構成図であり、前述の図と同一部分また
は相当する部分には同一符号を付してある。同図におい
て、基本電極群は、第１導電型を有する半導体基板１に
対し、第２の導電型不純物が高濃度にドープされたポリ
シリコン薄膜９に接続されるソース電極２およびドレイ
ン電極３と、ゲートメタル薄膜10に接続されたゲート電
極６とから構成されている。なお、11は各電極間を絶縁
する第１の絶縁体薄膜である。シヨツトキ接合領域８は
熱酸化膜12と、例えばCVD酸化膜などからなる第２の絶
縁体薄膜13および例えばノンドープポリシリコン膜など
からなる第３の絶縁体薄膜14とのそれぞれの膜厚の総和
だけ差引いた境界で定められる。すなわち、フオトリソ
グラフイ技術で形成されたソースとドレイン間の距離
Ｌ′に対してゲート長Ｌは、ソース，ドレイン領域4,5
形成後に熱酸化法および堆積法により形成された絶縁膜
の膜厚ｌの２倍だけ縮小化され、Ｌ′−2lの寸法を実現
することが可能となる。
された半導体装置の一例を説明するための電界効果トラ
ンジスタの断面構成図であり、前述の図と同一部分また
は相当する部分には同一符号を付してある。同図におい
て、基本電極群は、第１導電型を有する半導体基板１に
対し、第２の導電型不純物が高濃度にドープされたポリ
シリコン薄膜９に接続されるソース電極２およびドレイ
ン電極３と、ゲートメタル薄膜10に接続されたゲート電
極６とから構成されている。なお、11は各電極間を絶縁
する第１の絶縁体薄膜である。シヨツトキ接合領域８は
熱酸化膜12と、例えばCVD酸化膜などからなる第２の絶
縁体薄膜13および例えばノンドープポリシリコン膜など
からなる第３の絶縁体薄膜14とのそれぞれの膜厚の総和
だけ差引いた境界で定められる。すなわち、フオトリソ
グラフイ技術で形成されたソースとドレイン間の距離
Ｌ′に対してゲート長Ｌは、ソース，ドレイン領域4,5
形成後に熱酸化法および堆積法により形成された絶縁膜
の膜厚ｌの２倍だけ縮小化され、Ｌ′−2lの寸法を実現
することが可能となる。
また、第３図（ｂ）のソース電極２をエミッタ電極と
し、ゲート電極６をベース電極とし、ドレイン電極３を
コレクタ電極とすることにより、ラテラルバイポーラト
ランジスタが形成され、ゲート長Ｌに対応するベース幅
が得られる。
し、ゲート電極６をベース電極とし、ドレイン電極３を
コレクタ電極とすることにより、ラテラルバイポーラト
ランジスタが形成され、ゲート長Ｌに対応するベース幅
が得られる。
次にこのように構成される半導体装置の製造方法につい
て説明する。
て説明する。
第２図（ａ）〜（ｇ）は本発明による半導体装置の製造
方法の一例を説明する各工程の断面図を示したものであ
る。まず、同図（ａ）に示すように半導体基板１の主面
側に素子間分離領域15を形成した後に高濃度の不純物を
含むポリシリコン薄膜９をパターニングし、全体を第１
の絶縁体被膜11で被覆する。ここで、ポリシリコン薄膜
９はソースおよびドレインに対する不純物拡散源として
作用すると同時に導電層としての役割をももたせるため
に約1019cm-3以上の高濃度でかつ膜厚もシート抵抗ρｓ
が数百Ω／□以下となるように0.1μｍ〜0.4μｍ程度と
する。また、第１の絶縁体薄膜11はポリシリコン薄膜９
からの不純物が半導体基板１内に熱拡散の生じない条件
で形成する必要がある。例えば常圧CVDによるSiO2膜で
は約400℃程度で可能となる。この膜厚はゲート電極６
とソース電極２およびドレイン電極３との間の浮遊容量
を抑える点では厚いほど良いが、微細加工の観点から0.
2〜0.5μｍ程度とする。次に同図（ｂ）に示すように方
向性の反応性イオンエツチング（RIE）法を用いて第１
の絶縁体薄膜11を完全に除去し、さらにポリシリコン薄
膜９も同時に可能な限り薄く、例えば約500Å程度残し
てエツチング除去する。このとき、ソース−ドレイン間
距離を決めるスリツトパターンはあらかじめフオトリソ
グラフイのレジストパターンで形成しておく。引き続
き、残されたポリシリコン薄膜９をウエツトエツチング
法で除去する。このとき半導体基板１が面方位＜111＞
のシリコン基板の場合にはKOHとイソプロピルアルコー
ルおよび水の混液とを用いると、ポリシリコンとシリコ
ン単結晶とのエツチング速度の選択比を大きくとること
ができ、チヤンネル領域がオーバーエツチングされな
い。他の面方位に対してもある程度のオーバーエツチン
グ量が許容されればこの工程は適用できる。次に、完全
にポリシリコン薄膜９を除去した後、同図（ｃ）に示す
ようにチヤンネル層表面を制御可能な限り薄く、例えば
酸素雰囲気中で約900℃で70分間程度酸化し約300Å程度
の熱酸化膜16を形成する。ここで、このチヤンネル層上
の熱酸化膜16は次に行なうチヤンネル領域形成のための
イオン注入の表面汚染を防止しかつソース，ドレインの
主面側界面リークを抑えるのに重要な機能をもたせてい
る。また、ポリシリコン薄膜９の側壁上の熱酸化膜16は
ポリシリコン薄膜９からチヤンネル表面側への不純物拡
散を抑える機能をもたせている。次に非酸化性雰囲気中
で高濃度不純物を含むポリシリコン薄膜９から熱拡散法
により、例えば0.1〜0.2μｍ程度の接合深さのソース，
ドレイン領域4,5を形成する。次に同図（ｄ）に示すよ
うに半導体主面側から全面にn+不純物領域４と同一型の
チヤンネル形成用不純物をイオン注入し、ゲート領域７
とする。このとき、このゲート領域７は、ソース，ドレ
イン領域4,5に対してセルフアライン的に形成され、し
かもゲート領域７はソース，ドレイン領域4,5の形成時
に等方的な横方向拡散があるため、ソース，ドレイン領
域4,5に電気的に接続された構造となる。次に同図
（ｅ）に示すように半導体基板１の全表面に例えば約0.
2μｍ程度の膜厚の第２の絶縁体薄膜13と例えば約0.1μ
ｍ程度の膜厚の第３の絶縁体薄膜14を順にCVD法により
堆積する。ここでCVD法を用いた理由はポリシリコン薄
膜９および第１の絶縁体薄膜11の側壁に、第２の絶縁体
薄膜13および第３の絶縁体薄膜14が水平方向と同程度の
膜厚だけを堆積させるためであり、真空蒸着法あるいは
スパツタ法では実現が困難であることに起因している。
また、ここで第２の絶縁体薄膜13、例えば酸化膜は、主
としてゲート長を決定し、しかもゲート領域７とソース
領域４およびドレイン領域５間の絶縁体としての機能も
同時に有し、その膜厚は素子特性を決定する上で重要な
意味をもつている。また第３の絶縁体薄膜14、例えばノ
ンドープポリシリコン膜は、第２の絶縁体薄膜13に比べ
て若干補助的な機能を有しているが、第２の絶縁体薄膜
13と同様のゲート長の調整と絶縁体としての両機能をも
つている。次にこれらの第３の絶縁体薄膜14および第２
の絶縁体薄膜13を、同図（ｂ）で示す工程で用いたと同
様の方向性RIE法により順に熱酸化膜16に達する深さま
でエツチングし、引き続き、フツ酸系のウエツトエツチ
ング液、例えばNo.4液で熱酸化膜16を除去し、同図
（ｆ）に示すように半導体基板１の界面を露出させたゲ
ート穴を形成する。この段階でショットキ接合領域とな
るべきチャネル領域の表面層はRIE法による損傷および
イオン注入による油汚染から熱酸化膜16により保護され
た清浄な界面として形成されることになる。仮に熱酸化
膜11を残存した状態で次の工程でゲートメタルを堆積す
ると、MOS FETが実現する。ここで、第３の絶縁体薄膜
14はエツチング液としてのNo.4液に対する第２の絶縁体
薄膜13の保護の機能を有しているが、第２の絶縁体薄膜
13および第３の絶縁体薄膜14の膜厚制御により、ゲート
長の調整機能をも同時に果し、全体としてプロセス設計
の自由度を大きくするのに寄与している。次にゲート穴
が穿設された後はCVD法によりメタル薄膜を堆積し、パ
ターニングして同図（ｇ）に示すようにゲートメタル薄
膜10を形成し、さらに真空蒸着法，スパツタリング法あ
るいはCVD法等によりソース電極2,ドレイン電極３およ
びゲート電極６をそれぞれ形成し、第１図に示したもの
と同様な半導体装置を完成する。ここで、ゲートメタル
薄膜10にアルミニウム金属のような電極メタルを用いる
場合には、ゲート電極６を形成する金属と同一金属で兼
用することができ、またタングステン等のリフラクトリ
ー金属を用いる場合には高抵抗の薄膜が得られる。ゲー
トメタル薄膜10をCVD法により堆積する理由は、ゲート
長Ｌが約１μｍ以下の小さな領域でかつソース領域４お
よびドレイン領域５の側壁に形成される第２の絶縁体薄
膜13および第３の絶縁体薄膜14の段差形状が急峻で垂直
となつてくると、スパツタリング法あるいは真空蒸着法
では側壁部にゲートメタル薄膜10が付着しなくなり、断
線あるいは抵抗値増大を招くことに起因している。通
常、シヨツトキ障壁電圧の調整のため、ゲートメタル薄
膜10は、ソース電極2,ドレイン電極３およびゲート電極
６の金属材料と異なるものを用いる。例えば、Si−Ge−
Ｂの三元素のアモルフアスシリコンをゲートメタル薄膜
10として用いた場合には、ｎ型半導体に対して大きな仕
事関数φBnを有する特徴に加えてCVD法により堆積する
ため、本構成への適用が有効となり、前記側壁を完全に
被覆するので、断線の恐れが全くなくなる。なお、チヤ
ンネル形成の際、イオン注入不純物としてソース，ドレ
イン領域4,5と異なる型の不純物を用い、ゲート電極６
とゲート領域７とをオーミツク接合とすれば、横形バイ
ポーラトランジスタとなる。
方法の一例を説明する各工程の断面図を示したものであ
る。まず、同図（ａ）に示すように半導体基板１の主面
側に素子間分離領域15を形成した後に高濃度の不純物を
含むポリシリコン薄膜９をパターニングし、全体を第１
の絶縁体被膜11で被覆する。ここで、ポリシリコン薄膜
９はソースおよびドレインに対する不純物拡散源として
作用すると同時に導電層としての役割をももたせるため
に約1019cm-3以上の高濃度でかつ膜厚もシート抵抗ρｓ
が数百Ω／□以下となるように0.1μｍ〜0.4μｍ程度と
する。また、第１の絶縁体薄膜11はポリシリコン薄膜９
からの不純物が半導体基板１内に熱拡散の生じない条件
で形成する必要がある。例えば常圧CVDによるSiO2膜で
は約400℃程度で可能となる。この膜厚はゲート電極６
とソース電極２およびドレイン電極３との間の浮遊容量
を抑える点では厚いほど良いが、微細加工の観点から0.
2〜0.5μｍ程度とする。次に同図（ｂ）に示すように方
向性の反応性イオンエツチング（RIE）法を用いて第１
の絶縁体薄膜11を完全に除去し、さらにポリシリコン薄
膜９も同時に可能な限り薄く、例えば約500Å程度残し
てエツチング除去する。このとき、ソース−ドレイン間
距離を決めるスリツトパターンはあらかじめフオトリソ
グラフイのレジストパターンで形成しておく。引き続
き、残されたポリシリコン薄膜９をウエツトエツチング
法で除去する。このとき半導体基板１が面方位＜111＞
のシリコン基板の場合にはKOHとイソプロピルアルコー
ルおよび水の混液とを用いると、ポリシリコンとシリコ
ン単結晶とのエツチング速度の選択比を大きくとること
ができ、チヤンネル領域がオーバーエツチングされな
い。他の面方位に対してもある程度のオーバーエツチン
グ量が許容されればこの工程は適用できる。次に、完全
にポリシリコン薄膜９を除去した後、同図（ｃ）に示す
ようにチヤンネル層表面を制御可能な限り薄く、例えば
酸素雰囲気中で約900℃で70分間程度酸化し約300Å程度
の熱酸化膜16を形成する。ここで、このチヤンネル層上
の熱酸化膜16は次に行なうチヤンネル領域形成のための
イオン注入の表面汚染を防止しかつソース，ドレインの
主面側界面リークを抑えるのに重要な機能をもたせてい
る。また、ポリシリコン薄膜９の側壁上の熱酸化膜16は
ポリシリコン薄膜９からチヤンネル表面側への不純物拡
散を抑える機能をもたせている。次に非酸化性雰囲気中
で高濃度不純物を含むポリシリコン薄膜９から熱拡散法
により、例えば0.1〜0.2μｍ程度の接合深さのソース，
ドレイン領域4,5を形成する。次に同図（ｄ）に示すよ
うに半導体主面側から全面にn+不純物領域４と同一型の
チヤンネル形成用不純物をイオン注入し、ゲート領域７
とする。このとき、このゲート領域７は、ソース，ドレ
イン領域4,5に対してセルフアライン的に形成され、し
かもゲート領域７はソース，ドレイン領域4,5の形成時
に等方的な横方向拡散があるため、ソース，ドレイン領
域4,5に電気的に接続された構造となる。次に同図
（ｅ）に示すように半導体基板１の全表面に例えば約0.
2μｍ程度の膜厚の第２の絶縁体薄膜13と例えば約0.1μ
ｍ程度の膜厚の第３の絶縁体薄膜14を順にCVD法により
堆積する。ここでCVD法を用いた理由はポリシリコン薄
膜９および第１の絶縁体薄膜11の側壁に、第２の絶縁体
薄膜13および第３の絶縁体薄膜14が水平方向と同程度の
膜厚だけを堆積させるためであり、真空蒸着法あるいは
スパツタ法では実現が困難であることに起因している。
また、ここで第２の絶縁体薄膜13、例えば酸化膜は、主
としてゲート長を決定し、しかもゲート領域７とソース
領域４およびドレイン領域５間の絶縁体としての機能も
同時に有し、その膜厚は素子特性を決定する上で重要な
意味をもつている。また第３の絶縁体薄膜14、例えばノ
ンドープポリシリコン膜は、第２の絶縁体薄膜13に比べ
て若干補助的な機能を有しているが、第２の絶縁体薄膜
13と同様のゲート長の調整と絶縁体としての両機能をも
つている。次にこれらの第３の絶縁体薄膜14および第２
の絶縁体薄膜13を、同図（ｂ）で示す工程で用いたと同
様の方向性RIE法により順に熱酸化膜16に達する深さま
でエツチングし、引き続き、フツ酸系のウエツトエツチ
ング液、例えばNo.4液で熱酸化膜16を除去し、同図
（ｆ）に示すように半導体基板１の界面を露出させたゲ
ート穴を形成する。この段階でショットキ接合領域とな
るべきチャネル領域の表面層はRIE法による損傷および
イオン注入による油汚染から熱酸化膜16により保護され
た清浄な界面として形成されることになる。仮に熱酸化
膜11を残存した状態で次の工程でゲートメタルを堆積す
ると、MOS FETが実現する。ここで、第３の絶縁体薄膜
14はエツチング液としてのNo.4液に対する第２の絶縁体
薄膜13の保護の機能を有しているが、第２の絶縁体薄膜
13および第３の絶縁体薄膜14の膜厚制御により、ゲート
長の調整機能をも同時に果し、全体としてプロセス設計
の自由度を大きくするのに寄与している。次にゲート穴
が穿設された後はCVD法によりメタル薄膜を堆積し、パ
ターニングして同図（ｇ）に示すようにゲートメタル薄
膜10を形成し、さらに真空蒸着法，スパツタリング法あ
るいはCVD法等によりソース電極2,ドレイン電極３およ
びゲート電極６をそれぞれ形成し、第１図に示したもの
と同様な半導体装置を完成する。ここで、ゲートメタル
薄膜10にアルミニウム金属のような電極メタルを用いる
場合には、ゲート電極６を形成する金属と同一金属で兼
用することができ、またタングステン等のリフラクトリ
ー金属を用いる場合には高抵抗の薄膜が得られる。ゲー
トメタル薄膜10をCVD法により堆積する理由は、ゲート
長Ｌが約１μｍ以下の小さな領域でかつソース領域４お
よびドレイン領域５の側壁に形成される第２の絶縁体薄
膜13および第３の絶縁体薄膜14の段差形状が急峻で垂直
となつてくると、スパツタリング法あるいは真空蒸着法
では側壁部にゲートメタル薄膜10が付着しなくなり、断
線あるいは抵抗値増大を招くことに起因している。通
常、シヨツトキ障壁電圧の調整のため、ゲートメタル薄
膜10は、ソース電極2,ドレイン電極３およびゲート電極
６の金属材料と異なるものを用いる。例えば、Si−Ge−
Ｂの三元素のアモルフアスシリコンをゲートメタル薄膜
10として用いた場合には、ｎ型半導体に対して大きな仕
事関数φBnを有する特徴に加えてCVD法により堆積する
ため、本構成への適用が有効となり、前記側壁を完全に
被覆するので、断線の恐れが全くなくなる。なお、チヤ
ンネル形成の際、イオン注入不純物としてソース，ドレ
イン領域4,5と異なる型の不純物を用い、ゲート電極６
とゲート領域７とをオーミツク接合とすれば、横形バイ
ポーラトランジスタとなる。
次に、このようにして構成される電界効果トランジスタ
のゲート電極配置例を第３図（ａ），（ｂ）にそれぞれ
示す。これらの図において、まず、同図（ａ）は実効的
なシヨツトゲート領域17がソース電極２およびドレイン
電極３に対して平行に配置される平行形ゲート電界効果
トランジスタ構造で、素子間分離領域15で囲まれる活性
領域18のセル占有面積を小さくすることができる。ま
た、同図（ｂ）はシヨツトキゲート領域17を環状形に配
置される環状形ゲート電界効果トランジスタで、ソース
電極２を共通とする回路構成は素子間分離が本質的に不
要とすることができる。
のゲート電極配置例を第３図（ａ），（ｂ）にそれぞれ
示す。これらの図において、まず、同図（ａ）は実効的
なシヨツトゲート領域17がソース電極２およびドレイン
電極３に対して平行に配置される平行形ゲート電界効果
トランジスタ構造で、素子間分離領域15で囲まれる活性
領域18のセル占有面積を小さくすることができる。ま
た、同図（ｂ）はシヨツトキゲート領域17を環状形に配
置される環状形ゲート電界効果トランジスタで、ソース
電極２を共通とする回路構成は素子間分離が本質的に不
要とすることができる。
このような構成によれば、ソース領域4,ゲート領域７お
よびドレイン領域５の各接合領域がセルフアライン工程
で形成されるので、光露光法で約１μｍ幅のソース−ド
レイン間距離を設定しても、ゲート長Ｌを約0.5μｍ以
下にサブミクロン化することが容易にできる。したがつ
てこのゲート長Ｌの縮小化により、gmの増大と高速動作
が可能となる。なお、当然のことながら、電子ビーム露
光法を用いるならば、ゲート寸法の制御性はさらに改善
されることは言うまでもない。また、セルフアライン化
による電極構成により、ソース−ドレイン間距離をフオ
トリソグラフイ技術の極限まで詰めることができ、しか
もポリシリコン薄膜９からの不純物拡散、特に横方向拡
散を利用することにより、実効的なソース−ドレイン間
距離Ｌ′もゲート算と同様にサブミクロンの寸法で形成
でき、ソース−ドレイン間の直列抵抗の低減，論理振幅
の増大および高速動作を可能とすることができる。さら
にゲート長Ｌは、フオトリソグラフイ技術で定められた
ソース・ドレンイン間寸法から堆積した絶縁体薄膜13,1
4のほぼ２倍の寸法を差引いた値に設定できるため、サ
イドエツチング法あるいはアンダーカツテイング法を利
用する他のセルフアライン法に比べて加工の変動（バラ
ツキ）が小さくなり、再現性および製造歩留りを向上さ
せることができる。また、ゲート長Ｌの縮小化により、
gmの増大が期待でき、同一の動作電流に対してより小さ
なゲート長Ｌですむことから、素子の占有面積が縮小化
でき、高密度高集積化が達成できる。また、環状形ゲー
ト構造は、ソース−ゲート間のリーク電流を抑える点で
有利であり、特に耐放射線環境に優れた効果が得られる
とともに、素子間分離が本質的に不要な回路構成をとる
ことができる。
よびドレイン領域５の各接合領域がセルフアライン工程
で形成されるので、光露光法で約１μｍ幅のソース−ド
レイン間距離を設定しても、ゲート長Ｌを約0.5μｍ以
下にサブミクロン化することが容易にできる。したがつ
てこのゲート長Ｌの縮小化により、gmの増大と高速動作
が可能となる。なお、当然のことながら、電子ビーム露
光法を用いるならば、ゲート寸法の制御性はさらに改善
されることは言うまでもない。また、セルフアライン化
による電極構成により、ソース−ドレイン間距離をフオ
トリソグラフイ技術の極限まで詰めることができ、しか
もポリシリコン薄膜９からの不純物拡散、特に横方向拡
散を利用することにより、実効的なソース−ドレイン間
距離Ｌ′もゲート算と同様にサブミクロンの寸法で形成
でき、ソース−ドレイン間の直列抵抗の低減，論理振幅
の増大および高速動作を可能とすることができる。さら
にゲート長Ｌは、フオトリソグラフイ技術で定められた
ソース・ドレンイン間寸法から堆積した絶縁体薄膜13,1
4のほぼ２倍の寸法を差引いた値に設定できるため、サ
イドエツチング法あるいはアンダーカツテイング法を利
用する他のセルフアライン法に比べて加工の変動（バラ
ツキ）が小さくなり、再現性および製造歩留りを向上さ
せることができる。また、ゲート長Ｌの縮小化により、
gmの増大が期待でき、同一の動作電流に対してより小さ
なゲート長Ｌですむことから、素子の占有面積が縮小化
でき、高密度高集積化が達成できる。また、環状形ゲー
ト構造は、ソース−ゲート間のリーク電流を抑える点で
有利であり、特に耐放射線環境に優れた効果が得られる
とともに、素子間分離が本質的に不要な回路構成をとる
ことができる。
次に前述した製造方法に基づいて製作したアモルフアス
材料をゲートメタルとした環状形シリコンシヨツトキ電
界効果トランジスタについて特有の効果を第４図を用い
て説明する。まず、同図（ａ）はゲート電極VGに対する
ドレイン電流IDの変化を調べたものであり、ゲート幅を
50μｍと一定とし、ゲート長Ｌをパラメータにとつてい
る。各特性曲線の傾きは利得係数をあらわすＫ値と呼ば
れ、 Ｋ＝Ｚεμ／（2L・ｄ） ……（２） で示される。ここでεは各半導体材料の誘電率、ｄはチ
ヤンネルの深さをあらわしている。ゲート長Ｌをそれぞ
れL1＝2.5μm,L2＝1.5μm,L3＝1.0μm,L4＝0.5μｍまで
変化させると、ほぼゲートＬに反比例してＫ値が増大
し、L4＝0.5μｍのときは31.5mS/Vと極めて大きな値が
得られる。一方、同図（ｂ）はgmのゲート長Ｌ依存性を
求めたもので、ゲート長Ｌの短縮化とともにgmが増大し
ており、mgの最大値はL4＝0.5μｍの場合、約75mS/m
（Ｚ＝50μｍ）が得られる。この例ではしきい値電圧が
約360mVに設定したときの特性例であるが、同一構造で
チヤンネルドーズ量を多くしたしきい値が0V近傍のもの
では、GAASに匹敵する大きなgm値、例えば約140mS/mm程
度まで得られることが確認できた。また、同図（ｃ）は
この半導体素子を用いた抵抗負荷（約3KΩ）のDCFL（Di
rect Coupled FET Logic）回路構成からなる21段のリン
グ発振器の消費電力−伝播遅延時間特性を調べたもので
あり、ゲート長Ｌの短縮化とともに高速化され、最高約
120PS/gateまで得られる。さらに同図（ｄ）はこの素子
特性のしきい値電圧VTの変動（バラツキ）を調べた結果
であり、6cm×6cm角の１枚のウエーハの広い範囲におい
て、総個数ｎ＝34個に対するしきい値電圧VTは、平均値
＝398mVで標準偏差σが13mVと極めて小さい値となつ
ている。なお、同図（ｄ）において棒グラフの幅Ｗは10
mVステツプでとつてある。
材料をゲートメタルとした環状形シリコンシヨツトキ電
界効果トランジスタについて特有の効果を第４図を用い
て説明する。まず、同図（ａ）はゲート電極VGに対する
ドレイン電流IDの変化を調べたものであり、ゲート幅を
50μｍと一定とし、ゲート長Ｌをパラメータにとつてい
る。各特性曲線の傾きは利得係数をあらわすＫ値と呼ば
れ、 Ｋ＝Ｚεμ／（2L・ｄ） ……（２） で示される。ここでεは各半導体材料の誘電率、ｄはチ
ヤンネルの深さをあらわしている。ゲート長Ｌをそれぞ
れL1＝2.5μm,L2＝1.5μm,L3＝1.0μm,L4＝0.5μｍまで
変化させると、ほぼゲートＬに反比例してＫ値が増大
し、L4＝0.5μｍのときは31.5mS/Vと極めて大きな値が
得られる。一方、同図（ｂ）はgmのゲート長Ｌ依存性を
求めたもので、ゲート長Ｌの短縮化とともにgmが増大し
ており、mgの最大値はL4＝0.5μｍの場合、約75mS/m
（Ｚ＝50μｍ）が得られる。この例ではしきい値電圧が
約360mVに設定したときの特性例であるが、同一構造で
チヤンネルドーズ量を多くしたしきい値が0V近傍のもの
では、GAASに匹敵する大きなgm値、例えば約140mS/mm程
度まで得られることが確認できた。また、同図（ｃ）は
この半導体素子を用いた抵抗負荷（約3KΩ）のDCFL（Di
rect Coupled FET Logic）回路構成からなる21段のリン
グ発振器の消費電力−伝播遅延時間特性を調べたもので
あり、ゲート長Ｌの短縮化とともに高速化され、最高約
120PS/gateまで得られる。さらに同図（ｄ）はこの素子
特性のしきい値電圧VTの変動（バラツキ）を調べた結果
であり、6cm×6cm角の１枚のウエーハの広い範囲におい
て、総個数ｎ＝34個に対するしきい値電圧VTは、平均値
＝398mVで標準偏差σが13mVと極めて小さい値となつ
ている。なお、同図（ｄ）において棒グラフの幅Ｗは10
mVステツプでとつてある。
以上の実験結果から明らかなようにサブミクロンゲート
長Ｌを実現することにより優れた効果が得られたが、前
述した特性はゲート長Ｌをさらに詰めることにより、高
性能化をはかることが可能なことは言うまでもない。
長Ｌを実現することにより優れた効果が得られたが、前
述した特性はゲート長Ｌをさらに詰めることにより、高
性能化をはかることが可能なことは言うまでもない。
なお、前述した実施例においては、本発明をシヨツトキ
電界効果トランジスタに適用した場合について説明した
が、本発明はこれに限定されるものではなく、接合電界
効果トランジスタあるいはバイポーラトランジスタ構造
に適用しても前述と同等の効果が得られることは言うま
でもない。
電界効果トランジスタに適用した場合について説明した
が、本発明はこれに限定されるものではなく、接合電界
効果トランジスタあるいはバイポーラトランジスタ構造
に適用しても前述と同等の効果が得られることは言うま
でもない。
以上説明したように本発明は、ソース，ドレイン領域形
成後、ゲート領域をセルフアライン法で形成することに
より、ゲート長を縮小化させた素子構造が容易に形成で
きるなどの極めて優れた効果が得られる。
成後、ゲート領域をセルフアライン法で形成することに
より、ゲート長を縮小化させた素子構造が容易に形成で
きるなどの極めて優れた効果が得られる。
第１図は本発明による半導体装置の製造方法により形成
された半導体装置の一例を示す断面構成図、第２図
（ａ）〜（ｇ）は本発明による半導体装置の製造方法の
一例を説明するための各工程の断面図、第３図（ａ），
（ｂ）は本発明による半導体装置に係わる平行形ゲート
電界効果トランジスタの平面図，環状形ゲート電界効果
トランジスタの平面図、第４図（ａ），（ｂ），
（ｃ），（ｄ）は本発明の実施例の実測結果を示すグラ
フであり同図（ａ）はゲート電圧 のゲート長依存性、同図（ｂ）はゲート電圧VG−トラン
スコンダクタンスgmのゲート長依存性、同図（ｃ）は21
段リング発振器の消費電力Ｐ−遅延時間tpdのゲート長
依存性、同図（ｄ）は6cm角ウエーハ内のトランジスタ
のしきい値電圧VT分布をそれぞれ示す図、第５図は従来
の半導体装置の一例を示す断面構成図である。 １……半導体基板、２……ソース電極、３……ドレイン
電極、４……ソース領域、５……ドレイン領域、６……
ゲート電極、７……ゲート領域、８……シヨツトキ接合
領域、９……ポリシリコン薄膜、10……ゲートメタル薄
膜、11……第１の絶縁体薄膜、12……熱酸化膜、13……
第２の絶縁体薄膜、14……第３の絶縁体薄膜、15……素
子間分離領域、16……熱酸化膜、17……シヨツトキゲー
ト領域、18……活性領域。
された半導体装置の一例を示す断面構成図、第２図
（ａ）〜（ｇ）は本発明による半導体装置の製造方法の
一例を説明するための各工程の断面図、第３図（ａ），
（ｂ）は本発明による半導体装置に係わる平行形ゲート
電界効果トランジスタの平面図，環状形ゲート電界効果
トランジスタの平面図、第４図（ａ），（ｂ），
（ｃ），（ｄ）は本発明の実施例の実測結果を示すグラ
フであり同図（ａ）はゲート電圧 のゲート長依存性、同図（ｂ）はゲート電圧VG−トラン
スコンダクタンスgmのゲート長依存性、同図（ｃ）は21
段リング発振器の消費電力Ｐ−遅延時間tpdのゲート長
依存性、同図（ｄ）は6cm角ウエーハ内のトランジスタ
のしきい値電圧VT分布をそれぞれ示す図、第５図は従来
の半導体装置の一例を示す断面構成図である。 １……半導体基板、２……ソース電極、３……ドレイン
電極、４……ソース領域、５……ドレイン領域、６……
ゲート電極、７……ゲート領域、８……シヨツトキ接合
領域、９……ポリシリコン薄膜、10……ゲートメタル薄
膜、11……第１の絶縁体薄膜、12……熱酸化膜、13……
第２の絶縁体薄膜、14……第３の絶縁体薄膜、15……素
子間分離領域、16……熱酸化膜、17……シヨツトキゲー
ト領域、18……活性領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻野 俊郎 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (56)参考文献 特開 昭58−48470（ＪＰ，Ａ) 特開 昭57−72384（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の主面上に高濃度不純物を含む
ポリシリコン膜および第１の絶縁膜を順次形成する工程
と、 前記ポリシリコン膜および第１の絶縁膜のゲート領域形
成部位を選択的に除去し前記半導体基板の主面の一部を
露出させる工程と、 前記半導体基板の露出部およびポリシリコン膜の側壁部
に酸化膜を形成する工程と、 前記ポリシリコン膜下の前記半導体基板上に前記ポリシ
リコン膜の高濃度不純物を拡散してソース領域およびド
レイン領域を形成する工程と、 前記酸化膜に低濃度不純物を注入して前記半導体基板上
にゲート領域を形成する工程と、 前記酸化膜および第１の絶縁膜上にCVD法により第２の
絶縁膜および第３の絶縁膜を順次形成する工程と、 前記ゲート領域形成部位上の前記酸化膜，第２の絶縁膜
および第３の絶縁膜を除去するとともに前記酸化膜の一
部およびポリシリコン膜の側壁部に前記第２の絶縁膜お
よび第３の絶縁膜の一部を残存させる工程と、 前記残存させた第２の絶縁膜および第３の絶縁膜をマス
クとして前記半導体基板上にゲート電極を形成する工程
と、 を含むことを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211270A JPH0793317B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211270A JPH0793317B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190467A JPS6190467A (ja) | 1986-05-08 |
| JPH0793317B2 true JPH0793317B2 (ja) | 1995-10-09 |
Family
ID=16603134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211270A Expired - Lifetime JPH0793317B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793317B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100242477B1 (ko) * | 1991-07-15 | 2000-02-01 | 비센트 비.인그라시아 | 반도체 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358891A (en) * | 1979-06-22 | 1982-11-16 | Burroughs Corporation | Method of forming a metal semiconductor field effect transistor |
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
-
1984
- 1984-10-11 JP JP59211270A patent/JPH0793317B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6190467A (ja) | 1986-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |