JPS6190467A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は微細化を容易に可能とし高速度かつ低消費電力
動作に好適な半導体装置およびその製造方法に関するも
のでるる。

〔従来の技術〕

従来の半導体装置として例えば電界効果トランジスタの
構成ハ、ショットキゲートトランジスタ。

全−例として説明すると、第５図に断面図で示すように
３個の電極群から構成されている。すなわち同図におい
て、基板１としてＰ型シリコン基板？用いた場合、ソー
ス電極２およびドレイン電極３は基板１と導電型の異な
る高濃度のｎ＋不純物領域からなるソース領域４および
ドレイン領域５に、ゲート電極６はｎ＋不純物領域と同
−型の導電型不純物として低濃度ｎ−不純物領域からな
るゲート領域Ｔおよびショットキ接合領域８にそれぞれ
対応している。

ところで、電界効果トランジスタの性能の目安１１られ
す重要なパラメータの一つにトランスコンダクタンス（
ｙｍ）がるる。これに一般に良く知られているように次
式、 ｙｍｃｘ：　２Ｚμ／Ｌ　　　　　　　　−＊　ａ　ｍ
　　ｌ）でめられされ、素子構造と密接に関係付けられ
ている。ここで２はゲート幅、Ｌはゲート長、μは移動
度全められす。すなわち（１）式から　Ｚ／Ｌ　　が大
きければ大きいほど９ｍｆ大きくすることができ、しか
も高速動作が可能となる。したがって１、ある与えられ
た２に対して？ｍｆ大きくするには、Ｌｋ極力小さくす
ることが不可欠でろる。そのためには第５図からも明ら
かなようにソース。

ドレイン領域４．５に対してショットキ接合領域８を精
度良く位置決めし、かつ幅の狭い電極全実現しなければ
ならない。

従来は第５図に示した構造を実現するのにソース、ドレ
イン領［４、！ｌ形成するのと、ゲート領域７と全形成
するのに２ａ［類のマスクを用いていた（Ｐｈｙｓｉｃ
　　ｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ’　　Ｄｅｖｉ
ｃｅ、第２版、　Ｓ、Ｚ、Ｅ、　Ｐ２３４．　）。

〔発明が解決しようとする問題点〕

しかしながら、このような方法によると、各領域、４　
、５　、７の位置合せ精度およびショットキ接合領域８
の幅を小さくすることに困難でろり、ゲート寸法の微細
化にはフォトマスクの加工寸法と、マスクアライナの精
就による限界がβった。一般に光学露光方式ではソース
、ドレイン領域４．５とゲート領域７とのマスク合せａ
度は約±０．５μｍ。

またゲート長しは約１μｍ程度が限界であり、一方、電
子ビーム露光方式では、サブミクロンの加工精度に容易
に可能であるが、描写時間が多くかかるため、量産性上
に開運がめった。

〔問題Ａ−を解決するための手段〕

このような問題全解決するために本発明は、ソースおよ
びドレイン領域に対して絶縁膜の膜厚の間隔を隔ててゲ
ート領域全セルファライン法で形成するものでるる。

〔作用〕

このような手段によれば、絶縁膜の膜厚の２倍の寸法だ
けゲート領域が縮小して形成されることになる。

〔実施例〕

第１図は本発明による半導体装置の一例を説明するため
の電界効果トランジスタの断面構成図でろり、前述の図
と同一部分または相当する部分には同一符号を付してる
る。同図において、基本電極群は、第１導を型を有する
半導体基板１に対し、第２の導電型不純物が高濃度にド
ープされたポリシリコン薄膜９に接続されるソース電極
２およびドレイン電極３と、ゲートメタル薄膜１０に接
続されたゲート電ｅｉＡ６とから構成されている。なお
、１１は各電極間を絶縁する第１の絶縁体薄膜でめる。

ショットキ接合領域８は熱酸化膜１２と、例えばＣＶＤ
酸化膜などからなる第２の絶縁体薄膜１３および例えば
ノンドープポリシリコン膜ナトから々る第３の絶縁体薄
膜１４とのそれぞれの膜厚の総和だけ差引いた境界で定
められる。すなわち、フォトリソグラフィ技術で形成さ
れたソースとドレイン間の距離Ｌ’に対してゲート長Ｌ
ｉ、ソース、ドレイン領域４．５形成後に熱酸化法およ
び堆積法により形成された絶縁膜の膜厚ｔの２倍だけ縮
小化さ九、Ｌ’　−２１の寸法を笑現することが可能と
なる。

また、ソース電極２とドレイン電極３と全共通接続して
平面でリング状となるエミッタ電極を形成し、ゲート電
極６ｔ−ペース電極としてこのエミッタ電極がペース電
極をと９囲み、半導体基板１の一部に電極を設はコレク
タ電極とすることによムバイボーラトランジスタが構成
され、ゲート長りに対応するペース幅が得られる。

次にこのように構成される半導体装置の製造方法につい
て説明する。

第２図（ａ）〜（５’）は本発明による半導体装置の製
造方法の一例を説明する各工程の断面図を示したもので
ある。まず、同図（ａ）に示すように半導体基板１の主
面側に素子間分離領域１５全形成した後に高濃度の不純
物を含むポリシリコン薄膜ＳＶノ＜ターニングし、全体
を第１の絶縁体被膜１１で被覆する。ここで、ポリシリ
コン薄膜９はソースおよびドレインに対する不純物拡散
源として作用すると同時に導電層としての役割とももた
せるために約１０１９副−３以上の高濃度でかつ膜厚も
シート抵抗ρ３　が数百色６　以下となるように０．１
μｍ〜０，４μｍ程度とする。また、第１の絶縁体薄膜
１１はポリシリコン薄膜９からの不純物が半導体基板１
内に熱拡散の生じない条件で形成する必要がろる。例え
ば常圧ＣＶＤによるＳｉＯｚＭでは約３００Ａ程度で０
］′能となる。この膜厚はゲート電極６とソース電極２
およびドレイン電極３との間の浮遊容量を抑える点では
厚いほど良いが、微細刀ロエの観点から０．２〜０．５
μｍ程度とする。次に同図（ｂ）に示すように方向性の
反応性イオンエラ　　　　　　Ｉチング（ＲＩＥ）法を
用いて第１の絶縁体薄膜１１七完全に除去し、さらにポ
リシリコン薄膜９も同時に可能な限り薄く、例えば約５
ｏｏＸ　程度差してエツチング除去する。このとき、ソ
ース−ドレイン間距離を決めるスリットパターン［６ら
かじめフォトリソグラフィのレジストパターンで形成し
ておく。引き続き、残されたポリシリコン薄膜９をウェ
ットエツチング法で除去する。このとき半導体基板１が
面方位＜１１１＞のシリコン基板の場合にはＫＯＨとイ
ソプロピルアルコールおよび水の混液とを用いると、ポ
リシリコンとシリコン単結晶とのエツチング速度の選択
比音大きくとることができ、チャンネル領域がオーバー
エツチングされない。他の面方位に対してもめる程度の
オーバーエツチング盆か許容されればこの工程は適用で
きる。次に、完全にポリシリコン薄膜９を除去した後、
同図（ｃ）に示すようにチャンネル層表面上制御可能な
限り薄く、例えば＃Ｒ素雰囲気中で約９００℃で７０分
間程度酸化し約３００Ａ程度の熱酸化膜１６を形成する
。ここで、このチャンネル層上の熱酸化膜１６に次に行
なうチャンネル領域形成のためのイオン注入の表面汚染
を防止しかつソース、ドレインの主面側界面リークを抑
えるのに重要な機能をもたせている。また、ポリシリコ
ン薄膜９の側壁上の熱酸化膜１６はポリシリコン薄膜９
からチャンネル表面側への不純物拡散を抑える機能をも
たせている。次に非酸化性雰囲気中で高濃度不純物？含
むポリシリコン薄［９から熱拡散法により、例えば０．
１〜０．２μｍ８度の接合深さのソース、ドレイン領域
４．５七形成する。

次に同図（ｄ）に示すように半導体主面側から全面にｎ
＋不純物領域４と同−型のチャンネル形成用不純物金イ
オン注入し、ゲート領域７とする。このとき、このゲー
ト領域７は、ソース、ドレイン領域４，５に対してセル
ファライン的に形成され、し〃・もゲート領域Ｔげンー
ス、ドレイン領域４゜５の形成時に等方的な横方向拡散
がるるため、ソース、ドレイン領域４．５に電気的に接
続された構造となる。次に同図（ｅ）に示すように半導
体基板１の全表面に例えば約０．２μｍ程度の膜厚の第
２　　゛の絶縁体簿膜１３と例えば約０．１μｍ程度の
膜厚の第３の絶縁体薄膜１４を順にＣＶＤ法により堆積
する。ここでＣＶＤ法を用いた理由はポリシリコン薄Ｍ
９および第１の絶縁体薄膜１１の側壁に、第２の絶縁体
膜１３および第４の絶縁体膜１４が水平方向と同程度の
膜厚だけを堆積させるためで、！ｌｌ！ｌ１１真空蒸着
法あるいはスパッタ法では実現が困難でめることに起因
している。また、ここで第２の絶縁体薄膜１３、例えば
酸化膜に、主としてゲート長全決定し、しかもゲート領
域７とソース領域４およびドレイン領域５間の絶縁体と
しての機能も同時に有し、その膜厚は素子特性を決定す
る上で重要な意味をもっている。また第３の絶縁体薄膜
１４、例えばノンドープポリシリコン膜は、第２の絶縁
体薄膜１３に比べて若干補助的な機能を有しているが、
第２の絶縁体薄膜１３と同様のゲニト長の調整と絶縁体
としての両機能をもっている。次にこれらの第３の絶縁
体薄膜１４および第２の絶縁体薄膜１３を１同図（ｂ）
で示す工程で用いたと同様の方向性ＲＩＥ法により順に
熱酸化膜１６に達する深さまでエツチングし、引き続き
、フッ酸系のウェットエツチング液、例えば＆４液で熱
酸化膜１６を除去し、同図（ｆ）に示すように半導体基
板１の界面全露出させたゲート穴を形成する。この段階
でショットキ接合領域となるべくドレイン領域７の表面
ノｉ１にＲＩＥ法による損傷およびイオン注入による油
汚染から熱酸化膜１６により保護された清浄な界面とし
て形成されることになる。仮に熱酸化膜１１を残存した
状態で次の工程でゲートメタルを堆積すると、ＭＯＳ　
ＰＥＴ　が実現する。ここで、第３の絶縁体薄膜１４に
エツチング液としての墓４液に対する第２の絶縁体薄膜
１３の保護の機能？有しているが、第２の絶縁体薄膜１
３および第３の絶縁体薄膜１４の膜厚制御により、ゲー
ト長の調整機能をも同時に果し、全体としてプロセス設
計の自由度を大きくするのに寄与している。次にゲート
穴が穿設された後にＣＶＤ法によりメタル薄膜を堆積し
、パターニングして同図（２）に示すようにゲートメタ
ル薄ｉ１０を形成し、さらに真空蒸着法、スパッタリン
グ法わるいはＣＶＤ法等によりソース電極２．ドレイン
電極３およびゲート電極６をそれぞれ形成し、第１図に
示したものと同様な半導体装置を完成する。ここで、ゲ
ートメタル薄膜１０にアルミニウム金属のような電極メ
タルを用いる場合には、ゲート電極６？形成する金属と
同一金属で兼用することができ、またタングステン等の
りフラクトリー金属を用いる場合には高抵抗の薄膜が得
られる。

ゲートメタル薄膜１０ｔＣＶＤ法により堆積する理由に
、ゲート長りが約１μｍ以下の小さな領域でかつソース
領域４およびドレイン領域５の側壁に形成される第２の
絶縁体薄膜１３および第３の絶縁体薄膜１４の段差形状
が急峻で垂直となってくると、スパッタリング法わるい
は真空蒸着法では側壁部にゲートメタル薄膜１０が付着
しなくなり、断線るるいは抵抗値増大金招くことに起因
している。通常、ショットキ障壁電圧の調整のため、ゲ
ートメタル薄膜１０は、ソース′＃ＩＬ翫２．ドレイン
電極３およびゲート′ｄＬ極６の金属材料と異なるもの
を用いる。例えば、５ｔ−Ｇｅ−Ｂ　　の三元素のアモ
ルファスシリコン全ゲートメタル薄膜１０として用いた
場合には、ｎ型半導体に対して大きな仕事関数φＢＨｋ
有する特徴に加えてＣＶＤ法により堆積するため、本構
成への適用が有効となジ、前記側壁を完全に被憶するの
で、断線の恐れが全くなくなる。なお、チャンネル形成
の際、イオン注入不純物としてソース、ドレイン領域４
．５と異なる型の不純物を用い、ゲート電極６とゲート
領域１とをオーミック接合とすれば、横形バイボーラト
ランジスタトナル。

次に、このようにしてＤ４＃：される電界効果トランジ
スタのゲート電極配置例？第３図（ａ）　、　（ｂ）に
そｎぞれ示す。これらの図において、まず、同図（ａ）
は実効的なショットキゲート領域１７がソース電極３お
よびドレイン電極３に対して平行に配置される平行形ゲ
ート電界効果トランジスタ構造で、素子間分離領域１５
で囲まれる活性領域１８のセル占有面積を小さくするこ
とができる。また、同図（ｂ）はショットキゲート領域
１７金環状形に配置される環状形ゲート電界効果トラン
ジスタで、ソース電極３を共通とする回路構成では素子
間分離が本質的に不要とすることができる。

このような構成によれば、ンース領域４．ゲ−ト領域Ｔ
およびドレイン領域５の各接合領域がセルファライン工
程で形成されるので、光露光法で約１μｍ幅のソース−
ドレイン間距離全設定しても、ゲート長Ｌ’に約０，５
μｍ以下にサブミクロン化することが容易にできる。し
たがってこのゲート長しの縮小化により、９ｍの増大と
高速動作が可能となる。なお、轟然のことながら、電子
ビーム露光法を用いるならば、ゲート寸法の制御性はさ
らに改善されることは言うまでもない。また、セルファ
ライン化による電極構成により、ソース−ドレイン間距
離全フォトリングラフィ技術の極限まで詰めることがで
き、しかもポリシリコン薄膜９からの不純物拡散、特に
横方向拡散？利用することにより、笑効的なソース−ド
レイン間距離Ｌ′もゲート算　と同様にサブミクロンの
寸法で形成でき、ソース−ドレイン間の直列抵抗の低減
、論理振幅の増大および高速動作を可能とする゛ことが
できる。さらにゲート長りは、フォトリソグラフィ技術
で定められたソース・ドレイン間寸法から堆積した絶縁
体薄膜１３．ｉ４のほぼ２倍の寸法全差引いた値に設定
できるため、サイドエツチング法るるいはアンダーカッ
ティング法を利用する他のセルファライン法に比べて加
工の変動（バラツキ）カニ小さくなり、再現性および製
造歩留りを向上させることができる。また、ゲート長し
の縮小化により、Ｐｍの増大が期待でき、同一の動作電
流に対してより小さなゲート長Ｌ″ｒ″ｊむことから、
素子の占有面積が縮小化でき、高密度高集積化が達成で
きる。また、環状形ゲート構造は、ソース−ゲート間の
リーク電流を抑える点で有利であり、特に耐放射線環境
に優れた効果が得られるとともに、素子間分離か本質的
に不要な回路構成をとることができる。

次に前述しｆｃ製造方法に基づいて製作したアモルファ
ス材料をゲートメタルとした環状形シリコンショットキ
電界効果トランジスタについて特有の効果を第４図を用
いて説明する。まず、同図（ａ）はゲート電圧ＶＤに対
するドレイン電流Ｉｎの変化音調べたものであり、ゲー
ト福音５０μｍと一定とし、ゲート長りをパラメータに
とっている。

各特性曲線の傾きは利得係数に６られすに値と呼ばれ、 Ｋ＝Ｚｔｔｔ／（２Ｌ−ｄ）　　　　　−・−−（２）
で示される。ここでｇは各千尋体材料の誘電率、ｄＵチ
ャンネルの深さ’ｔ−６られしている。ゲート長Ｌ’に
それぞれＬｌ　＝２．５μｍ、Ｌｘ　＝＝１．５μｍｔ
Ｌｓ　＝　１．０　ａｍ　、　Ｌ４　＝　０．５　ｔｔ
ｍまで変化させると、はぼゲートＬに反比例してに値が
増大し、Ｌ　ａ　＝　０．５　ｆｉｍのときは３．１５
ｍ５／Ｖと極めて大きな値が得られる。一方、同図（ｂ
）は２ｍのゲート長り依存性を求めたもので、ゲート長
りの短縮化とともに９ｍか増大しており、ｖｍの最大値
はＩ、４　＝　０．５　μｍの場合、約７５　ｍｓ／ｍ
　（Ｚ＝　５０μｍ〕が得られる。この例ではしきい値
電圧が約３６０ｍＶに設定したときの特性例でるるか、
同一構造でチャンネルドーズ量全多くしたしきい値がＯ
ｖ近傍のものでは、ＧＡＡＳに匹敵する大きな２ｍ値、
例えば約１４０ｍ５／ｍｍ程度まで得られることが確認
できた。また、同図（ｃ）はこの半導体素子を用いた抵
抗負荷（約３にΩ）のＤＣＦＬ　（Ｄｉｒｅｃｔ　Ｃｏ
ｕｐｌｅｄ　ＰＥＴ　Ｌｏｇｉｃ）回路構成からなる２
１段のリング発振器の消費型カー伝播遅延時間特性ケ調
べたものでろす、ゲート長りの短縮化とともに高速化さ
れ、最高的１２０ＰＳ／ｇａｔｅ　　まで得られる。さ
らに同図（ｄ）はこの素子特性のしきい値電圧ＶＴの変
動（バラツキ）Ｉｔ調べた結果でめジ、６ｃｒｎ×６ｃ
ｎＪ角の１個のウェーハの広い範囲において、総個数ｎ
−３４個に対するしきい値電圧７丁に、平均値マ＝３９
８ｍＶで標準偏差σが１３ｍＶと極めて小さい値となっ
ている。

なお、同Ｅ　（ｄ）において棒グラフの幅Ｗは１０ｍＶ
ステップでとっである。

以上の実験結果から明らかなようにサブミクロンゲート
長Ｌｔ笑現することにより優れた効果が得られたが、前
述した特性はゲート長Ｌｋさらに詰めることにより、高
性能化？はかることが可能なことは・言うまでもない。

なお、前述した実施例においては、本発明をショットキ
電界効果トランジスタに適用した場合について説明した
が、本発明はこれに限定されるものではなく、接合電界
効果トランジスタるるいはバイポーラトランジスタ構造
に適用しても前述と同等の効果が得られることは言うま
でもない。

〔発明の効果〕

以上説明したように本発明は、ショットキ接合領域上、
オーミック接合領域に対して半導体層の主面と垂直方向
の側壁に形成した絶縁膜およびポリシリコンの熱酸化膜
の膜厚の和だけ隔てて構成したことにより、ゲート長を
縮小化することがでキルので、トランスコンダクタンス
（９ｍ）’ｅ増大させかつしきい値電圧の変動を小さく
させることができるとともに、素子の占有面積を縮小化
させて高密腿、高集積度化を容易に可能とすることがで
きる。また、ソース、ドレイン領域形成後、ゲート領域
全セルファライン法で形成することにより、ゲート長を
縮小化させた素子構造が容易に形成できるなどの極めて
優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明による半導体装置の一例を示す断面構成
図、第２図（ａ）〜□□□）は本発明による半導体装置
の製造方法の一例全説明するための各工程の断面図、第
３図（ａ）　、　（ｂ）は本発明による半導体装置に係
わる平行形ゲート電界効果トランジスタの平面図、環状
形ゲート電界効果トランジスタの平面図、第４図（ａ）
　、　（ｂ）　、　（ｃ）　、　（ｄ）は本発明の冥流
側の冥測結果を示すグラフでろり同図（ａ）はゲート電
圧ｖＧ−メＴフゴフｊｉ口丁のゲート長依存性、同図（
ｂ）はゲート電圧Ｖｃ−）ランスコンダクタンス２ｍの
ゲート長依存性、同図（ｃ）は２１段リング発振器の消
費電力Ｐ−遅延時間ｔｐｄのゲート長依存性、同図（ｄ
）　ｕ　６　ａｎ角ウつ−ハ内のトランジスタのしきい
値電圧Ｖｔ分布をそれぞれ示す図、第５図は従来の半導
体装置の一例を示す断面構成図でるる。 １・・−・半導体基板、２・・・・ソース電極、３＠・
・・ドレイン電極、４・・・・ソース領域、５・・・・
ドレイン領域、６・・・・ゲート電極、７・・・・ゲー
ト領域、８・・・・ショットキ接合領域、９拳・・・ポ
リシリコン薄膜、１０・・・・ゲートメタル薄膜、１１
・・φψ第１の絶縁体薄膜、１２・・・・熱酸化膜、１
３・・ｅ・第２の絶縁体薄膜、１４・・・・Ｍ３の絶縁
体薄膜、１５・・・・素子間分離領域、１６・・・・熱
酸化膜、１７・・・豐ショットキゲート領域、１８・・
・・活性領域。 特許出願人　　日本！信電話公社 代理人　山川政樹（は〃為１名） 第２図 第３図

Claims (5)

【特許請求の範囲】
1. （１）半導体基板の主面の一部に高濃度不純物を含むポ
   リシリコンの拡散によるソース領域およびドレイン領域
   と、低濃度不純物を含むゲート領域と、該ゲート領域と
   ゲート電極との間にショットキ接合領域とを有し、前記
   ショットキ接合領域は前記ソース領域およびドレイン領
   域に対して主面と垂直方向の側壁に形成した絶縁膜およ
   び前記ポリシリコン熱酸化膜の膜厚の和だけ隔ててなる
   ことを特徴とする半導体装置。
2. （２）前記ショットキ接合領域が前記ソース領域もしく
   はドレイン領域を取り囲むことを特徴とする特許請求の
   範囲第１項記載の電界効果トランジスタ。
3. （３）前記ショットキ接合領域を、ＭＯＳ接合領域で置
   換する絶縁形ゲート構造としたことを特徴とする特許請
   求の範囲第１項または第２項記載の半導体装置。
4. （４）前記ショットキ接合領域を、ｐｎ接合領域で置換
   する接合形ゲート構造としたことを特徴とする特許請求
   の範囲第１項または第２項記載の半導体装置。
5. （５）半導体基板の主面上に高濃度不純物を含むポリシ
   リコン膜および第１の絶縁体膜を順次形成する工程と、
   前記ポリシリコン膜および第１の絶縁膜のゲート領域形
   成部位を選択的除去し前記半導体基板の主面の一部を露
   出させる工程と、前記半導体基板の露出部およびポリシ
   リコン膜の側壁部に酸化膜を形成する工程と、前記ポリ
   シリコン膜下の前記半導体基板上に前記ポリシリコン膜
   の高濃度不純物を拡散してソース領域およびドレイン領
   域を形成する工程と、前記酸化膜に低濃度不純物を注入
   して前記半導体基板上にゲート領域を形成する工程と、
   前記酸化膜および第１の絶縁膜上にＣＶＤ法により第２
   の絶縁膜および第３の絶縁膜を順次形成する工程と、前
   記ゲート領域形成部位上の前記酸化膜，第２の絶縁膜お
   よび第３の絶縁膜を除去するとともに前記酸化膜の一部
   およびポリシリコン膜の側壁部に前記第２の絶縁膜およ
   び第３の絶縁膜の一部を残存させる工程と、前記残存さ
   せた第２の絶縁膜および第３の絶縁膜をマスクとして前
   記半導体基板上にゲート電極を形成する工程とを含むこ
   とを特徴とした半導体装置の製造方法。