JPS5848470A - 金属半導体電界効果トランジスタの製造方法 - Google Patents
金属半導体電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、金属半導体電界効果トランジスタの製造方
法およｔＦ辱れによちて製造された装置に関する。より
特定的にはこの発明は、自己整合ゲートを働えｉ電界効
果トランジスタの製造方法に閤する。
法およｔＦ辱れによちて製造された装置に関する。より
特定的にはこの発明は、自己整合ゲートを働えｉ電界効
果トランジスタの製造方法に閤する。
金属半導体電界効業トランジスタ＜ Ｍ’Ｅ ｓ Ｆ
ＥＴ）は、接合電界効果トランジスタＬｊＦＥＴ）およ
び金属酸化物半導体電界効巣トランラ誠りてい”る。一
般的なＭＯ’５ＦＥＴにおいては、酸化物絶ｌ１ｌＩが
トランジスタゲートをトランジスタのソースおよびドレ
インの藺の半導体サブストレートから分離する。ＪＦＥ
Ｔにおいてはゲートはサブストレートと接合し、しかし
それにもかかわらず適当にドープされて、ＰＮ接合が形
成される。
ＥＴ）は、接合電界効果トランジスタＬｊＦＥＴ）およ
び金属酸化物半導体電界効巣トランラ誠りてい”る。一
般的なＭＯ’５ＦＥＴにおいては、酸化物絶ｌ１ｌＩが
トランジスタゲートをトランジスタのソースおよびドレ
インの藺の半導体サブストレートから分離する。ＪＦＥ
Ｔにおいてはゲートはサブストレートと接合し、しかし
それにもかかわらず適当にドープされて、ＰＮ接合が形
成される。
ＭＥＳＦＥＴにおいては、ゲートはシリコンサブストレ
ートと直接に接続して、金属・シリコン界面によってシ
」ットキダイオードを形成する。ＪＦＥＴにおいてはＰ
Ｎ接合は少数キャリア装置１であるが、ＭＥＳＦＥＴに
おいてはショットキダイオードは多数キャリア装置であ
る。ＭＥＳＦＥＴおよびＪＦＥＴ装置においては電流の
伝導はシリコンサブストレートのバルク内で行なわれる
。しかしＭＯＳＦＥＴにおいては、′電流の伝導は酸化
物・シリコン界面に沿う。
ートと直接に接続して、金属・シリコン界面によってシ
」ットキダイオードを形成する。ＪＦＥＴにおいてはＰ
Ｎ接合は少数キャリア装置１であるが、ＭＥＳＦＥＴに
おいてはショットキダイオードは多数キャリア装置であ
る。ＭＥＳＦＥＴおよびＪＦＥＴ装置においては電流の
伝導はシリコンサブストレートのバルク内で行なわれる
。しかしＭＯＳＦＥＴにおいては、′電流の伝導は酸化
物・シリコン界面に沿う。
ＭＥＳＦＥＴを形成するための先行技術の従来の方法に
あプては、まず最初に拡散または注入によってソースお
よびドレイン領域が形成され、続いてチャネル領域が注
入され、そして酸化物■がそれらを覆って付着される６
次にソースおよびドレイン領域の閣のシリコンサブスト
レートに対して、酸化物を通じて貫通穴があけられる。
あプては、まず最初に拡散または注入によってソースお
よびドレイン領域が形成され、続いてチャネル領域が注
入され、そして酸化物■がそれらを覆って付着される６
次にソースおよびドレイン領域の閣のシリコンサブスト
レートに対して、酸化物を通じて貫通穴があけられる。
それから金属ゲートが、接合がゲートを・−ｍａｔ、、
てしまうようにゲートがドレインやソース領域とオーミ
ックコンタクトを形成しないことを確実゛にするような
充分に小さな寸法を持つた貫通穴内に形成される１次に
ゲートの整合は、より多くのスペースがゲートのために
許容されることが交互に獲得されるような臨界的なもの
である。これは交互に、回路のバッキング密直な減少す
る。このプロセスの特定的な例が、特許第４０４８７１
２号において記述されている。 “ 次にこの発明の目的は、金属シリコン電界効果トランジ
スタの改良された１一方法を提供することである。
” この発明の他の目的□は、必要なスペースを減少した金
属シリコン電界効果トランジスタを提供することである
。′ この発明のまた別の目的は、自己整合ゲートを備えた改
良された金属シリコン電界効果トランジスタを提供する
ことである。
てしまうようにゲートがドレインやソース領域とオーミ
ックコンタクトを形成しないことを確実゛にするような
充分に小さな寸法を持つた貫通穴内に形成される１次に
ゲートの整合は、より多くのスペースがゲートのために
許容されることが交互に獲得されるような臨界的なもの
である。これは交互に、回路のバッキング密直な減少す
る。このプロセスの特定的な例が、特許第４０４８７１
２号において記述されている。 “ 次にこの発明の目的は、金属シリコン電界効果トランジ
スタの改良された１一方法を提供することである。
” この発明の他の目的□は、必要なスペースを減少した金
属シリコン電界効果トランジスタを提供することである
。′ この発明のまた別の目的は、自己整合ゲートを備えた改
良された金属シリコン電界効果トランジスタを提供する
ことである。
この発明の上述の目的およびその他の目的、効果と特徴
は、以下の詳□細′□な説明および図面を参照すること
によって、当業者にとうて容易に１！解されよう。
は、以下の詳□細′□な説明および図面を参照すること
によって、当業者にとうて容易に１！解されよう。
上述の目、的を連成するために、この発明幡金属シリコ
ン電界効果トランジスタおよびそのようなトランジスタ
の製造方法に方向づけられており、それによってトラン
ジスタのすべての要素は、単一、のマス、キングステッ
プによって規定されている。
ン電界効果トランジスタおよびそのようなトランジスタ
の製造方法に方向づけられており、それによってトラン
ジスタのすべての要素は、単一、のマス、キングステッ
プによって規定されている。
これらの！素は、電界効果トランジスタのチャネルとと
もにそれらのだ、めのソースおよびドレイン領域、そし
てまたトランジスタ、を完成するゲートを含む、半導体
サブストレートの表面上にドープされたポリシンコン層
を付着し、それらを−って酸化物層を付着し、か、つシ
リコンサブストレートを露出するために絶縁層およびド
ープされた、ポリシリコン閣内に貫通穴をあけることに
よって、このトランジスタは形成される。チャネルはこ
のようにしてあけられた貫通穴を通じて、イオン注入に
よって形成される。ドープされたポリシリコン層は、領
域が貫通穴によって規定されるトランジスタのソースお
よびドレイン領域の配列のための拡散源として機能する
１次に貫通穴は、ゲートがチャネルな゛含むサブストレ
ート領域と接続して形成されるべき領域を規定する。
もにそれらのだ、めのソースおよびドレイン領域、そし
てまたトランジスタ、を完成するゲートを含む、半導体
サブストレートの表面上にドープされたポリシンコン層
を付着し、それらを−って酸化物層を付着し、か、つシ
リコンサブストレートを露出するために絶縁層およびド
ープされた、ポリシリコン閣内に貫通穴をあけることに
よって、このトランジスタは形成される。チャネルはこ
のようにしてあけられた貫通穴を通じて、イオン注入に
よって形成される。ドープされたポリシリコン層は、領
域が貫通穴によって規定されるトランジスタのソースお
よびドレイン領域の配列のための拡散源として機能する
１次に貫通穴は、ゲートがチャネルな゛含むサブストレ
ート領域と接続して形成されるべき領域を規定する。
この発明の特徴は、半導体サブストレートの表面上にド
ープされたポリシリコン層を付着し、それらを−って酸
化物層を付着し、シリコンサブストレートを露°出する
ために絶ａｍおよびドニプされたポリシリコン層内に貫
通穴をあけ、このようにしてあけられ耐貫通穴を通じて
イオン注入によってチャネルを形成し、領域が貫通穴に
よって規定されるトランジスタのソースおよびドレイン
領域の配列のための拡散源としてドープされたポリシリ
コン−を用い、ゲートがチャネルを含むサブストレート
領域と接続して形成されるべき領域を規定するために貫
通穴を用いることにある。
ープされたポリシリコン層を付着し、それらを−って酸
化物層を付着し、シリコンサブストレートを露°出する
ために絶ａｍおよびドニプされたポリシリコン層内に貫
通穴をあけ、このようにしてあけられ耐貫通穴を通じて
イオン注入によってチャネルを形成し、領域が貫通穴に
よって規定されるトランジスタのソースおよびドレイン
領域の配列のための拡散源としてドープされたポリシリ
コン−を用い、ゲートがチャネルを含むサブストレート
領域と接続して形成されるべき領域を規定するために貫
通穴を用いることにある。
この麹明の第２の特徴は、ポリシリコン層がゲート金属
と接続しないことを確実にするために、貫通穴が絶縁層
をアンダーカットすることによって形成されるという方
法にあｉ。
と接続しないことを確実にするために、貫通穴が絶縁層
をアンダーカットすることによって形成されるという方
法にあｉ。
ここで第１図を参照して、先行技術の構造およびそのよ
うな構造の形成方法を記述しよう、ここに示すようにサ
ブストレート１０には、Ｎ＋トド−ントたとえばリンま
たはヒ素によりてそれｆれ形成されるソースおよびドレ
イン領域１１および１２が設けられている。チャネル領
域１３は、Ｎ＋トド−ント、たとえばリンまたはヒ素で
形成される６次に酸化物−（図示せず）が全表向を１う
ように設けられ、かつ貫通穴がそのＩ形成されるゲート
１４の領域を形成するようにそれらの中にあけられる。
うな構造の形成方法を記述しよう、ここに示すようにサ
ブストレート１０には、Ｎ＋トド−ントたとえばリンま
たはヒ素によりてそれｆれ形成されるソースおよびドレ
イン領域１１および１２が設けられている。チャネル領
域１３は、Ｎ＋トド−ント、たとえばリンまたはヒ素で
形成される６次に酸化物−（図示せず）が全表向を１う
ように設けられ、かつ貫通穴がそのＩ形成されるゲート
１４の領域を形成するようにそれらの中にあけられる。
金属ゲート１４はチャネル領域と接続して、それらに対
して電圧が印加されたときに、電位または消耗領域１６
を転換しよう０次に適当な電圧を印加するための導体が
ソースおよびドレイン領域１１および１２と接続して形
成され、かつその表面は完全な騎置を形成するために不
活性化される。この騎置にとっての特別な同層は、各ソ
ースおよびドレイン領域１１および１２の閣の整合ゲー
ト１４の同■である。もしゲート１４がそのような領域
のいずれケと接続するならば、オーミックコクタクトが
形成されかつゲート１４はソースまたはドレイン−域の
いずれかに対しτ矯格されよう、それゆえに先行技術の
ＭＥＳＦＥＴ輪置にとう装は、重大な整合の同■が存在
する。
して電圧が印加されたときに、電位または消耗領域１６
を転換しよう０次に適当な電圧を印加するための導体が
ソースおよびドレイン領域１１および１２と接続して形
成され、かつその表面は完全な騎置を形成するために不
活性化される。この騎置にとっての特別な同層は、各ソ
ースおよびドレイン領域１１および１２の閣の整合ゲー
ト１４の同■である。もしゲート１４がそのような領域
のいずれケと接続するならば、オーミックコクタクトが
形成されかつゲート１４はソースまたはドレイン−域の
いずれかに対しτ矯格されよう、それゆえに先行技術の
ＭＥＳＦＥＴ輪置にとう装は、重大な整合の同■が存在
する。
さらにこの整合のために許容されるべき許容ＩＩ！！の
ために、回路のバッキング密度を交互に減少させる特別
な領域がゲート領域に必要となる。この特別な領域は、
第１１！１において抵抗１５として概略的に示されたよ
うに形成される高いソース・ドレイン直列抵抗が存在す
る輪重の電気的特性を交互に損わせる。このように、ゲ
ートとドレインまたはソースとの閤の分離は、極小のマ
スク合わせに依存する。
ために、回路のバッキング密度を交互に減少させる特別
な領域がゲート領域に必要となる。この特別な領域は、
第１１！１において抵抗１５として概略的に示されたよ
うに形成される高いソース・ドレイン直列抵抗が存在す
る輪重の電気的特性を交互に損わせる。このように、ゲ
ートとドレインまたはソースとの閤の分離は、極小のマ
スク合わせに依存する。
ここでこの発明が先行技術のこの欠点を克服する方法を
、第２＠および第３１１を参照して次に記述しよう、第
２図において示されるように、ドープされたポリシンコ
ン導体２７、たとえばヒ素またはリンがサーブストレー
ト２０上に付着されかつ絶＄１１１１２８で■われてい
る。ポリシリコン導体は、以下により詳しく記述される
ように、拡散源としてさらにまた構造の連結−の一部と
して用も〜られる。絶縁物２８および導体２７はマスク
されかつエツチングされ１輪１１６２ａ内に貫通穴２９
を形成し、さらに第２ＩＩにおいて２９＾で示されるよ
うに導体２７をアンダーカットする。このようにして貫
通穴２９６５よび絶縁物２８は、以下にさらに記述され
るように、チャネル−域とゲートとを自己整合する０次
にＮチ！ネル領域２３が、貫通穴２９を通ずる注入によ
って形成される１次に第２の層が導体２７の露出した端
部内を充填するように、図示されていない方法で貫通穴
内が付着される。
、第２＠および第３１１を参照して次に記述しよう、第
２図において示されるように、ドープされたポリシンコ
ン導体２７、たとえばヒ素またはリンがサーブストレー
ト２０上に付着されかつ絶＄１１１１２８で■われてい
る。ポリシリコン導体は、以下により詳しく記述される
ように、拡散源としてさらにまた構造の連結−の一部と
して用も〜られる。絶縁物２８および導体２７はマスク
されかつエツチングされ１輪１１６２ａ内に貫通穴２９
を形成し、さらに第２ＩＩにおいて２９＾で示されるよ
うに導体２７をアンダーカットする。このようにして貫
通穴２９６５よび絶縁物２８は、以下にさらに記述され
るように、チャネル−域とゲートとを自己整合する０次
にＮチ！ネル領域２３が、貫通穴２９を通ずる注入によ
って形成される１次に第２の層が導体２７の露出した端
部内を充填するように、図示されていない方法で貫通穴
内が付着される。
ここで第３１１に移ると、たとえばおよそ８００℃また
は９００℃の高濃度ステップが行なわれて、ドープされ
た導体３７のＮ＋トド−ントをサブストレート３０内へ
と拡散させ１、このようにしてソースおよびドレイン領
域３１および３２がそれぞれ形成される。このとき、チ
ャネル領域３３もまた外側へ拡散される１次に第２の５
ｌａｂ ＜図示電ず）が、ウェー八表面と平行な絶縁物
領域へのプラズマエツチングまたは注入によって選択的
な方法でエツチングされ、それからＩＩ１ＩＩｌ−を選
択的に除去するために化学的エツチングが施される。そ
の結果、ショットキダイオードが形成されるべきサブス
トレートの部分が露出される。
は９００℃の高濃度ステップが行なわれて、ドープされ
た導体３７のＮ＋トド−ントをサブストレート３０内へ
と拡散させ１、このようにしてソースおよびドレイン領
域３１および３２がそれぞれ形成される。このとき、チ
ャネル領域３３もまた外側へ拡散される１次に第２の５
ｌａｂ ＜図示電ず）が、ウェー八表面と平行な絶縁物
領域へのプラズマエツチングまたは注入によって選択的
な方法でエツチングされ、それからＩＩ１ＩＩｌ−を選
択的に除去するために化学的エツチングが施される。そ
の結果、ショットキダイオードが形成されるべきサブス
トレートの部分が露出される。
第３図の構造は、ショットキダイオード、次にチタンタ
ングステン■４０の付着、そして最後にアルミニウム層
４１を形成するケイ化白金鋼−３９の配列によって完成
される。ケイ化白金磨３９は全つＩ−ハを白金−で１い
、次にその部分を焼き戻しプロセスによって第２図の各
貫通穴２９内に焼結させることによって形成される。こ
の焼結の−に、プラチナはシリコンサブストレートと反
応して、ケイ化白金領域３９を形成する。またこの婉き
戻し操作の−に、薄い酸化物層（図示せず）がケイ化白
金を−って形成される。この読き戻し操作の慢、ケイ化
白金領域を保護する薄い酸化物−で被覆されていない白
金をエツチングして除去するために、つＩ−ハは塾ＩＦ
％ ＊ ＩＩ ＩＩにさらされる。
ングステン■４０の付着、そして最後にアルミニウム層
４１を形成するケイ化白金鋼−３９の配列によって完成
される。ケイ化白金磨３９は全つＩ−ハを白金−で１い
、次にその部分を焼き戻しプロセスによって第２図の各
貫通穴２９内に焼結させることによって形成される。こ
の焼結の−に、プラチナはシリコンサブストレートと反
応して、ケイ化白金領域３９を形成する。またこの婉き
戻し操作の−に、薄い酸化物層（図示せず）がケイ化白
金を−って形成される。この読き戻し操作の慢、ケイ化
白金領域を保護する薄い酸化物−で被覆されていない白
金をエツチングして除去するために、つＩ−ハは塾ＩＦ
％ ＊ ＩＩ ＩＩにさらされる。
上述したように、次にチタンタングステン層４０が形Ｉ
ｌ！されて、ケイ化白金領域３９と接続し、かつその後
アルミニウム■４１がそれらをｗ５て付着される。チタ
ンタングステン層の目的は、アルミニウム■４１がケイ
化白金内へと浸透することを防止することである。この
目的のために、純粋なタングステンが用いられ得る１次
にこのチタンタングステンおよびアルミニウム構造は同
時にパターン化され、そしてその結果としての構造が第
３図において示されている０次に付加的な結合構造が形
成されて、そｂて回路が完成する。
ｌ！されて、ケイ化白金領域３９と接続し、かつその後
アルミニウム■４１がそれらをｗ５て付着される。チタ
ンタングステン層の目的は、アルミニウム■４１がケイ
化白金内へと浸透することを防止することである。この
目的のために、純粋なタングステンが用いられ得る１次
にこのチタンタングステンおよびアルミニウム構造は同
時にパターン化され、そしてその結果としての構造が第
３図において示されている０次に付加的な結合構造が形
成されて、そｂて回路が完成する。
この発明の自己整合手法は、いくつかの機能を果たす、
絶縁層２８内に貫通穴をあけることおよび第２図のドー
プされたポリシリコン１１２７は、第２図のチャネル領
域２３ならびに、ドープされたポリシリコン■３７が拡
散■として働く拡散ステップによって形成される第３図
のその俵のソースおよびドレイン領域３１および３２を
ともに規定するのに役立つ、第３図の絶縁層３８内のこ
の貫通穴は、チャネル―造３３を有するゲート構造を交
互に整合するように働く、絶縁■３８はプロセスの−に
アンダーカットされているので、ソースおよびドレイン
領域３１および３２はゲート構造の位置に対して非常に
接近して形成されることが可能であり、しかしそれらの
間にいかなる抵抗ｍ＊も存在しないことを確実にできる
。
絶縁層２８内に貫通穴をあけることおよび第２図のドー
プされたポリシリコン１１２７は、第２図のチャネル領
域２３ならびに、ドープされたポリシリコン■３７が拡
散■として働く拡散ステップによって形成される第３図
のその俵のソースおよびドレイン領域３１および３２を
ともに規定するのに役立つ、第３図の絶縁層３８内のこ
の貫通穴は、チャネル―造３３を有するゲート構造を交
互に整合するように働く、絶縁■３８はプロセスの−に
アンダーカットされているので、ソースおよびドレイン
領域３１および３２はゲート構造の位置に対して非常に
接近して形成されることが可能であり、しかしそれらの
間にいかなる抵抗ｍ＊も存在しないことを確実にできる
。
１１１１１図は先行技術のＭＥＳＦＥＴの断面図である
。第２図は、その−造過程の園に、この発明によって形
成される装置の断面図である。第３図は、この発明のＭ
ＥＳＦＥＴの完成された形状における＊ｔｒｖｔである
。 図において、１０．２０．３０はサブストレート、１１
．３１はソース領域、１２．３２はドレイン１ｍｌ、１
３．２３．３３はチャネル領域、１４はゲート、１５は
抵抗、１６は消耗領域、２８゜３８は絶糠物、２７．３
７はドープされたポリシリコン導体、２９は貫通穴、３
９はケイ化白金領域、４０はチタンタングステン層、４
１はアルミニウム層をそれでれ示す。 特許出願人 バロース・コーボレーシ３ン図面の浄書（
内容に変更なし） 手続補正−（方式） ％式％ ２、発明の名称 金属シリコン電界効果トランジスタの製造方法および＠
−３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス （番地なし） 名称 バロース・コーポレーション代表１ ウオ
ルター・ジＩイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル自発補正 ６、補正の対象 ａ面 ７、補正の内容 濃墨で描いた図１ｉｉｒｒ別紙のとおり、なお、内容に
ついての変更はない。 以上
。第２図は、その−造過程の園に、この発明によって形
成される装置の断面図である。第３図は、この発明のＭ
ＥＳＦＥＴの完成された形状における＊ｔｒｖｔである
。 図において、１０．２０．３０はサブストレート、１１
．３１はソース領域、１２．３２はドレイン１ｍｌ、１
３．２３．３３はチャネル領域、１４はゲート、１５は
抵抗、１６は消耗領域、２８゜３８は絶糠物、２７．３
７はドープされたポリシリコン導体、２９は貫通穴、３
９はケイ化白金領域、４０はチタンタングステン層、４
１はアルミニウム層をそれでれ示す。 特許出願人 バロース・コーボレーシ３ン図面の浄書（
内容に変更なし） 手続補正−（方式） ％式％ ２、発明の名称 金属シリコン電界効果トランジスタの製造方法および＠
−３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス （番地なし） 名称 バロース・コーポレーション代表１ ウオ
ルター・ジＩイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル自発補正 ６、補正の対象 ａ面 ７、補正の内容 濃墨で描いた図１ｉｉｒｒ別紙のとおり、なお、内容に
ついての変更はない。 以上
Claims (9)
- （１） 金属シリコン電界効果トランジスタの製造方法
であって、 とりコンサブストレートの表面を覆う絶縁層を形成する
ステップと、 前記ＩＷｌ緑閣内に貫通穴をあけて、前記サブストレー
トを露出するステップと、 前記貫通穴を通じて前記サブストレート内へ任意の導電
性の不純物を注入するステップと、前記貫通穴内に前記
サブストレートと電気的に接続して金属■を形成するス
テップとを備える、金属シリコン電界効果トランジスタ
の製造方法。 - （２） 前記サブストレート上にそれら、と接続してケ
イ化白金鋼域を形成するステップと、前記ケイ化ｅ金を
覆う第１の層を形成するステップとを−え、 前記第１の■はタンク、ステンおよびチタンタングステ
ンのグループから選択される一質であり、前記第１の層
覆う第２の層を形成するステップをさらに−え、 前記第２の膚はアルミニウムである、特許請求の範１１
１１１項記載の金属シ、リコン電界効果トランジスタの
製造方法。 - （３） 前記絶縁層の形成の前に、前記サブストレート
表面な―うポリシリコン層を付着するステップを−え、 前記ポリシリコンは前記注入された不純物と同一の導電
性の不純物でドープされ、 前記絶−■の貫通穴があけられるのと同時に、前記絶縁
−の貫通穴と一直線に並んで前記ポリシリコン層内茸真
過穴を・あけるステップをさらに備える、特許請求のａ
ｍ第１項記載の金属シリコン電界効果トランジスタの製
造方法。 - （４） 前記貫通穴があけられるときに、前記貫通穴の
領域内で前記絶縁層をアンダーカットするステップと・
、 前記貫通穴内に前記シリコンサブストレートと−接続し
て第２の絶縁層を形成し、前記アンダーカットされた領
域を充填するステップと、前記第２の絶縁層内に貫通穴
をあけて前記シリコンサブストレートを露出するステッ
プとをさらに働える、特許請求の範囲第３項記載の金属
シリコン電界効果トランジスタのＩＩｌ！ｉ方法。 - （５） 前記サブストレートおよび前記ポリシリコン層
を、前記電界効果トランジスタのためのソースおよびド
レイン領域を形成するために、前記ポリシリコン層内の
前記不純物を前記サブスト−レート内へ拡散させるのに
充分な濃度まで加熱するステップを備え、 前記ソースおよびドレイン領域は前記サブストレートの
前記注入領域よりも高い前記不純物の濃度を働え−る、
特許請求の範囲第３項記戦の金属シリコン電界効果トラ
ンジスタの製造方法。 - （６） 前記チャネル領域は、前記加熱ステップの間に
横方向に拡散される、特許請求の範囲第５項記載の金属
シリコン電界効果トランジスタの製造方法。 - （７） 前記温度はおよそ８００℃から９００℃である
、特許請求の範囲第５項記載の金属シリコン電界効果ト
ランジスタのＩＩＩ造方法。 - （８） 金属シリコン電界効果トランジスタであって、 シリコンサブストレートと、 前記シリコンサブストレートを響うポリシリコン層とを
―え、 前記ポリシリコン■は、一方の導電形式の不純物を含み
、 前記ポリシリコン■を響う絶縁■をさらに備え、前記ポ
リシリコン層および前記絶縁層は、前記シリコンサブス
トレートを露出するためにそれらを通じてあけられる貫
通穴を備え、 前記貫通穴は、同一軸に関して中央にあり、前記シリコ
ンサブストレートと電気的に接続する、前記貫通穴内に
おける金属ゲート調をさらに―え、 前記シリコンサブストレートは、前記貫通穴を除いて前
記ポリシリコン■の下にソースおよびドレイン領域をそ
れらの中に儲え、 前記ソースおよびドレイン領域は、前記一方の導電形式
の不純物を含み、 前記シリコンサブストレートは、前記貫通穴の下にチャ
ネ・ル領域を備え、 ゛ 前記チャネル領域は、前記貫通穴を′介してイオン注入
によって形成され、 ′ ゛前記イオンは、前記ソ
ースおよびドルイン領域よりも小さい濃度をもった、前
記一方の導電形式のものである、金属シリコン電界効果
トランジスタ。 - （９） 前記サブストレートと接続するケイ化白金領域
と、 前記ケイ化白金−域を覆う第１の■とを備え、前記第１
の・■は、タングステンおよびチタンタングステンのグ
ループか−ら選択される物質であり、前記第１の−を覆
う第２の１をさらに備え、前記第２の■はアルミニウム
である゛、特許請求の範囲第８項記載の金属シリコン電
界効果トラン（１０） 前記ゲート金属■は、絶ＩＩＨ
によつそ前記ポリシリコン層から分離される；特許請求
の範囲第８項記載の金属シリコン電界効°果トラン
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/297,786 US4358891A (en) | 1979-06-22 | 1981-08-31 | Method of forming a metal semiconductor field effect transistor |
| US297786 | 1981-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848470A true JPS5848470A (ja) | 1983-03-22 |
| JPS6311787B2 JPS6311787B2 (ja) | 1988-03-16 |
Family
ID=23147740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110559A Granted JPS5848470A (ja) | 1981-08-31 | 1982-06-24 | 金属半導体電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4358891A (ja) |
| EP (1) | EP0073697B1 (ja) |
| JP (1) | JPS5848470A (ja) |
| DE (1) | DE3278705D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161875A (ja) * | 1983-03-04 | 1984-09-12 | Nec Corp | ３−ｖ化合物半導体装置 |
| JPS6190467A (ja) * | 1984-10-11 | 1986-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414737A (en) * | 1981-01-30 | 1983-11-15 | Tokyo Shibaura Denki Kabushiki Kaisha | Production of Schottky barrier diode |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| JPS59154040A (ja) * | 1983-02-22 | 1984-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| US4486946A (en) * | 1983-07-12 | 1984-12-11 | Control Data Corporation | Method for using titanium-tungsten alloy as a barrier metal in silicon semiconductor processing |
| FR2568723B1 (fr) * | 1984-08-03 | 1987-06-05 | Commissariat Energie Atomique | Circuit integre notamment de type mos et son procede de fabrication |
| US5021840A (en) * | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
| JPH01320192A (ja) * | 1988-06-22 | 1989-12-26 | Gijutsu Shinbunsha:Kk | Ｃｄ及びｃｄを挿入した雑誌 |
| US4987318A (en) * | 1989-09-18 | 1991-01-22 | International Business Machines Corporation | High level clamp driver for wire-or buses |
| US5208170A (en) * | 1991-09-18 | 1993-05-04 | International Business Machines Corporation | Method for fabricating bipolar and CMOS devices in integrated circuits using contact metallization for local interconnect and via landing |
| US5888890A (en) * | 1994-08-12 | 1999-03-30 | Lg Semicon Co., Ltd. | Method of manufacturing field effect transistor |
| JPH08172102A (ja) * | 1994-12-20 | 1996-07-02 | Murata Mfg Co Ltd | 半導体装置の製造方法 |
| US6956274B2 (en) * | 2002-01-11 | 2005-10-18 | Analog Devices, Inc. | TiW platinum interconnect and method of making the same |
| US20030194872A1 (en) * | 2002-04-16 | 2003-10-16 | Applied Materials, Inc. | Copper interconnect with sidewall copper-copper contact between metal and via |
| US8435873B2 (en) * | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
| JP5400806B2 (ja) * | 2008-02-28 | 2014-01-29 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 半導体基板接続ビア |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953780A (ja) * | 1972-09-28 | 1974-05-24 | ||
| JPS5039879A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS54148487A (en) * | 1978-04-27 | 1979-11-20 | Xerox Corp | Method of fabricating metallic semiconductor field effect transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3804681A (en) * | 1967-04-18 | 1974-04-16 | Ibm | Method for making a schottky-barrier field effect transistor |
| US3639186A (en) * | 1969-02-24 | 1972-02-01 | Ibm | Process for the production of finely etched patterns |
| JPS4859781A (ja) * | 1971-11-25 | 1973-08-22 | ||
| US3906540A (en) * | 1973-04-02 | 1975-09-16 | Nat Semiconductor Corp | Metal-silicide Schottky diode employing an aluminum connector |
| US4045248A (en) * | 1973-06-26 | 1977-08-30 | U.S. Philips Corporation | Making Schottky barrier devices |
| IT1041193B (it) * | 1975-08-08 | 1980-01-10 | Selenia Ind Elettroniche | Perfezionamenti nei procedimenti per la fabbricazione di dispositivi a semiconduttor |
| US4135998A (en) * | 1978-04-26 | 1979-01-23 | International Business Machines Corp. | Method for forming pt-si schottky barrier contact |
| US4304042A (en) * | 1978-11-13 | 1981-12-08 | Xerox Corporation | Self-aligned MESFETs having reduced series resistance |
| US4305760A (en) * | 1978-12-22 | 1981-12-15 | Ncr Corporation | Polysilicon-to-substrate contact processing |
-
1981
- 1981-08-31 US US06/297,786 patent/US4358891A/en not_active Expired - Lifetime
-
1982
- 1982-06-24 JP JP57110559A patent/JPS5848470A/ja active Granted
- 1982-07-30 EP EP82401436A patent/EP0073697B1/en not_active Expired
- 1982-07-30 DE DE8282401436T patent/DE3278705D1/de not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953780A (ja) * | 1972-09-28 | 1974-05-24 | ||
| JPS5039879A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS54148487A (en) * | 1978-04-27 | 1979-11-20 | Xerox Corp | Method of fabricating metallic semiconductor field effect transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161875A (ja) * | 1983-03-04 | 1984-09-12 | Nec Corp | ３−ｖ化合物半導体装置 |
| JPS6190467A (ja) * | 1984-10-11 | 1986-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4358891A (en) | 1982-11-16 |
| DE3278705D1 (en) | 1988-07-28 |
| EP0073697A2 (en) | 1983-03-09 |
| EP0073697A3 (en) | 1984-10-24 |
| EP0073697B1 (en) | 1988-06-22 |
| JPS6311787B2 (ja) | 1988-03-16 |
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