JP5400806B2 - 半導体基板接続ビア - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 65
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010304 firing Methods 0.000 claims description 30
- 239000005368 silicate glass Substances 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 261
- 239000012530 fluid Substances 0.000 description 27
- 238000005530 etching Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000012993 chemical processing Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- RVSGESPTHDDNTH-UHFFFAOYSA-N alumane;tantalum Chemical compound [AlH3].[Ta] RVSGESPTHDDNTH-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007496 glass forming Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
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- B41J2/01—Ink jet
- B41J2/135—Nozzles
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/14—Structure thereof only for on-demand ink jet heads
- B41J2002/14387—Front shooter
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2202/00—Embodiments of or processes related to ink-jet or thermal heads
- B41J2202/01—Embodiments of or processes related to ink-jet heads
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
電気装置には、トランジスタ等の電気部品を形成するために半導体基板を含むことがある。高電圧や連続運転の結果、基板のトランジスタ付近で電荷が蓄積することがあり、それが原因でトランジスタの閾電圧が低下して、基板に寄生横バイポーラトランジスタを形成する可能性がある。蓄積した電荷を基板のトランジスタ付近から引抜くことで、そうした問題を軽減できる。しかしながら、基板と電気的に接続する構造では、製造が一層複雑になり、製造コストがかかり、貴重な空間を占領し、性能が不十分となる可能性がある。
図１及び図２では、例示的な実施形態による流体吐出装置２０を説明している。図１は、流体吐出装置２０の概略図である。以下で記載するように、流体吐出装置２０は、半導体基板からの電荷を引抜くためのサブタップ構造を含むが、このサブタップはそれ程複雑ではなく、製造コストが低く、十分な性能を提供できる。
図１で概略的に示すように、流体吐出装置２０には通常、発射回路２６と、発射室２８と、発射電圧源３０と、アドレス線３２と、グランド３６と、サブタップ３８とを、含む。発射回路２６には、基板４１で支持し、発射室２８に対向する抵抗器を選択的に加熱又は発射させ、それにより発射室２８内の流体を部分的に気化させ、強制的に残留流体を発射室２８から外に出すように構成した電気部品又は電気素子を備える。図１で概略的に示したように、発射回路２６には、薄膜トランジスタ４０と抵抗器４２とを含む。トランジスタ４０には、抵抗器４２に接続するドレイン４４と、グランド３６に接続するソース４６と、ゲート誘電体５０によってソース４６及びドレイン４４から離間し、アドレス線３２に電気的に接続するゲート４８とを、含む。抵抗器４２を、ドレイン４４と発射電圧源３０との間に電気的に接続する。運転中、特定の発射室２８から流体を吐出するために、アドレス線３２によりゲート４８に電荷を供給し、ドレイン４４をソース４６に電気的に接続する。その結果、発射電圧源３０から電流が、グランド３６に向けた抵抗器４２、即ち加熱抵抗器４２を通過して、発射室２８から流体を気化及び吐出するように、流れる。
サブタップ３８には、導電線と、ビアと、コンタクトとを備え、又は構造は、基板４１をグランド３６に電気的に接続している。サブタップ３８により、基板４１に蓄積された電荷、特にトランジスタ４０周囲に蓄積された電荷を、引抜く。その結果、寄生横バイポーラトランジスタ形成に繋がる可能性があるトランジスタの閾電圧低下を、抑制できる。
図２は、流体吐出装置２０の例示的な実構造を説明する断面図である。図２で示すように、流体吐出装置２０には、基板４１と、誘電層１００と、導電層１０２、１０４と、シリケートガラス層１０６と、電気抵抗層１０８と、導電層１１０と、誘電層１１２と、導電層１１４、１１６と、バリヤ層１１８と、オリフィス層１１９とを含む。加えて、概略的に示すように、流体吐出装置２０にはまた、発射電圧源３０と、アドレス線電圧源３２と、グランド３６とを含む。
基板４１は、発射回路２６と、発射室２８と、サブタップ３８とを支持するように構成する１層又は複数の層を備える。特に、基板４１には、発射回路２６用トランジスタを形成するために、基板４１の一部の導電性を高くする一方、他部分の抵抗率を高く保てるように、選択的にドープするよう構成した１つ又は複数の材料を備える。例示的な１実施形態によれば、基板４１にはシリコンを含み、シリコン基板全体が、低濃度にドープして、厳密に制御した仕様範囲内の適度な抵抗率を有するようにし、選択した領域を、導電性を高くするために高濃度にドープする（以下に記載する領域１２０及び１２２）。他の実施形態では、基板４１を他の半導体又は半導電性材料から形成してもよい。
図示した実施例では、基板４１には、導電性のドープ領域１２０、１２２と、ドープ領域１２０と１２２との間の低濃度ドープ領域１２４とを有する。ドープ領域１２０をソースとし、ドープ領域１２２（リング形状をした層１０２のゲート構造体で取囲んだ）をドレインとし、低濃度ドープ領域１２４を、関連する発射室２８に電力を供給するために使用するトランジスタのチャネルとする。
誘電層１００には、基板４１上にパターニングした１層又は複数層の誘電材料を含む。１実施形態では、層１００を２段階で形成する。第１段階では、層１００をパターニングするが、層１００で低濃度ドープ領域１２４を覆って画定するようにして、層１００の下位になる基板４１の領域をその後高濃度にドープするのを層１００でブロックするようにする。層１００のこれらの領域は更に、層１０２及び１０４を提供する単一層を次に形成する際に、この層を配置し、整列するのにも役立つ。第２段階では、層１０２及び１０４を形成した後、及びドープして領域１２０及び１２２を形成した後に、基板４１を酸化させて、領域１２０、１２２の表面をパッシベーションし、層１００の更なる部分を成長させる。
図示した実施例では、誘電層１００は、サブタップ３８及びよりドープした領域１２０、１２２に対応する場所を除いて、基板４１全体に亘り延在する。誘電層１００により、トランジスタチャネルとして機能する低濃度ドープ領域１２４を、導電層１０２で提供するトランジスタの上層ゲートから、電気的に分離する。誘電層１００を、層１０２が提供するゲートから発する電界により、低濃度ドープ領域１２４の導電性が高まるように、十分薄くする。図示した実施例では、誘電層１００には、基板４１の酸化表面を含む。基板４１がシリコンを含む図示した実施形態では、層１００にはＳｉＯ2を含む。別の実施形態では、層１００を別の方法で形成してもよい又は他の誘電材料から形成してもよい。
導電層１０２、１０４には、１層又は複数層の導電材料を含む。層１０２、１０４は、層１００の下位部分と自己整合し、次のエッチングが層１００の下位部分から離間するのを、妨げる又は防止する。層１０２は、誘電層１００及び低濃度ドープ領域１２４を被覆し、トランジスタのゲートとして機能する。図示した実施例では、層１０２、１０４には、ポリシリコン（多結晶シリコン、ポリシリコン（ｐｏｌｙ-Ｓｉ）、又はポリ（ｐｏｌｙ）としても知られる）を含む。層１０２及び１０４（誘電層１００上で自己整合した）を、接合領域１２２、１２４をドープするのと同じ処理工程で、低導電率にドープする一方で、層１０２及び１０４により、同時にドーパントがチャネル領域１２４とサブタップ領域３８に侵入するのを防ぐ。これにより、全ての回路部品を作製するのに使う処理工程数を減らせる。
他の実施形態では、層１０２及び１０４を、導電性である基板４１の下位部分をドープできないように構成した他の材料から形成してもよい。更に別の実施形態では、層１０２だけを導電性としてもよく、誘電層１００を、領域１２０をドープする際に、基板４１をドープできないように構成する１層又は複数層から形成する。他の実施形態では、或は層１０４を、基板４１の下位部分をドープできないように構成する誘電材料を含むようにしてもよい。
シリケートガラス層１０６には、基板４１の領域１２０、層１０２、層１０４を被覆する誘電材料製の層を含む。層１０６は、比較的厚みを持たせ、層１０６により、基板４１の領域１２０を、層１０２から、及び抵抗層１０８と導電層１１０から電気的に絶縁する。層１０６はシリケートガラスであるため、層１０６は、基板４１と層１０２、１０４全体に容易に堆積、ブランケット被膜できる。特に、リンを添加すると、シリケートガラス形成層１０６の流動性が高まり、被覆率を向上できる。図示した例示的な実施形態では、シリケートガラス層１０６を、ポリシリケートガラス（ＰＳＧ）から形成する。別の実施形態では、層１０６を、ホウ素リンシリケートガラス（ＢＰＳＧ）等の他の形のシリケートガラスから形成してもよい。
抵抗層１０８には、層１０６上に堆積した電気抵抗材料の層を、少なくとも発射室２８の領域内に備える。層１０８は、発射電圧源３０から電流を伝送する際に熱を発する抵抗器４２として機能する。この発射室２８の領域内で層１０８が発した熱により、発射室２８内にある流体の一部を蒸発させ、強制的に発射室２８内にある残りの流体を吐出させる。図示した実施例では、層１０８には、タンタルアルミニウム（ＴａＡｌ）層、即ち共スパッタしたＴａ原子及びＡｌ原子の単層を備える。他の実施形態では、層１０８を、他の抵抗材料から形成してもよい。
導電層１１０（第１金属層（ｍｅｔａｌ １ ｌａｙｅｒ）又は第１金属バス（ｍｅｔａｌ １ ｂｕｓ）と呼ばれることもある）には、１層又は複数層の導電材料を含み、層には、層１０８の一部を発射電圧源３０に電気的に接続する第１部分１２６と、層１０８の第２離間部分をトランジスタ４０のドレインとして機能する領域１２２に電気的に接続する第２部分１２８と、層１０２と接触しており、層１０２をアドレス線電圧源３２に電気的に接続する第３部分１２９と、基板４１の領域１２０（トランジスタ４０の電源として機能する）に電気的に接続し、サブタップ３８周りに（頁に入る方向に）延在して、領域１２０を、グランド３６に接続するボンドパッド１３２に電気的に接続する第４部分１３０と、を含む。層１１０の領域１２８を、基板４１の領域１２２と、層１０８の隣接部分に亘り、層１０６及び１００を通り形成したビア１３４を通して、電気的接続状態にする。１実施形態では、ビア１３４を、層１０６及び１００を通して、掘り下げて形成する。図示した実施例では、層１１０を、アルミニウム層から形成する。１実施形態によれば、層１１０を、抵抗器４２の領域以外、層１０８と一緒にパターニングする。他の実施形態では、層１１０を、他の導電材料から形成してもよい。
誘電層１１２は、パッシベーション層と呼ばれることもあるが、この誘電層１１２には、層１１０上に延在し、層１１０の一部を電気的に絶縁又は隔離する誘電材料の層を１層又は複数層備える。図示した実施例では、層１１２には、領域１４０、１４２、１４４を含む。領域１４０は、層１１０を通り延在して、層１０８と接触し、層１１０の部分１２６と部分１２８とを電気的に分離している。領域１４２は、層１１０を通り層１０６まで延在して、層１１０の領域１２９から領域１２８を電気的に分離している。領域１４４は、層１１０を通り層１０６まで延在して、層１１０の領域１３０から領域１２９を分離している。例示的な１実施形態によれば、誘電層１１２は、ＳｉＣ及びＳｉＮの連続した層から成る。他の実施形態では、誘電層１１２には、他の材料を含んでもよく、誘電層を多く又は少なく有してもよい。
導電層１１４には、導電材料製のパターン層を備える。層１１４には、領域１４６及び１４８を含む。領域１４６（キャビテーション層と呼ばれることもある）は、発射室２８内で層１１２上で層１１２と接触し、抵抗器４２を形成する層１０８の部分と対向して、延在する。領域１４６により、層１０８及び層１１２の一部分で形成した抵抗器４２を、流体吐出後の発射室２８での気泡崩壊による損傷から、保護する。領域１４８は、層１１２のビア１３５を通り延在して、層１１０の領域１３０と接触し、層１１０の領域１３０とボンドパッド１３２の層１１６との間に電気的接続を提供する。図示した実施例では、領域１４８は更にビアを通り、層１１２、層１０６、層１０４内に延在して、基板４１の低濃度ドープ部分と接触して、サブタップ３８の一部を提供する。図示した実施例では、層１１４をタンタルから形成する。他の実施形態では、層１１４を、タングステン又はモリブデン等他の金属から形成してもよい。
層１１６は、層１１４の領域１４８上にパターニングした導電材料の層を備える。層１１６を、層１１４と比べて比較的抵抗を低くする。層１１６でボンドパッド１３２の表面を形成する。層１１６は更に、基板４１まで延在してサブタップ３８を提供する導電層の一部としても機能する。図示した実施例では、層１１６は金の層を備える。他の実施形態では、層１１６を、比較的電気抵抗が低い他の導電材料から形成してもよい。実施形態によっては、層１１６を領域１３０及び基板４１に直接接触させて堆積してもよく、その場合層１１４の領域１４８は省略する。
層１１８は、バリヤ層と呼ばれることがあり、層１１８には、層１１４の領域１４６周囲、及び抵抗器４２周囲に発射室２８を形成するようにパターニングした材料の、１層又は複数層を備える。層１１９はオリフィスプレートと呼ばれることもあり、層１１９は、層１１８上に延在し、発射室２８のノズル開口部１５０を画定するよう構成した１層又は複数層を備える。層１１８と層１１９とで一緒に、オリフィス構造１５２を形成する。オリフィス構造１５２について２層から形成したように図示したが、オリフィス構造１５２を代わりに単一層から又は３層以上から形成してもよい。オリフィス構造１５２を様々なポリマー、エポキシ材料、金属等から形成してもよい。
例示的な１実施形態によれば、流体吐出装置２８を以下のプロセスで形成してもよい。誘電層１００を初めにｐ型シリコン基板４１を含む基板４１上に形成する。１実施形態では、層１００を酸化成長により形成する。その後、ポリシリコンを含む層１０２及び１０４を、単一の連続した層として基板４１に亘り層１３１上に堆積する。１実施形態では、層１０２及び１０４を、低圧化学気相成長法（ＬＰＣＶＤ）で堆積する。その後、単一の連続した層をパターニング及びエッチングして、層１０２及び１０４を形成する。次に、層４１をドープして、領域１２０及び１２２を形成する。上述したように、層１０２により領域１２４のドープを阻止し、一方層１０４はサブタップ３８の下の基板４１部分のドープを阻止する。
こうしたドープ後、シリケートガラス層１０６を堆積し、次に固化又は高密度化を行う。１実施形態では、層１０６を、常圧化学気相成長法（ＡＰＣＶＤ）で堆積する。図２で示すように、層１０６の一部をパターニング及びエッチングして、ビア１３４を形成し、また層１０４の上面を露出させる。その後、層１０８及び１１０を堆積する。１実施形態では、層１０８及び１１０を、スパッタリングで堆積する。かかる堆積後、層１１０及び１０８の一部を、パターニング及びエッチングして、層１０６にまで延在して接触する開口部１５８及び１５９を形成し、また層１１０を通り延在し、更に層１０４を通り延在して基板４１に接触する開口部１６０を形成する。その後、層１１０の一部をパターニング及びエッチングして、層１０８にまで延在して接触する開口部１５６を（領域１２６と１２８との間に）形成する。
このような開口部又は間隙部を形成した直後に、層１１２を堆積する。１実施形態では、層１１２をスパッタリングによって堆積する。図１で示すように、層１１２の一部を更にパターニング及びエッチングして、層１１２を通り延在して基板４１に接触するビア１６４を形成する。ビア１６４は前に形成した開口部１６０を被覆する。
ビア１６４を形成したら、層１１４及び１１６を堆積する。１実施形態では、かかる層をスパッタリングによって堆積する。その後、かかる層をパターニング及びエッチングして、領域１４０及び１４２を形成する。上記発射回路２６を形成した後に、オリフィス構造１５２を抵抗器４２周囲に形成して、発射室２８及びノズル開口部１５０を形成する。他の実施形態では、かかる層の１層又は複数層を省略或は、１層又は複数層の追加層を加えてもよい。他の実施形態では、このプロセスを変更してもよい。
図３〜図６では、サブタップ３８（図１で示した）の形成について更に詳細に説明する。図３では、層１０４を層１００上に堆積及びパターニングした後の図１のサブタップ３８の領域について、説明している。図３では更に、シリケートガラス層１０６を堆積及びパターニングして層１０６に開口部１７０を形成した後のサブタップ３８の領域についても、説明している。
図４では、層１１０を堆積して、層１１０の一部を除去した後のサブタップ３８の領域について説明している。図４で示すように、追加の更なるエッチング又はオーバーエッチング（層１１０を通る開口部１６０を形成した後に、追加エッチングを行う）により、層１０４の一部を更に除去して、開口部１７０を通して層１００を露出させる。かかるエッチング中、層１０６は、層１０４を通る開口部１７２の寸法及び位置を制御することで、ハードマスクとして機能し、該開口部１７２を開口部１７０と略整列する。かかるエッチング中に、開口部１７０の寸法も若干大きくしてもよい。層１０６はハードマスクとして機能するので、サブタップ３８を形成するフォトリソグラフィー工程数を減少できる。その結果、製造時間とコストを削減できる。更に、層１０６、層１０４、層１００を通る開口部の合わせずれリスクを軽減できる。
図４で更に示すように、層１１０にかかるエッチング（又は、他の除去プロセス）を施して開口部１６０を形成する間、層１１０の除去部分によって露出した層１０６の最上部も除去する。こうした層１１０のオーバーエッチングにより、層１０６の厚みを開口部１７０及び１７２周囲で減少させる。１実施形態では、かかるオーバーエッチングにより、層１０６の約１０００オングストロームを除去する。その結果、全体的な段差高さＨ（層１０６の最上部と基板４１との間の高さ）を減少させる。次に堆積する層１１４及び１１６の被覆性を向上させて、容易にサブタップ３８による電荷の引抜きを向上させ、次なる化学処理工程下で構造的完全性を向上させる。特に、層１１４及び１１６の被覆性を向上させることで、次なる化学処理工程で、層１１４／１１６が提供する「テント」下に存在するアルミニウム、ＰＳＧ及び／又はポリシリコン層を侵すのを阻止できる。また、こうして保護を向上することで、腐食性のインク蒸気が層１１４／１１６の亀裂やピンホールを通り、アルミニウムとＰＳＧを侵す可能性がある最終的な印字ヘッドに有益である。
図５では、層１１２を堆積して、（フォトリソグラフィーによるパターニング及びエッチング等で）一部を除去した後のサブタップ３８の領域について、更に説明している。図５で示すように、層１１２の一部を除去して、層１１２を通る開口部１７３を形成する。層１１２の露出部分をオーバーエッチングして、層１００の露出部分を更に除去して、層１００を通る開口部１７４を形成する。開口部１７４を、開口部１７２及び１７０と略整列させて、基板４１まで延在する全開口部１７６を完成する。ここでもまた、層１０６を、層１００の一部をエッチング及び除去するためのハードマスクとして機能させて、基板４１を露出するビア１７６を形成する。
図５で更に示すように、こうした層１１２の除去又はオーバーエッチング中に、層１０６の更なる厚みを除去する。１実施形態では、層１０６の約２０００オングストロームの更なる厚みを除去して、サブタップ３８を形成するビア１７６の段差高さＨを一層低くする。その結果、次に堆積する層１１４及び１１６の被覆性が一層向上して、容易にサブタップ３８による電荷の引抜きが向上する。
図６では、層１１４及び１１６（集合的に第２金属層（ｍｅｔａｌ ２ ｌａｙｅｒ）又は第２金属バス（ｍｅｔａｌ ２ ｂｕｓ）と呼ばれることもある）を堆積した後のサブタップ３８の領域について説明している。１実施形態では、層１１４、１１６をスパッタリングで堆積する。他の実施形態では、堆積を他の方法で達成してもよい。図６で示すように、例示的な１実施形態によれば、層１１２を通り層１１０と接触するビア１８０を、フォトリソグラフィー及びそれに続くプラズマエッチングにより形成する。その結果、層１１４、１１６を、層１１０に（図２でも示したように、ボンドパッド１３２下で）電気的に接続する。
図６で更に示すように、層１１４、１１６は、層１１２上に層１０６、１０４、１００の隣接する縁部に沿って延在して、基板４１と電気的に接触している。図６で示すように、層１１０及び層１１２をオーバーエッチングする間に、層１０６を除去することで、層１１４、１１６（第２金属層）の段差高さが減少する。図示した実施例では、層１１４／１１６の段を、少なくとも約３０００オングストロームの距離Ｄだけ層１１０（第１金属）段より実質的に低くしている。その結果、層１１４／１１６の段差被覆性が向上した。
全体的に見て、上述したサブタップ３８及びサブタップ３８を形成する上記プロセスにより、幾つかの利点を提供する。層１０６がサブタップビアの寸法及び位置を制御するハードマスクとして機能するため、このビアをフォトリソグラフィーで画定するソフトマスクを省略でき、製造コストを削減し時間を短縮できる。また、合わせずれリスクも軽減できる。合わせずれリスクが軽減することで、サブタップ３８の配置を一層正確に制御でき、サブタップ３８をトランジスタ４４に近接して配設できる。これにより、サブタップの有効性（性能）を向上できる一方で、サブタップ３８の全表面積も削減できる。
また、サブタップ３８のビア１７６周囲の層１０６部分の厚み（通常、基板４１上に形成した電気回路の層の中で最も厚くなる）を、層１１０及び１１２をオーバーエッチングする間に侵食するので、段差高さが減少し、接触角を層１１４、１１６のビア縁部に沿って減少できる。その結果、層１１４、１１６の被覆性が向上し、サブタップ３８が基板４１から電荷を引抜く能力が高まる。更に、続く化学処理工程下での構造的完全性が向上する。特に、層１１４及び１１６の被覆性が向上することで、続く化学処理工程で、層１１４／１１６で提供した「テント」下に存在するアルミニウム、ＰＳＧ及び／又はポリシリコン層を侵すのを阻止できる。また、こうして保護を向上することで、腐食性のインク蒸気が層１１４／１１６の亀裂やピンホールを通り、アルミニウムとＰＳＧを侵す可能性がある最終的な印字ヘッドに有益である。
図７〜図９では、図１及び図２で示したサブタップ３８とは別の実施形態の、流体吐出装置３２０のサブタップ３３８について説明している。流体吐出装置３２０は、流体吐出装置３２０にサブタップ３８の代わりにサブタップ３３８を含む以外は、流体吐出装置２０と略同じである。流体吐出装置３２０の他の要素は、図１で示したものである。図７は、層１１４／１１６無しのサブタップ３３８領域の平面図である。図８及び図９は、層１１４、１１６を含む領域の断面図である。
サブタップ３３８は、該サブタップ３３８では２つのビアの代わりに１つの長いビアで全構造をカバーして、サブタップ３３８をよりコンパクトにできる点以外は、サブタップ３８と同様である。その代わり、層１１０の内縁部に沿って、開口部１７０、１７２、１７４で形成するビア１７６周囲で延在する層１１２の一部１８３（図６で示す）を省略して、層１１４、１１６が層１１０の上縁及び側縁部分とビア１７６周囲で接触するようにする。特に、図７で示したように、層１１２を通る開口部１７３（図６で示す）を拡幅して、開口部３７３を形成する。１実施形態では、開口部３７３の縁部３７５を、図６に示したサブタップ３８のビア１８０の外縁１８１と対応させてもよい。その結果、サブタップ３３８が占領する表面積又は実質的な空間は、さらに小さくなる。
例示的な１実施形態によれば、層１１０を通る開口部１６０を、約６(ｍＸ８(ｍとする。層１１２を通る開口部３７３を、約６(ｍＸ２０(ｍとする。その結果、層１１０と層１１４、１１６が互いに、開口部１６０の各側に関して面積６(ｍＸ６(ｍ上で重なる。サブタップ３３８の幅は９(ｍ未満に減少しており、名目上約８(ｍなので、層１１０の導電性のバスラインの幅も減少でき、貴重な実質的空間を節約できる。
図８及び図９で更に示すように、層１１０及び層１１２のオーバーエッチング中に、層１０６の側縁部を拡幅して先細にする。その結果、形状角又は接触角Ａを、約９０度にするのではなく、７５度未満まで減少させる。１実施形態では、接触角を約７０度まで減少させる。こうして接触角を減少することで、層１０４及び１０６の縁部上への層１１４、１１６の被覆性が更に向上して、サブタップ３３８が基板４１から電荷を引抜く能力が向上する。また、図１に示したサブタップ３８の接触角は、７５度未満で、名目上は約７０度である。サブタップ３８と同様に、サブタップ３３８により、位置合わせを向上させ、合わせずれリスクを減少させ、緩やかな段差高さにして、サブタップ３８領域に必要な全面積を減少できる。
本開示について例示的な実施形態を参照して記述したが、当業者は、請求項に記載した対象の精神及び範囲から逸脱することなく、形状及び詳細について変更を行えるものと理解するであろう。例えば、異なる例示的な実施形態を、１つ又は複数の利益を提供する１つ又は複数の特徴を含むように記述したかも知れないが、記述した特徴は互いに交換できる、或は記述した例示的な実施形態又は他の別の実施形態において、互いに組合せてもよいと、考えられる。本開示の技術は比較的複雑であるため、本技術に関する全ての変更を予見できるというわけではない。例示的な実施形態を参照して記載し、以下の請求項で明記する本開示は、明らかに出来る限り広範なものとする。例えば、具体的に言及しない限り、単一の特定要素を引用する請求項には、複数のかかる特定要素も包含する。
Claims (19)
- 電気部品が形成された半導体基板（４１）と、
前記基板（４１）上の第１の導電層（１０４）と、
前記第１の導電層（１０４）上のシリケートガラス層（１０６）であって、前記シリケートガラス層（１０６）と前記第１の導電層（１０４）は、前記基板（４１）まで延在するビア（１６４）に沿った縁部を有する、前記シリケートガラス層（１０６）と、
前記シリケートガラス層（１０６）上の第２の導電層（１１０）であって、前記電気部品に電圧を供給するための第１の部分（１２８）と、前記電気部品にグランド（３６）への経路を提供するための第２の部分（１３０）を有する第２の導電層（１１０）と、
前記第２の導電層（１１０）上の誘電層（１１２）と、
前記誘電層（１１２）上の第３の導電層（１１４／１１６）であって、前記グランド（３６）に接続された第３の導電層（１１４／１１６）
を備え、
前記第３の導電層（１１４／１１６）は、前記誘電層（１１２）のビア（１３５）を通って延在して、前記第２の導電層（１１０）の前記第２の部分（１３０）と電気的に接触する領域（１４８）を有し、該領域（１４８）は、前記ビア（１６４）を通って延在して前記基板（４１）と電気的に接触し、
前記半導体基板の前記電気部品の近くに蓄積された電荷が前記第３の導電層（１１４／１１６）を通って引抜かれることからなる、装置。 - 前記電気部品は、前記基板（４１）にある第１のドープされた領域（１２０）及び第２のドープされた領域（１２２）、並びに、前記第１のドープされた領域（１２０）と前記第２のドープされた領域（１２２）の間にある第４の導電層（１０２）から構成されるトランジスタであり、前記第２の導電層（１１０）の前記第１の部分（１２８）は、前記第２のドープされた領域（１２２）に電気的に接続され、前記第２の導電層（１１０）の前記第２の部分（１３０）は、前記第１のドープされた領域（１２０）に電気的に接続される、請求項１に記載の装置。
- 前記半導体基板（４１）はシリコンを含む、請求項１または２に記載の装置。
- 前記第１の導電層（１０４）はポリシリコンを含む、請求項１〜３のいずれかに記載の装置。
- 前記縁部の形状角度は７０度以下である、請求項１〜４のいずれかに記載の装置。
- 前記第２の導電層（１１０）の前記第２の部分（１３０）は、前記ビア（１６４）の周囲に、前記シリケートガラス層（１０６）の縁部から外側に離間する縁部を有する、請求項１〜５のいずれかに記載の装置。
- 前記誘電層（１１２）は、前記ビア（１６４）と近接する前記第２の導電層（１１０）の前記第２の部分（１３０）の縁部を被覆する、請求項６に記載の装置。
- 前記第２の導電層（１１０）の前記第２の部分（１３０）の縁部は、前記第１の導電層（１０４）の縁部から外側に離間する、請求項６または７に記載の装置。
- 前記第３の導電層（１１４／１１６）は、前記ビア（１６４）に近接する、前記誘電層（１１２）、前記シリケートガラス層（１０６）、及び前記第１の導電層（１０４）のそれぞれの縁部を覆う、請求項６〜８のいずれかに記載の装置。
- 前記シリケートガラス層（１０６）は、前記基板（４１）から第１の距離だけ離間した第１の表面と、前記基板（４１）からより短い第２の距離だけ離間した第２の表面を有し、前記第１の表面上には前記第２の導電層（１１０）の前記第２の部分（１３０）が堆積され、前記第２の表面上には前記第３の導電層（１１４／１１６）が堆積される、請求項９に記載の装置。
- 前記第１の導電層（１０４）と前記基板（４１）との間に第２の誘電層（１００）を更に備え、前記ビア（１６４）は前記第２の誘電層（１００）を通って延在する、請求項１〜１０のいずれかに記載の装置。
- 半導体基板（４１）と、
前記基板（４１）の第１の誘電層（１００）と、
前記第１の誘電層（１００）上の第１の導電層（１０４）と、
前記第１の誘電層（１００）上の第２の導電層（１０２）であって、アドレスライン（３２）に接続された該第２の導電層（１０２）と、
前記基板（４１）にある第１のドープされた領域（１２０）及び第２のドープされた領域（１２２）、並びに、前記第１のドープされた領域（１２０）と前記第２のドープされた領域（１２２）の間にある前記第２の導電層（１０２）を含むトランジスタと、
前記第１の導電層（１０４）上及び前記第２の導電層（１０２）上にあるシリケートガラス層（１０６）であって、該シリケートガラス層（１０６）、前記第１の導電層（１０４）及び前記第１の誘電層（１００）は、第１のビア（１６４）に沿って前記基板（４１）まで延びる縁部を有することからなる、該シリケートガラス層（１０６）と、
前記シリケートガラス層（１０６）上の電気抵抗層（１０８）と、
前記電気抵抗層（１０８）上の第３の導電層（１１０）であって、発射電圧源（３０）に電気的に接続された第１の部分（１２６）と、前記第２のドープされた領域（１２２）に電気的に接続された第２の部分（１２８）と、前記第２の導電層（１０２）に電気的に接続された第３の部分（１２９）と、前記トランジスタにグランド（３６）への経路を提供するために前記第１のドープされた領域（１２０）に電気的に接続された第４の部分（１３０）とを有する該第３の導電層（１１０）と、
前記第３の導電層（１１０）上の第２の誘電層（１１２）であって、第１の領域（１４０）と第２の領域（１４２）と第３の領域（１４４）とを有し、該第１の領域（１４０）は、前記第３の導電層（１１０）を通って延びて前記電気抵抗層（１０８）と接触して、前記第１の部分（１２６）と前記第２の部分（１２８）を電気的に分離し、前記第２の領域（１４２）は、前記第３の導電層（１１０）を通って前記シリケートガラス層（１０６）まで延びて、前記第２の部分（１２８）と前記第３の部分（１２９）を電気的に分離し、前記第３の領域（１４４）は、前記第３の導電層（１１０）を通って前記シリケートガラス層（１０６）まで延びて、前記第３の部分（１２９）と前記第４の部分（１３０）を電気的に分離することからなる、該第２の誘電層（１１２）と、
前記第２の誘電層（１１２）上の第４の導電層（１１４／１１６）であって、該第４の導電層（１１４／１１６）は、第１の領域（１４８）及び第２の領域（１４６）を有し、前記第１の領域（１４８）は、前記グランド（３６）に接続され、前記第２の誘電層（１１２）の第２のビア（１３５）を通って延びて前記第３の導電層（１１０）の前記第４の部分（１３０）と電気的に接触し、かつ、前記第１のビア（１６４）を通って延びて前記基板（４１）と電気的に接触し、前記第２の領域（１４６）は、前記第２の誘電層（１１２）の上にあって、該第２の誘電層（１１２）に接触し、かつ、抵抗器（４２）を形成する前記電気抵抗層（１０８）の部分と対向していることからなる、該第４の導電層（１１４／１１６）と、
前記第４の導電層（１１４／１１６）の前記第２の領域（１４６）の周囲に形成された発射室（２８）
を備える装置。
- 前記第１の導電層（１０４）はポリシリコンを含む、請求項１２に記載の装置。
- 前記縁部の形状角度は７０度以下である、請求項１２または１３に記載の装置。
- 前記第３の導電層（１１０）の前記第４の部分（１３０）は、前記第１のビア（１６４）の周囲に、前記シリケートガラス層（１０６）の縁部から外側に離間する縁部を有する、請求項１２〜１４のいずれかに記載の装置。
- 前記第２の誘電層（１１２）は、前記第１のビア（１６４）に近接する、前記第３の導電層（１１０）の前記第４の部分（１３０）の縁部を覆う、請求項１５に記載の装置。
- 前記第３の導電層（１１０）の前記第４の部分（１３０）の縁部は、前記第１の導電層（１０４）の縁部から外側に離間する、請求項１５または１６に記載の装置。
- 前記第４の導電層（１１４／１１６）の前記第１の領域（１４８）は、前記第１のビア（１６４）に近接する、前記第２の誘電層（１１２）、前記シリケートガラス層（１０６）、前記第１の導電層（１０４）、及び前記第１の誘電層（１００）のそれぞれの縁部を覆う、請求項１５〜１７のいずれかに記載の装置。
- 前記シリケートガラス層（１０６）は、前記基板（４１）から第１の距離だけ離間した第１の表面と、前記基板（４１）からより短い第２の距離だけ離間した第２の表面を有し、前記第１の表面上には前記第３の導電層（１１０）が堆積され、前記第２の表面上には前記第４の導電層（１１４／１１６）の前記第１の領域（１４８）が堆積される、請求項１２〜１８のいずれかに記載の装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2008/055395 WO2009108201A1 (en) | 2008-02-28 | 2008-02-28 | Semiconductor substrate contact via |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011515024A JP2011515024A (ja) | 2011-05-12 |
| JP5400806B2 true JP5400806B2 (ja) | 2014-01-29 |
Family
ID=41016390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010548658A Expired - Fee Related JP5400806B2 (ja) | 2008-02-28 | 2008-02-28 | 半導体基板接続ビア |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US8476742B2 (ja) |
| EP (1) | EP2248156B1 (ja) |
| JP (1) | JP5400806B2 (ja) |
| CN (1) | CN101960565B (ja) |
| AR (1) | AR070710A1 (ja) |
| CL (1) | CL2009000469A1 (ja) |
| HK (1) | HK1149118A1 (ja) |
| TW (1) | TWI493708B (ja) |
| WO (1) | WO2009108201A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5923326B2 (ja) * | 2012-02-08 | 2016-05-24 | 株式会社ジャパンディスプレイ | 回路基板およびその製造方法、ならびに電気光学装置 |
| US9469109B2 (en) | 2014-11-03 | 2016-10-18 | Stmicroelectronics S.R.L. | Microfluid delivery device and method for manufacturing the same |
| RU2714619C1 (ru) | 2016-10-19 | 2020-02-18 | Сикпа Холдинг Са | Способ образования печатающей головки для термографической струйной печати, печатающая головка для термографической струйной печати и полупроводниковая пластина |
| CN111433036B (zh) * | 2017-12-08 | 2022-03-04 | 惠普发展公司，有限责任合伙企业 | 流体分配模具及其制造方法 |
| CN114684777B (zh) * | 2020-12-30 | 2024-06-11 | 上海新微技术研发中心有限公司 | Mems热泡打印头加热结构的制作方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2008
- 2008-02-28 CN CN2008801276134A patent/CN101960565B/zh not_active Expired - Fee Related
- 2008-02-28 EP EP08743614.3A patent/EP2248156B1/en not_active Not-in-force
- 2008-02-28 WO PCT/US2008/055395 patent/WO2009108201A1/en active Application Filing
- 2008-02-28 JP JP2010548658A patent/JP5400806B2/ja not_active Expired - Fee Related
- 2008-02-28 US US12/812,776 patent/US8476742B2/en active Active
-
2009
- 2009-02-10 TW TW098104181A patent/TWI493708B/zh not_active IP Right Cessation
- 2009-02-27 CL CL2009000469A patent/CL2009000469A1/es unknown
- 2009-02-27 AR ARP090100701A patent/AR070710A1/es unknown
-
2011
- 2011-03-29 HK HK11103209.8A patent/HK1149118A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP2248156A1 (en) | 2010-11-10 |
| CN101960565B (zh) | 2012-09-05 |
| HK1149118A1 (en) | 2011-09-23 |
| TWI493708B (zh) | 2015-07-21 |
| US20100320608A1 (en) | 2010-12-23 |
| AR070710A1 (es) | 2010-04-28 |
| CN101960565A (zh) | 2011-01-26 |
| CL2009000469A1 (es) | 2009-08-07 |
| US8476742B2 (en) | 2013-07-02 |
| TW200941730A (en) | 2009-10-01 |
| EP2248156A4 (en) | 2014-09-03 |
| WO2009108201A1 (en) | 2009-09-03 |
| EP2248156B1 (en) | 2018-09-05 |
| JP2011515024A (ja) | 2011-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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