JP2005340350A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005340350A JP2005340350A JP2004154647A JP2004154647A JP2005340350A JP 2005340350 A JP2005340350 A JP 2005340350A JP 2004154647 A JP2004154647 A JP 2004154647A JP 2004154647 A JP2004154647 A JP 2004154647A JP 2005340350 A JP2005340350 A JP 2005340350A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- high resistance
- metal wiring
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 小さい面積で、製造プロセス中にゲート電極に印加されるサージ電圧を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 ゲート電極層16の上面には、一部の領域(高抵抗領域20)を除いて、ゲート電極層16の電気抵抗を小さくするためのシリサイド膜21aが形成されている。
高抵抗領域20は、ゲート電極16aと金属配線19aに接続されたコンタクト18aとの間に介在するポリシリコン配線16bに備えられており、ポリシリコン配線16bの一部をシリコン酸化膜22aによって被覆することによってシリサイド膜21aの形成が阻害されて、シリサイド膜21aが形成された領域に比べて高抵抗になっている。
【選択図】 図2
【解決手段】 ゲート電極層16の上面には、一部の領域(高抵抗領域20)を除いて、ゲート電極層16の電気抵抗を小さくするためのシリサイド膜21aが形成されている。
高抵抗領域20は、ゲート電極16aと金属配線19aに接続されたコンタクト18aとの間に介在するポリシリコン配線16bに備えられており、ポリシリコン配線16bの一部をシリコン酸化膜22aによって被覆することによってシリサイド膜21aの形成が阻害されて、シリサイド膜21aが形成された領域に比べて高抵抗になっている。
【選択図】 図2
Description
本発明は、プラズマ処理を伴って製造される半導体装置及びその製造方法に関する。
半導体装置の製造プロセスにおいて、金属配線層やコンタクトを形成する工程で、プラズマ処理を行う際に発生する電子の一部は、金属配線層やコンタクトにチャージされる。トランジスタのゲート電極に接続された金属配線やコンタクトに多量の電子がチャージされると、ゲート電極に大きなサージ電圧が印加され、ゲート電極の下に位置するゲート絶縁膜が破壊されたり、劣化してトランジスタの特性が変動したりするため、製造歩留りの低下を招いてしまう。これを回避するため、金属配線やコンタクトにチャージされた電子を半導体基板に逃がす経路を備えたり、ゲート電極に印加されるサージ電圧のピーク値を抑えるために金属配線とゲート電極との間に抵抗を備えたりする提案がなされている(例えば特許文献1)。
特許文献1に示された提案では、半導体基板上に抵抗及びダイオードを構成する拡散層を形成し、この拡散層をゲート電極と金属配線との間に介在させている。
しかしながら、拡散層を形成する場合は、素子分離のためにトランジスタ等と所定の距離を隔てて形成する必要があるため、大きな面積を要するとともに、拡散層への接続はコンタクトを介してなされるため、さらにスペース効率を悪化させるという問題を有している。
ゲート電極と金属配線との間に備える抵抗として、金属配線層又はゲート電極層に長い配線を形成してその配線抵抗を利用したり、ゲート電極層と金属配線層との間、或いは異なる金属配線層間にコンタクトを介した接続を多数形成してそのコンタクト抵抗を利用したりする方法が考えられる。しかし、いずれの場合にも、高い抵抗値を得るためには大きな面積が必要となってしまう。
本発明は上記問題を鑑みてなされたものであり、その目的は、小さい面積で、製造プロセス中にゲート電極に印加されるサージ電圧を抑制することが可能な半導体装置及びその製造方法を提供することにある。
本発明の半導体装置は、トランジスタが形成される素子領域を有する半導体基板と、前記半導体基板上にポリシリコンにより形成され、表面にシリサイド膜が形成されたゲート電極層と、前記ゲート電極層上に層間絶縁膜を隔てて形成され、前記層間絶縁膜を貫通するコンタクトによって前記ゲート電極層に接続される金属配線層とを備えた半導体装置であって、前記ゲート電極層は、前記素子領域上に形成されるとともに、前記金属配線層に形成された金属配線に接続され、前記トランジスタの動作を制御するための制御電圧が前記金属配線を介して印加されるゲート電極と、前記ゲート電極と前記金属配線との接続に介在するとともに、表面にシリサイド膜が形成されないことによって他の領域より抵抗値が高い高抵抗領域を具備するポリシリコン配線とを備えることを特徴とする。
これによれば、金属配線とゲート電極との間に高抵抗領域を備えたポリシリコン配線を介在させており、このポリシリコン配線はゲート電極層に形成されている。このため、素子分離部を隔てた位置に形成しなければならない拡散層による抵抗と比較して、抵抗を素子領域の近傍に備えることが可能となる。この結果、ゲート電極に接続される金属配線やコンタクトを形成するためのプラズマ処理を施す際にゲート電極に印加されるサージ電圧を、より小さい面積で抑制することが可能となる。さらに、高抵抗領域は、シリサイド膜を形成しないことによって他の領域よりも高い抵抗値を有するようにしているため、配線の引き回しによる配線抵抗やコンタクト抵抗を利用するのに比べて、要する面積を低減することが可能となる。
この半導体装置において、前記高抵抗領域を具備するポリシリコン配線は、前記ゲート電極と一体で形成されていることが望ましい。
これによれば、高抵抗領域を具備するポリシリコン配線が、ゲート電極と一体で形成されているため、ゲート電極と高抵抗領域を具備するポリシリコン配線との接続に、コンタクトや他の配線を介する必要がなく、より小さい面積でサージ電圧の抑制が可能となる。
本発明の半導体装置の製造方法は、前記半導体装置を製造する製造方法であって、前記ゲート電極と前記ポリシリコン配線とを含む前記ゲート電極層をパターニングする工程と、前記ポリシリコン配線の一部の領域にシリサイド膜が形成されるのを阻害するためのマスクをする工程と、前記ゲート電極層上で、前記一部以外の領域に前記シリサイド膜を形成するとともに、前記一部の領域を、前記シリサイド膜が形成された領域よりも抵抗値が高い高抵抗領域とする工程と、前記ゲート電極層上に、前記層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記コンタクトを形成する工程と、前記層間絶縁膜上に、前記金属配線層を形成する工程とを備え、前記ゲート電極と前記金属配線層に形成された金属配線とを、前記高抵抗領域を備えたポリシリコン配線を介して接続させることを特徴とする。
これによれば、金属配線とゲート電極との間に高抵抗領域を備えたポリシリコン配線を介在させており、このポリシリコン配線はゲート電極層に形成されている。このため、素子分離部を隔てた位置に形成しなければならない拡散層による抵抗と比較して、抵抗を素子領域の近傍に備えることが可能となる。この結果、ゲート電極に接続される金属配線やコンタクトを形成するためのプラズマ処理を施す際にゲート電極に印加されるサージ電圧を、より小さい面積で抑制することが可能となる。さらに、高抵抗領域は、シリサイド膜を形成しないことによって他の領域よりも高い抵抗値を有するようにしているため、配線の引き回しによる配線抵抗やコンタクトによるコンタクト抵抗を利用するのに比べて、要する面積を低減することが可能となる。
この半導体装置の製造方法において、前記高抵抗領域を具備するポリシリコン配線を、前記ゲート電極と一体で形成することが望ましい。
これによれば、高抵抗領域を具備するポリシリコン配線が、ゲート電極と一体で形成されるため、ゲート電極と高抵抗領域を具備するポリシリコン配線との接続に、コンタクトや他の配線を介する必要がなく、より小さい面積でサージ電圧の抑制が可能となる。
この半導体装置の製造方法において、前記高抵抗領域が所望の抵抗値を得られるように、前記高抵抗領域に不純物を導入する工程を備えてもよい。
これによれば、高抵抗領域に導入する不純物の種類や量によって高抵抗領域の抵抗値を設定することが可能となり、高抵抗領域を所望の抵抗値に設定することが容易になる。
(第1実施形態)
以下、本発明の第1実施形態に係る半導体装置について、図面を参照して説明する。図1は、本実施形態の半導体装置を示す平面図であり、図2は、そのA−A断面図である。
以下、本発明の第1実施形態に係る半導体装置について、図面を参照して説明する。図1は、本実施形態の半導体装置を示す平面図であり、図2は、そのA−A断面図である。
図1及び図2に示すように、半導体装置10のシリコン基板11上には、素子分離部としてのSTI(Shallow Trench Isolation)部12が形成されており、STI部12で囲まれた領域が、ソース/ドレイン領域13を含みトランジスタが形成される素子領域14となる。STI部12及び素子領域14の上面には、ゲート絶縁膜15を隔てて、ポリシリコンからなるゲート電極層16が形成されており、ゲート電極層16は、素子領域14上に形成されたゲート電極16aと、ゲート電極16aがSTI部12上に延在するように形成されたポリシリコン配線16bとを有している。ポリシリコン配線16bの端部は、層間絶縁膜17を貫通するコンタクト18aによって、その上層に形成されている金属配線層19の金属配線19aに接続されており、この金属配線19aを介してトランジスタの制御が可能になっている。
ここで、ゲート電極層16の上面には、一部の領域(高抵抗領域20)を除いて、ゲート電極層16の電気抵抗を小さくするためのシリサイド膜21aが形成されている。
高抵抗領域20は、ゲート電極16aと金属配線19aに接続されたコンタクト18aとの間に介在するポリシリコン配線16bに備えられており、ポリシリコン配線16bの一部をシリコン酸化膜22aによって被覆することによってシリサイド膜21aの形成が阻害されて、シリサイド膜21aが形成された領域に比べて高抵抗になっている。
なお、ソース/ドレイン領域13の上面にもシリサイド膜が形成されており、コンタクト18b,18cを介して金属配線層19の金属配線19b,19cにそれぞれ接続されている。
次に、この半導体装置10の製造方法について、図面を参照して説明する。
図3及び図4は、本実施形態の半導体装置10の製造方法を示す断面図である。
図3(a)に示すように、まず、ゲート電極層16がパターニングされたシリコン基板11上に、シリコン酸化膜22を堆積した後、図3(b)に示すように、シリサイド膜を形成する領域(高抵抗領域20以外の領域)のシリコン酸化膜22をフォトリソグラフィ法及びドライエッチング法により除去する。ここで、シリコン酸化膜22を残す領域(高抵抗領域20)の長さは、高抵抗領域20が所望の抵抗値となるように定められている。残されたシリコン酸化膜22aは、ポリシリコン配線16bの高抵抗領域20上にシリサイド膜21aが形成されるのを阻害するためのマスクとして機能する。
図3及び図4は、本実施形態の半導体装置10の製造方法を示す断面図である。
図3(a)に示すように、まず、ゲート電極層16がパターニングされたシリコン基板11上に、シリコン酸化膜22を堆積した後、図3(b)に示すように、シリサイド膜を形成する領域(高抵抗領域20以外の領域)のシリコン酸化膜22をフォトリソグラフィ法及びドライエッチング法により除去する。ここで、シリコン酸化膜22を残す領域(高抵抗領域20)の長さは、高抵抗領域20が所望の抵抗値となるように定められている。残されたシリコン酸化膜22aは、ポリシリコン配線16bの高抵抗領域20上にシリサイド膜21aが形成されるのを阻害するためのマスクとして機能する。
次に、図4(a)に示すように、シリコン基板11の表面に高融点金属膜(例えば、コバルト膜)21をスパッタリング法によって形成する。次いで、シリコン基板11を熱処理して、図4(b)に示すように、ゲート電極層16上にシリサイド膜(コバルトシリサイド膜)21aを形成する。このとき、ゲート電極層16の高抵抗領域20上は、シリコン酸化膜22aで被覆されているため、シリサイド膜21aは形成されない。次いで、図4(c)に示すように、シリサイド化されなかった高融点金属膜21をウェット処理によって除去する。
その後、シリコン基板11上に層間絶縁膜17をCVD(Chemical Vapor Deposition)法等によって堆積し、次いで、ポリシリコン配線16bの一端に接続するコンタクト18aを形成する。さらに、層間絶縁膜17上にスパッタ法によって堆積させたアルミニウム等からなる金属膜を、フォトリソグラフィ法及びドライエッチング法によってパターニングして、コンタクト18aに接続される金属配線19aを含む金属配線層19を形成し、図2で示した状態となる。
ここで、金属配線層19を形成する工程のドライエッチングは、プラズマエッチングによってなされており、エッチングの際には金属配線層19の各金属配線に電子がチャージされる。このとき、金属配線19aにチャージされた電子は、高抵抗領域20を介して素子領域14上のゲート電極16aに達することになる。
以上説明したように、本実施形態の半導体装置及びその製造方法によれば、以下の効果を得ることができる。
本実施形態によれば、金属配線19aとゲート電極16aとの接続に、高抵抗領域20を備えたポリシリコン配線16bを介在させており、このポリシリコン配線16bはゲート電極層16に形成されている。このため、STI部12を隔てた位置に形成しなければならない拡散層による抵抗と比較して、抵抗を素子領域14の近傍に備えることが可能となり、金属配線層19をプラズマエッチングによって形成する際にゲート電極16aに印加されるサージ電圧を、より小さい面積で抑制することが可能となる。
さらに、本実施形態によれば、高抵抗領域20は、シリサイド膜21aを形成しないことによって他の領域よりも高い抵抗値を有するようにしているため、配線の引き回しによる配線抵抗やコンタクトによるコンタクト抵抗を利用するのに比べて、要する面積を低減することが可能となる。
さらに、本実施形態によれば、高抵抗領域20を有するポリシリコン配線16bが、ゲート電極16aと一体で形成されているため、ゲート電極16aと高抵抗領域20を有するポリシリコン配線16bとの接続に、コンタクトや他の配線を介する必要がなく、より小さい面積でサージ電圧の抑制が可能となる。
さらに、金属配線層19を形成する前で、金属配線19aをポリシリコン配線16bに接続するためのコンタクト18aを形成する際に、プラズマエッチングやプラズマCVD等のプラズマ処理を施す場合には、コンタクト18aやポリシリコン配線16bにチャージされた電子は、高抵抗領域20を介してゲート電極16aに達することになる。このため、コンタクト18aを形成する際にゲート電極16aに印加されるサージ電圧を、より小さい面積で抑制することが可能となる。
(第2実施形態)
以下、本発明の第2実施形態に係る半導体装置について、図面を参照して説明する。図5は、本実施形態の半導体装置を示す平面図である。
以下、本発明の第2実施形態に係る半導体装置について、図面を参照して説明する。図5は、本実施形態の半導体装置を示す平面図である。
本実施形態では、素子領域14の近傍に、ゲート電極16aに接続されないポリシリコン配線16cが配置されており、高抵抗領域20を有しゲート電極16aと金属配線19aとの接続に介在するポリシリコン配線16bは、ポリシリコン配線16cを避けるために、ゲート電極16aと離れた位置に形成されている。ゲート電極16aと高抵抗領域20を有するポリシリコン配線16bとは、コンタクト18d,18e及び金属配線層19の金属配線19dによって接続されており、これにより、ゲート電極16aと金属配線19aとが、高抵抗領域20を介して接続される。
ここで、電子がチャージされる配線等の寄生容量と、ゲート電極16aの寄生容量との比は、アンテナ比と呼ばれ、アンテナ比が所定の値を超える箇所があると、チャージされた電子によるサージ電圧が、ゲート絶縁膜15の耐圧を越え、ゲート絶縁膜15にダメージを与えることになる。本実施形態では、金属配線19dのアンテナ比が、ゲート絶縁膜15に回復不可能なダメージを与える値よりも小さくなるように金属配線19dの面積を決定している。
以上説明したように、本実施形態の半導体装置によれば、以下の効果を得ることができる。
本実施形態では、金属配線層19をプラズマエッチングによって形成する際に、ゲート電極16aに接続された金属配線19aにチャージされる電子は、高抵抗領域20を介してゲート電極16aに達するため、ゲート電極16aに印加されるサージ電圧を抑制することが可能となる。
一方、ゲート電極16aと高抵抗領域20を有するポリシリコン配線16bとの間に介在する金属配線19dにチャージされた電子は、高抵抗な領域を介することなくゲート電極16aに達することになる。しかしながら、本実施形態によれば、金属配線19dのアンテナ比が、ゲート絶縁膜15に対して回復不可能なダメージを与える値よりも小さくなるように、金属配線19dの面積を決定している。このため、金属配線19dにチャージされた電子が、高抵抗な領域を介することなくゲート電極16aに達しても、ゲート絶縁膜15が破壊したり、劣化したりするのを抑制することが可能となる。
(変形例)
なお、本発明の実施形態は、以下のように変更してもよい。
なお、本発明の実施形態は、以下のように変更してもよい。
前記実施形態において、高抵抗領域20を除くゲート電極層16上にシリサイド膜21aを形成した後に、高抵抗領域20に、イオン注入法により不純物を導入する工程を備えるようにしてもよい。これによれば、導入する不純物の種類や量によって高抵抗領域20の抵抗値を設定することが可能となり、所望の抵抗値に応じて高抵抗領域20の長さ変更する必要がなくなるため、高抵抗領域20を所望の抵抗値に設定することが容易になる。
前記実施形態において、ポリシリコン配線16b上にシリサイド膜21aが形成されるのを阻害するためのマスクとして、シリコン酸化膜22aを用いる代わりに、シリコン窒化膜を用いるようにしてもよい。
前記実施形態において、素子分離部としてSTI構造を用いる代わりに、LOCOS(Local Oxidation Of Silicon)、プレーナLOCOS等を用いることもできる。また、SOI(Silicon On Insulator)基板を使用する場合には、メサ分離で素子分離部を形成してもよい。
10…半導体装置、11…半導体基板としてのシリコン基板、12…素子分離部としてのSTI部、13…ソース/ドレイン領域、14…素子領域、15…ゲート絶縁膜、16…ゲート電極層、16a…ゲート電極、16b…ポリシリコン配線、17…層間絶縁膜、18a…コンタクト、19…金属配線層、19a…金属配線、20…高抵抗領域、21a…シリサイド膜、22a…マスクとしてのシリコン酸化膜。
Claims (5)
- トランジスタが形成される素子領域を有する半導体基板と、
前記半導体基板上にポリシリコンにより形成され、表面にシリサイド膜が形成されたゲート電極層と、
前記ゲート電極層上に層間絶縁膜を隔てて形成され、前記層間絶縁膜を貫通するコンタクトによって前記ゲート電極層に接続される金属配線層と、
を備えた半導体装置であって、
前記ゲート電極層は、
前記素子領域上に形成されるとともに、前記金属配線層に形成された金属配線に接続され、前記トランジスタの動作を制御するための制御電圧が前記金属配線を介して印加されるゲート電極と、
前記ゲート電極と前記金属配線との接続に介在するとともに、表面にシリサイド膜が形成されないことによって他の領域より抵抗値が高い高抵抗領域を具備するポリシリコン配線と、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記高抵抗領域を具備するポリシリコン配線は、前記ゲート電極と一体で形成されていることを特徴とする半導体装置。
- 請求項1又は2に記載の半導体装置を製造する製造方法であって、
前記ゲート電極と前記ポリシリコン配線とを含む前記ゲート電極層をパターニングする工程と、
前記ポリシリコン配線の一部の領域にシリサイド膜が形成されるのを阻害するためのマスクをする工程と、
前記ゲート電極層上で、前記一部以外の領域に前記シリサイド膜を形成するとともに、前記一部の領域を、前記シリサイド膜が形成された領域よりも抵抗値が高い高抵抗領域とする工程と、
前記ゲート電極層上に、前記層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記コンタクトを形成する工程と、
前記層間絶縁膜上に、前記金属配線層を形成する工程と、
を備え、
前記ゲート電極と前記金属配線層に形成された金属配線とを、前記高抵抗領域を備えたポリシリコン配線を介して接続させることを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、前記高抵抗領域を具備するポリシリコン配線を、前記ゲート電極と一体で形成することを特徴とする半導体装置の製造方法。
- 請求項3又は4に記載の半導体装置の製造方法において、前記高抵抗領域が所望の抵抗値を得られるように、前記高抵抗領域に不純物を導入する工程を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004154647A JP2005340350A (ja) | 2004-05-25 | 2004-05-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004154647A JP2005340350A (ja) | 2004-05-25 | 2004-05-25 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005340350A true JP2005340350A (ja) | 2005-12-08 |
Family
ID=35493593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004154647A Withdrawn JP2005340350A (ja) | 2004-05-25 | 2004-05-25 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005340350A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7701058B2 (en) | 2007-01-26 | 2010-04-20 | International Business Machines Corporation | Undoped polysilicon metal silicide wiring |
JP2014192314A (ja) * | 2013-03-27 | 2014-10-06 | Citizen Holdings Co Ltd | 半導体装置の製造方法 |
-
2004
- 2004-05-25 JP JP2004154647A patent/JP2005340350A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7701058B2 (en) | 2007-01-26 | 2010-04-20 | International Business Machines Corporation | Undoped polysilicon metal silicide wiring |
JP2014192314A (ja) * | 2013-03-27 | 2014-10-06 | Citizen Holdings Co Ltd | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4299791B2 (ja) | Cmosデバイスのゲート構造を作製する方法 | |
US7754572B2 (en) | Semiconductor device and a method of manufacturing thereof | |
US7528041B2 (en) | Method of manufacturing semiconductor device that utilizes oxidation prevention film to form thick and thin gate insulator portions | |
TWI484567B (zh) | 半導體結構與其製造方法 | |
US7883983B2 (en) | Semiconductor device and method of manufacturing the same | |
US6784054B2 (en) | Method of manufacturing semiconductor device | |
JP2006344957A (ja) | 厚いエッジゲート絶縁膜パターンを有するmos電界効果トランジスタ及びその製造方法 | |
US20090267160A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2007165558A (ja) | 半導体装置およびその製造方法 | |
US9324662B2 (en) | Semiconductor device and manufacturing method thereof for protecting metal-gate from oxidation | |
JP2008060340A (ja) | 半導体装置及びその製造方法 | |
JP5520102B2 (ja) | 半導体装置の製造方法 | |
US20070145491A1 (en) | Semiconductor device and method of manufacture | |
EP1912251A2 (en) | Resistor in a wiring layer and manufacturing method of the same | |
JP2008041835A (ja) | 半導体装置とその製造方法 | |
JP2005340350A (ja) | 半導体装置及びその製造方法 | |
US9006809B2 (en) | Multi-landing contact etching | |
JP2005203475A (ja) | 半導体装置およびその製造方法 | |
JPH1012733A (ja) | 半導体装置およびその製造方法 | |
JP2009147161A (ja) | 半導体装置およびその製造方法 | |
JP2007059790A (ja) | 半導体集積回路および半導体装置の製造方法 | |
US6225177B1 (en) | Electrode resistance improved MOSFET with source and drain regions reduced in size beyond lithography limit and method for making the same | |
JP2009016754A (ja) | 半導体装置及びその製造方法 | |
JPH10200096A (ja) | Mos型電界効果トランジスタ及びその製造方法 | |
JP2008124061A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070403 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |