JP2014192314A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】従来、金属配線を交差させる場合、一方の金属配線をポリシリコンのレイヤーを経由して迂回させ立体交差を構成していたが、ポリシリコンの抵抗値が高いため信号の伝達が遅くなり、回路動作を遅延させるなど問題があった。
【解決手段】本発明の半導体装置の製造方法によれば、立体交差のためのポリシリコン配線部を金属配線によって合金化し、配線抵抗を下げることができる。これにより、回路動作の遅延がない高速な半導体装置を製造することができる。
【選択図】図１

Description

本発明は、半導体基板上に設ける配線に関し、特に、低抵抗の配線を選択的に形成する製造方法に関するものである。

一般に、半導体装置の同一表面にて、様々なデバイスと電気的に接続する目的で配線を形成するとき、異なる配線同士が短絡してしまわないように、配線を異なる層に分けて配置する。また、同じ層に異なる配線を設ける場合は、双方が交差する部分にあっては、一方の配線を下層又は上層に逃がして短絡を防止する。つまり、立体交差を形成することが一般的である。

例えば、交差する配線同士がアルミニウム配線の場合、ポリシリコンよりなる下層の配線や、立体交差を形成する。図４にその一例を示す。

図４は従来知られている配線の立体交差を示すものであって、図４（ａ）は平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ´断面図である。
図４に示した従来技術は、金属配線８６と金属配線８７とを下層に設けた下層配線８３で接続し、その下層配線８３の上部に金属配線８８を通過させている。

図４（ｂ）に示したように、半導体基板８１の上部にフィールド絶縁膜８２が設けてある。その上部には下層配線８３が設けてある。さらにその上部には層間絶縁膜８５が設けてあり、ビアホール８４を介して高抵抗配線８３と金属配線８６、８７が接続している。

金属配線８６、８７、８８は、例えばアルミニウム配線である。下層配線８３は、例えばポリシリコン配線である。
このような構成とすることで、金属配線８６、８７、８８は同層に設けているが、立体交差を形成しているため、各金属配線が短絡してしまうことはない。

半導体装置では、多くの場合、下層配線８３リシリコンを主な材料としている。ポリシリコンは不純物を添加することで抵抗を下げることができるが、そもそも半導体材料であるため、アルミニウムを主な材料とする金属配線に比べると抵抗が格段に高い。従って、ポリシリコンよりなる下層の配線を用いて立体交差を形成する場合、配線に高い抵抗が付加してしまう。

このように、材質が異なる配線を用いて配線同士を立体交差させて結線する技術は古くから知られている。立体交差した配線を修復することができる技術を提案したものもあるが（例えば、特許文献１参照。）、その公報記載の図面を見ると、配線の立体交差を視覚的に理解することができるので、参考にされたい。

従来知られている技術では、金属配線の立体交差には金属配線とは材質が異なる配線材料を上層または下層に設けるが、先にも説明したように、例えばポリシリコンのような金属とは異なる他層の配線は、金属配線よりも抵抗が高く、それにより回路動作の遅延を招くといった問題がある。

このような問題を防ぐには、上層配線を多層化する方法がある。金属配線を多層化し、金属配線のみで立体交差を形成することで、配線の低抵抗化が可能となる。

特開２００８−２８１８２８号公報（６頁、図４）

金属配線を交差させるとき、金属配線に高い抵抗が付加してしまうことを防止するには、金属配線を多層化して立体交差を構成するのが得策である。しかし、金属配線の多層化は、工程数の大幅な増加を伴い、歩留まり低下の大きな要因となる。

また、配線を交差させるためだけに金属配線の多層化を行うと、半導体装置のコストアップにもなってしまい、好ましくない。

本発明は、このような問題を解決するためになされたものであって、回路動作を遅延させることなく、配線を立体交差させるための技術の提供を目的とするものである。

上記目的を達成するために、本発明の半導体装置の製造方法は、以下の方法を採用するものである。

半導体基板の異なる平面に、異なる抵抗率の配線を有する半導体装置の製造方法であって、
半導体基板上の一平面にポリシリコン膜を成膜及び加工して所定の形状の第１及び第２の配線を形成する第１及び第２の配線形成工程と、
第１及び第２の配線を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
第１及び第２の配線の所定の部分が開口するように層間絶縁膜にビアホールを形成するビアホール形成工程と、
第１の配線の所定のビアホールの底部の第１の配線上に下部金属膜を成膜する下部金属膜形成工程と、
第１及び第２の配線の所定のビアホールを埋めると共に、第１の配線上の下部金属膜を覆うように上部金属膜を成膜する上部金属膜形成工程と、
下部金属膜及び上部金属膜を加工して所定の形状の金属配線を形成する金属配線形成工程と、
を有し、
上部金属膜形成工程は、第２の配線の主成分であるシリコンと上部金属膜の主成分である金属とが反応して第２の配線の形状すべてが合金化する温度を印加することを特徴とする。

このような構成にすることによって、立体交差するポリシリコンよりなる第２の配線のみを合金化することができる。合金化により第２の配線は低抵抗化できる。

金属膜形成工程は、上部金属膜を成膜するときに温度を印加するようにしてもよい。

このような構成にすることによって、金属膜の形成とポリシリコンよりなる第２の配線の合金化とを同時に行うことができる。

金属膜形成工程は、上部金属膜を成膜した後に温度を印加するようにしてもよい。

このような構成にすることによって、金属膜の形成とポリシリコンよりなる第２の配線の合金化とを、別々の温度条件で実施することができる。

本発明によれば、立体交差するポリシリコンよりなる第２の配線のみを合金化することができるので、金属配線を多層化することなく、その多層化と遜色ない程度に低抵抗な立体交差を作り出すことができる。

本発明の第１の実施形態の構成を模式的に示した平面図および断面図である。 本発明の第１の実施形態のプロセスフローを模式的に示した断面図である。 本発明の第２の実施形態のプロセスフローを模式的に示した断面図である。 従来技術を説明する平面図及び断面図である。

本発明の半導体装置の製造方法によれば、金属配線同士を交差させるとき、一方の金属配線を下層の他の配線に接続することで立体交差させるが、その下層の配線を金属配線と比べて遜色ない程度の低い抵抗値の配線とすることができる。

これにより、金属配線を多層化せずとも配線に付加される抵抗値が低い立体交差を形成でき、回路動作の遅延がない高速動作可能な半導体装置を構成できる。
以下、半導体装置の製造方法について説明する。最初に半導体装置の構成を説明したあと、製造方法を説明する。

以下、半導体装置の製造方法の第１の実施形態について、図１，２を用いて説明する。図１は、第１の実施形態の半導体装置の製造方法の特徴を模式的に示した図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ´断面図である。図２は図１のプロセスフローを模式的に示した断面図である。

［第１の実施形態の構成：図１］
まず、図１を用いて構成を説明する。
図１において、１は半導体基板、２はフィールド絶縁膜、３は第２の配線の合金化配線、４は第１の配線のポリシリコン抵抗体、５は下部金属膜、６および７はビアホール、８は層間絶縁膜、９〜１２は上部金属膜である。

半導体基板１は、例えばシリコン基板を用いることができ、フィールド酸化膜２は例えばシリコン酸化膜を用いることができる。下部金属膜５は、例えば窒化チタン膜を用いることができ、上部金属膜９〜１２は例えばアルミニウムを用いることができる。

合金化配線３は、ポリシリコン抵抗体４と同様にポリシリコンで形成されたあと、上部金属膜１０，１１と合金化されてなる。上部金属膜９〜１２がアルミニウムであるならば、合金化配線３は、アルミシリサイド合金となる。

特に限定しないが一例を示すと、この合金化配線３の抵抗率は、５Ｅ^−７Ω・ｍである。ポリシリコン抵抗体４の抵抗率は、１Ｅ⁻⁵Ω・ｍである。上部金属膜９〜１２をアルミニウムで構成すると、その抵抗率は、３Ｅ⁻⁸Ω・ｍである。

この例でいえば、アルミシリサイド合金（合金化配線３）の抵抗率とアルミニウム配線（上部金属膜９〜１２）の抵抗率とでは、約１０倍の差がある。しかし、ポリシリコン抵抗を用いた従来技術の立体交差と比べて抵抗率が約１／１００となるから、かなり低抵抗
な立体交差とすることができる。実質的には、金属配線のみを使用した立体交差と遜色ない程度の低い抵抗値の立体交差とすることができる。

合金化配線３をさらに低抵抗化することもできる。例えば、合金化配線３の配線幅を太くする。また、合金化配線３の形成時にその膜厚を厚くする。このようにすれば、より低い抵抗値とすることができる。

図１に示すように、上部金属膜９〜１１、ポリシリコン抵抗体４、および合金化配線３は、全て電気的に直列接続されており、上部金属膜１２はこれらに対し直交方向に配され、また電気的に絶縁された金属配線である。またこのように上部金属膜１０と上部金属膜１１との間に上部金属膜１２が配置されているため、迂回路としてビアホール７、および合金化配線３を設け、立体交差としている。

ポリシリコン抵抗体４は、上部金属膜９〜１１と接続する図示しない他の素子や回路の状況に応じてその抵抗値が設定されるものである。上述のごとく、合金化配線３は、合金化により上部金属膜と遜色ない程度の低い抵抗値となっているから、図示しない他の素子や回路の要求通りに抵抗値を設計しても、回路動作上影響はない。

［第１の実施形態のプロセスフローの説明：図１、図２］
次に、主に図２を用いてプロセスフローを説明する。
図２は、図１に示す構成のプロセスフローを順に説明するために模式的に表した断面図である。図２（ａ）は層間絶縁膜８を成膜したのち、ビアホール６，７を形成する様子を示している。図２（ｂ）は、ビアホール６にのみ下部金属膜５を形成する様子を示している。図２（ｃ）は、上部金属膜９〜１２を形成する様子を示している。

図２（ａ）に示すように、まず半導体基板１を選択的に酸化し、フィールド絶縁膜２を形成する。この製造工程は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法と呼ばれる公知の選択酸化法で形成する。フィールド絶縁膜２の膜厚は、例えば、５０００Å程度である。

フィールド絶縁膜２を形成したあとは、その上部に知られているＣＶＤ法などを用いてポリシリコンを成膜する。
このポリシリコンを所定の形状にエッチングして、ポリシリコン抵抗体４と、後の工程で合金化配線３になるポリシリコン配線３１を形成する。ポリシリコン抵抗体４及びポリシリコン配線３１の膜厚は、例えば、３５００Å程度である。

ポリシリコン抵抗体４及びポリシリコン配線３１の上部にＣＶＤ法などを用いてシリコン酸化膜を形成し、さらにその上面を知られているＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法と呼ばれる公知の研磨工程で平坦化し、層間絶縁膜８を形成する。もちろん、平坦化が必要ない場合は、ＣＭＰによる研磨工程を省略してもよい。

次に、層間絶縁膜８を、ポリシリコン抵抗体４及びポリシリコン配線３１に必要なビアホールを形成するため、これら上部の層間絶縁膜８に所定の形状でマスキングを施し、エッチングしてビアホール６，７を形成する。

図２（ｂ）に示すように、ポリシリコン抵抗体４に対応するビアホール６の底部にのみ、下部金属膜５を形成する。
下部金属膜５は、まずＬＴＳ（Ｌｏｎｇ−ｔｈｒｏｕｇｈ Ｓｐｕｔｔｅｒｉｎｇ）法と呼ばれる公知の蒸着法で、下部金属膜５を半導体基板１の上部全面に形成し、その後、
所定の形状にマスキングし、エッチングすることによって、ビアホール６の底部にのみ、下部金属膜５を残存させるようにする。下部金属膜５は、例えば窒化チタン膜である。

図２（ｃ）に示すように、上部金属膜９〜１２を形成する。
上部金属膜９〜１２は、まず高温リフロースパッタリング法を用い、半導体基板１側に所定の温度を掛けながら、半導体基板１の上部より全面に金属粒子を蒸着させる。
高温リフロースパッタリングを行う温度は、ターゲットとなる金属材料によって異なるが、例えばアルミニウムを形成する場合は、４６０℃程度の温度でスパッタリングを行うことにより、高温リフロースパッタリングとなる。

半導体基板１の上部の成膜面に到達した金属粒子は、熱によってリフローしビアホール６，７に埋め込まれる。このとき、ビアホール６の底部には下部金属膜５が形成されているため、熱が印加されていてもポリシリコン抵抗体４には金属拡散が発生しない。一方、ビアホール７の底部に到達した金属粒子は、その熱により金属拡散によってポリシリコン配線３１の内部に入り込んでこれを合金化し、第２の配線である合金化配線３が形成される。

このように、半導体基板１の上部に成膜したポリシリコンを加工してポリシリコン抵抗体４及びポリシリコン配線３１を所定の形状で形成するが、ポリシリコン抵抗体４の部分にのみ窒化チタン膜である下部金属膜５を形成しておくことで、半導体と金属との間の金属拡散を防ぐのである。下部金属膜５の有無により、上部金属膜９〜１２の形成に高温リフロースパッタリング法を用いるだけで、合金化配線３を形成できる。

高温リフロースパッタ工程のあとは、半導体基板１を常温まで冷却したのち、所定の形状にマスキングしてエッチングし、上部金属膜９〜１２を形成する。

ところで、上記記載の製造方法では、ポリシリコン抵抗体４に対応するビアホール６の底部にのみ下部金属膜５を形成する手法を説明したが、ビアホール６すべてを下部金属膜５で埋めてしまってもよい。つまりこの場合は、下地金属膜５はいわゆる埋め込みプラグとなる。

また、上記記載の製造方法では、下部金属膜５を所定の形状にエッチング加工する工程と、その上部に設ける上部金属膜９〜１２を所定の形状にエッチング加工する工程とは、各々別に行う手法を説明したが、双方の金属膜の形成を１回のエッチング加工工程で行うこともできる。

その場合、次に示すような製造方法となる。
半導体基板１の上部に層間絶縁膜８及びビアホール６，７を形成する。
その後に、公知のマスク技術を用いてビアホール７の部分をマスクし、公知の蒸着法で、下部金属膜５となる金属膜を半導体基板１上の層間絶縁膜８上部全面に形成する。そうすると、その金属膜はビアホール６の底部を覆うようにも形成される。
その後、層間絶縁膜８上部にも形成されている下地金属膜５となる金属膜の上部に、上部金属膜９〜１２となる金属膜を成膜する。

その後に、上部金属膜９〜１２に必要な所定の形状にマスキングし、下地金属膜になる金属膜と上部金属膜になる金属膜とをエッチング加工する。
このようにすれば、１度のエッチング工程で下地金属膜５と上部金属膜９〜１２とを所定の形状に加工することができる。

ところで、この場合、ビアホール７の内部（底部）を除いて、上部金属膜９〜１２の下
部には下地金属膜５が存在するような金属配線となるが、いわゆるバリアメタル層を下部に持つ公知の金属配線構造と同様な構造になるから、何らの問題もない。

以上のプロセスにより、図１に示したような構造が形成されたこととなる。これ以降の製造工程、例えば表面保護膜の形成工程などについては、公知の技術を用いるものであるから、説明は省略する。

上記説明では、ポリシリコン配線３１に金属拡散を発生させる熱の印加を、上部金属膜９〜１２の形成に用いる高温リフロースパッタリング法の熱を利用した。
もちろん、この方法ではない熱の印加を与えてもよい。例えば、上部金属膜９〜１２を形成するためのアルミニウムのスパッタリングを、通常の温度（例えば、３００℃程度）とし、その後に、半導体基板１全体を４６０℃程度の温度まで加熱してもよい。

以下、半導体装置の製造方法の第２の実施形態について、図３を用いて説明する。図３は、第２の実施形態の半導体装置の製造方法の特徴を模式的に示した断面図である。

［第２の実施形態の説明：図３］
既に示した第１の実施形態との違いは、合金化配線３を上部金属膜９〜１２の蒸着工程で同時に行うのではなく、半導体製造プロセスの最終工程であるシンタリング処理の際に、合金化を行うという点である。

シンタリング処理は、金属と半導体の接触界面に形成されたショットキーダイオードを熱処理によって合金化し、オーミックコンタクトに変える処理のことを指す。シンタリング処理の温度は、金属配線の物性によって異なるが、例えば金属配線としてアルミニウムを用いる場合は、通常は３８０℃程度の温度によって行う。

この３８０℃という温度は、アルミニウムとポリシリコンとの接触界面のみを合金化する程度の温度であり、アルミニウムがシリコンの内部まで金属拡散するには至らない。
しかし、例えばこのシンタリング処理を４６０℃程度で行うことによって、アルミニウムがポリシリコンの内部まで入り込んで合金化し、合金化配線を形成するに至る。

一方、合金化させないポリシリコン抵抗体４は、シンタリング処理を４６０℃で行った場合、下部金属膜である窒化チタンはアルミニウムの金属拡散を抑える働きをし、また窒化チタン自体も金属拡散を発生させる温度ではないため、窒化チタンとアルミニウムの接触界面、ならびに窒化チタンとポリシリコンの界面がそれぞれ僅かに合金化するに留まり、ポリシリコン抵抗体４は、所定の抵抗値を有した状態で維持される。

具体的な製造方法は、以下の通りである。
下部金属膜５を形成するまでのプロセスは、第１の実施形態で示した方法と同様であるから、その後の工程についてその要点を説明する。

上部金属膜９〜１２を形成する際は、金属膜の蒸着温度を金属がリフローしない程度に設定する。例えば、金属膜としてアルミニウムを用いる場合であれば、３００℃程度で蒸着すると良い。

３００℃を下回ると、半導体基板１側の熱エネルギーが不足して蒸着効率が低下するだけでなく、アルミニウム粒子が成膜面へ到達した際の移動度も低下するため、ビアホール６，７の内部が埋め込まれないといった問題も発生する。よって最低限３００℃程度の温度は必要である。

図３（ａ）に示すように、上部金属膜９〜１２を形成したあとは、表面保護膜１３を形成する。
表面保護膜１３は、例えば化学気相成長法で形成する窒化シリコン膜を用いることができる。表面保護膜１３の膜厚は、例えば４０００Å程度であり、処理温度は２００℃程度である。

次に、シンタリング処理を行う。
このとき、シンタリング処理は４６０℃程度の温度で行う。これにより、ビアホール７の底部に形成されたアルミニウムとポリシリコン配線３１との接触界面で、アルミニウムがポリシリコン抵抗体４の内部へ金属拡散して合金化し、合金化配線３となる。その様子は、図３（ｂ）に示す。

上記説明では、ポリシリコン配線３１に金属拡散を発生させる熱の印加を、シンタリング処理で行った。これにより、別途熱を印加する工程が不要になり、製造工程の短縮ができて、便利である。

ところで、この第２の実施形態を用いる理由を説明する。その理由は、大きく分けて２種類ある。

第１の理由は、上部金属膜を蒸着する装置が、半導体基板に対し４６０℃という高温を付加できない場合があるという点である。
この場合は、合金化の処理を別途行う必要があり、シンタリング工程を用いて、その処理を代用することができる。

第２の理由は、金属膜表面の平坦度を重要視する場合である。
高温リフロースパッタリングは金属粒子を溶かしながら蒸着させ、蒸着後に冷却する過程で金属粒子が冷え固まって固体化する製法であるため、固体化の段階で金属粒子が一定の大きさの金属塊を形成し、その影響で金属表面に凹凸が発生する。

この凹凸は、一般的にはグレイン（Ｇｒａｉｎ）と呼称されるが、このグレインは金属配線を形成するにおいては、多くの場合は悪影響を及ぼす。具体的には、金属配線を形成するためのリソグラフィーの工程で、マスクとして用いるレジストを露光する際、露光光がグレインの凹凸に従って乱反射し、レジストの形状が損なわせるといった問題を発生させる。この問題を回避したい場合は、金属膜自体はグレインを発生させない程度の温度で蒸着し、合金化の処理は、シンタリング工程を用いて代用するとよいのである。

このように、蒸着装置の仕様や半導体製品の配線微細度に応じて、上述の第１及び第２の実施形態を自由に選択することができる。

本発明は、回路動作を高速化できるため、応答速度を求められる半導体装置の製造プロセスとして好適である。

１ 半導体基板
２ フィールド絶縁膜
３ 合金化配線
４ ポリシリコン抵抗体
５ 下部金属膜
６，７ ビアホール
８ 層間絶縁膜
９〜１２ 上部金属膜
１３ 表面保護膜
３１ ポリシリコン配線

Claims (3)

1. 半導体基板の異なる平面に、異なる抵抗率の配線を有する半導体装置の製造方法であって、
   前記半導体基板上の一平面にポリシリコン膜を成膜及び加工して所定の形状の第１及び第２の配線を形成する第１及び第２の配線形成工程と、
   前記第１及び第２の配線を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記第１及び第２の配線の所定の部分が開口するように前記層間絶縁膜にビアホールを形成するビアホール形成工程と、
   前記第１の配線の所定の前記ビアホールの底部の前記第１の配線上に下部金属膜を成膜する下部金属膜形成工程と、
   前記第１及び第２の配線の所定の前記ビアホールを埋めると共に、前記第１の配線上の前記下部金属膜を覆うように上部金属膜を成膜する上部金属膜形成工程と、
   前記下部金属膜及び前記上部金属膜を加工して所定の形状の金属配線を形成する金属配線形成工程と、
   を有し、
   前記上部金属膜形成工程は、前記第２の配線の主成分であるシリコンと前記上部金属膜の主成分である金属とが反応して前記第２の配線の形状すべてが合金化する温度を印加する
   ことを特徴とする半導体装置の製造方法。
2. 前記上部金属膜形成工程は、前記上部金属膜を成膜するときに前記温度を印加することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記上部金属膜形成工程は、前記上部金属膜を成膜した後に前記温度を印加することを特徴とする請求項１又は２に記載の半導体装置の製造方法。

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