JPH0920942A - チップ及びパッケージの相互接続用銅合金ならびにその製造法 - Google Patents
チップ及びパッケージの相互接続用銅合金ならびにその製造法Info
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Abstract
(57)【要約】
【課題】 本発明は、チップ及びパッケージの相互接続
に好適に使用できる、少なくとも１種の合金成分を含む
銅合金を提供することである。 【解決手段】 チップ及びパッケージの相互接続に使用
できる、改善された電気移動抵抗（electromigration r
esistance）、低い抵抗率及び良好な耐食性を得るため
に、炭素、インジウム及びスズから選ばれた少なくとも
１種の合金成分を０．０１〜１０重量％含有する銅合
金、ならびにまず銅合金を形成し、次いでそれをアニー
ルして合金中の結晶粒間の粒界に向かって合金成分の拡
散を生じさせることによって、前記相互接続及び導体を
製造する方法を開示する。
に好適に使用できる、少なくとも１種の合金成分を含む
銅合金を提供することである。 【解決手段】 チップ及びパッケージの相互接続に使用
できる、改善された電気移動抵抗（electromigration r
esistance）、低い抵抗率及び良好な耐食性を得るため
に、炭素、インジウム及びスズから選ばれた少なくとも
１種の合金成分を０．０１〜１０重量％含有する銅合
金、ならびにまず銅合金を形成し、次いでそれをアニー
ルして合金中の結晶粒間の粒界に向かって合金成分の拡
散を生じさせることによって、前記相互接続及び導体を
製造する方法を開示する。
Description
【０００１】
【発明の属する技術分野】本発明は一般にチップ及びパ
ッケージの相互接続用の銅合金及びその製造法に関し、
詳細には改善された電気移動抵抗（electromigration r
esistance）、低い抵抗率及び良好な耐食性を得るため
にカーボン、インジウム及びスズからなる群から選ばれ
た少なくとも１種の合金成分を０．０１〜１０重量％含
有する銅合金、ならびにこうした合金の製造法に関す
る。
ッケージの相互接続用の銅合金及びその製造法に関し、
詳細には改善された電気移動抵抗（electromigration r
esistance）、低い抵抗率及び良好な耐食性を得るため
にカーボン、インジウム及びスズからなる群から選ばれ
た少なくとも１種の合金成分を０．０１〜１０重量％含
有する銅合金、ならびにこうした合金の製造法に関す
る。
【０００２】
【従来の技術】半導体チップ構造、平板パネル・ディス
プレイ及びパッケージの応用分野で、バイア、線、及び
他のリセスを設けるための相互接続を作成する技術は、
多年にわたって開発されてきた。例えば超大規模集積回
路（ＶＬＳＩ）構造用の相互接続技術の開発において
は、単一基板上に位置する半導体領域またはデバイス中
の接点及び相互接続用の主たる金属源としてアルミニウ
ムが用いられてきた。アルミニウムはその低廉性、良好
なオーム接触及び高い導電性のため好ましい材料として
選択されてきた。しかしながら純粋なアルミニウムの薄
膜導体には、低融点のために加工が低温に制限され、ア
ニール中にシリコン中に拡散する可能性があり、そのた
めに接触や接合部の不良及び電気移動を生ずるといった
好ましくない性質がある。したがって、純粋なアルミニ
ウムよりも利点のある多くのアルミニウム合金が開発さ
れてきた。例えば米国特許第４５６６１７７号は、電気
移動抵抗を改善するために開発された、３重量％までの
シリコン、銅、ニッケル、クロム、及びマンガンを含む
アルミニウム合金の導電層を開示している。米国特許第
３６３１３０４号は同様に電気移動抵抗を改善するため
に用いられた酸化アルミニウムとのアルミニウム合金を
開示している。
プレイ及びパッケージの応用分野で、バイア、線、及び
他のリセスを設けるための相互接続を作成する技術は、
多年にわたって開発されてきた。例えば超大規模集積回
路（ＶＬＳＩ）構造用の相互接続技術の開発において
は、単一基板上に位置する半導体領域またはデバイス中
の接点及び相互接続用の主たる金属源としてアルミニウ
ムが用いられてきた。アルミニウムはその低廉性、良好
なオーム接触及び高い導電性のため好ましい材料として
選択されてきた。しかしながら純粋なアルミニウムの薄
膜導体には、低融点のために加工が低温に制限され、ア
ニール中にシリコン中に拡散する可能性があり、そのた
めに接触や接合部の不良及び電気移動を生ずるといった
好ましくない性質がある。したがって、純粋なアルミニ
ウムよりも利点のある多くのアルミニウム合金が開発さ
れてきた。例えば米国特許第４５６６１７７号は、電気
移動抵抗を改善するために開発された、３重量％までの
シリコン、銅、ニッケル、クロム、及びマンガンを含む
アルミニウム合金の導電層を開示している。米国特許第
３６３１３０４号は同様に電気移動抵抗を改善するため
に用いられた酸化アルミニウムとのアルミニウム合金を
開示している。
【０００３】さらに最近開発されたＶＬＳＩ及びＵＬＳ
Ｉ技術では、極めて高い回路密度と、より早い動作速度
がそのようなデバイスに必要とされるため、配線要件に
対する要求がより厳しい。このため、導線がますます小
さくなり、その電流密度がより高くなる。この結果、よ
り高いコンダクタンスの配線が望まれ、アルミニウム合
金導線や高いコンダクタンスを有する異なる配線材料の
大きな断面のワイヤが必要となる。業界では、望ましい
高電導性を有する純粋な銅を使用した後者の材料の開発
を明らかに選択している。
Ｉ技術では、極めて高い回路密度と、より早い動作速度
がそのようなデバイスに必要とされるため、配線要件に
対する要求がより厳しい。このため、導線がますます小
さくなり、その電流密度がより高くなる。この結果、よ
り高いコンダクタンスの配線が望まれ、アルミニウム合
金導線や高いコンダクタンスを有する異なる配線材料の
大きな断面のワイヤが必要となる。業界では、望ましい
高電導性を有する純粋な銅を使用した後者の材料の開発
を明らかに選択している。
【０００４】バイアや線などＶＬＳＩ及びＵＬＳＩ相互
接続構造の形成においては、同一基板上に位置する半導
体領域またはデバイスを相互接続するために、線、バイ
ア、または他のリセス中に銅が付着される。銅はその電
気移動抵抗が低いために半導体デバイス接合部で問題が
生じることが知られている。電気移動現象は、金属固体
中のランダムな熱拡散への電場の重ね合わせがイオンの
電流方向への正味ドリフトを引き起こす時に起こる。銅
イオンのシリコン基板中への拡散はデバイスの故障を起
こすことがある。さらに純粋な銅は、酸化シリコンやポ
リイミドなど酸素を含有する誘電体と十分に接着しな
い。
接続構造の形成においては、同一基板上に位置する半導
体領域またはデバイスを相互接続するために、線、バイ
ア、または他のリセス中に銅が付着される。銅はその電
気移動抵抗が低いために半導体デバイス接合部で問題が
生じることが知られている。電気移動現象は、金属固体
中のランダムな熱拡散への電場の重ね合わせがイオンの
電流方向への正味ドリフトを引き起こす時に起こる。銅
イオンのシリコン基板中への拡散はデバイスの故障を起
こすことがある。さらに純粋な銅は、酸化シリコンやポ
リイミドなど酸素を含有する誘電体と十分に接着しな
い。
【０００５】本発明の譲受人に譲渡された米国特許第５
１３０２７４号は、２原子％未満の合金成分を含む銅合
金を使用して、まず銅合金を相互接続構造のリセス中に
付着し、次いで銅合金プラグを形成し、プラグの露出表
面上に合金成分の酸化物の薄層を形成する方法を開示し
ている。しかしながらこの技術は、臨界寸法が０．５μ
ｍ未満のため薄膜チップ相互接続に相当な負担がかかる
ＵＬＳＩ構造でのより厳しい要件を満たすものではな
い。標準的なアルミニウム（銅）合金及び酸化シリコン
誘電体をディープ・サブミクロン論理回路配線構造に用
いると、主として配線接続によって大きな回路遅延が生
じる。
１３０２７４号は、２原子％未満の合金成分を含む銅合
金を使用して、まず銅合金を相互接続構造のリセス中に
付着し、次いで銅合金プラグを形成し、プラグの露出表
面上に合金成分の酸化物の薄層を形成する方法を開示し
ている。しかしながらこの技術は、臨界寸法が０．５μ
ｍ未満のため薄膜チップ相互接続に相当な負担がかかる
ＵＬＳＩ構造でのより厳しい要件を満たすものではな
い。標準的なアルミニウム（銅）合金及び酸化シリコン
誘電体をディープ・サブミクロン論理回路配線構造に用
いると、主として配線接続によって大きな回路遅延が生
じる。
【０００６】他の研究者によってチップ速度を増大させ
るためにＵＬＳＩ配線においてＡＬ（Ｃｕ）の代わりに
銅を用いることが試みられた。しかしながら銅の相互接
続では、銅が腐食しやすいことや薄膜中に銅が迅速に拡
散することなど多くの問題が生ずる。純粋な銅は、Ａｌ
（Ｃｕ）の０．８〜０．９ｅＶに比べて０．５〜０．７
５ｅＶと電気移動活性化エネルギーがより小さいことは
周知である。すなわち、チップの動作条件における相互
接続電気移動障害を低減するために、銅を使用すること
の利点が大きく損なわれる。
るためにＵＬＳＩ配線においてＡＬ（Ｃｕ）の代わりに
銅を用いることが試みられた。しかしながら銅の相互接
続では、銅が腐食しやすいことや薄膜中に銅が迅速に拡
散することなど多くの問題が生ずる。純粋な銅は、Ａｌ
（Ｃｕ）の０．８〜０．９ｅＶに比べて０．５〜０．７
５ｅＶと電気移動活性化エネルギーがより小さいことは
周知である。すなわち、チップの動作条件における相互
接続電気移動障害を低減するために、銅を使用すること
の利点が大きく損なわれる。
【０００７】他の研究者は、電気移動抵抗を増大させる
のに銅合金を使用することを試みた。例えば、米国特許
第５０２３６９８号は、Ａｌ、Ｂｅ、Ｃｒ、Ｆｅ、Ｍ
ｇ、Ｎｉ、Ｓｉ、Ｓｎ及びＺｎの群から選ばれた少なく
とも１種の合金成分を含む銅合金を教示している。米国
特許５０７７００５号は、Ｉｎ、Ｃｄ、Ｓｂ、Ｂｉ、Ｔ
ｉ、Ａｇ、Ｓｎ、Ｐｂ、Ｚｒ及びＨｆから選ばれた少な
くとも１種の元素を０．０００３〜０．０１重量％含む
銅合金を教示している。この銅合金はＴＡＢプロセスで
用いられ、またプリント回路ボード部材として用いられ
る。米国特許第５００４５２０号は、薄膜キャリアの応
用例用の、Ｐ、Ａｌ、Ｃｄ、Ｆｅ、Ｍｇ、Ｎｉ、Ｓｎ、
Ａｇ、Ｈｆ、Ｚｎ、Ｂ、Ａｓ、Ｃｏ、Ｉｎ、Ｍｎ、Ｓ
ｉ、Ｔｅ、Ｃｒ及びＺｎから選ばれた少なくとも１種の
合金成分を０．０３〜０．５重量％含有する銅フォイル
を教示している。この合金は集積回路チップ取り付けに
おける接続リードとして使用される。さらに米国特許第
４７４９５４８号は、Ｃｒ、Ｚｒ、Ｌｉ、Ｐ、Ｍｇ、Ｓ
ｉ、Ａｌ、Ｚｎ、Ｍｎ、Ｎｉ、Ｓｎ、Ｔｉ、Ｂｅ、Ｆ
ｅ、Ｃｏ、Ｙ、Ｃｅ、Ｌａ、Ｎｂ、Ｗ、Ｖ、Ｔａ、Ｂ、
Ｈｆ、Ｍｏ及びＣから選ばれた少なくとも１種の合金成
分を含む銅合金を教示している。これらの合金成分は銅
合金の強度を増すために使用される。米国特許第１９６
０７４０号はさらに、銅の硬度及び耐食性を増加するた
めに１０〜５０％のインジウムを含有する銅−インジウ
ム合金を教示している。米国特許第５２４３２２２号及
び第５１３０２７４号は、改善された付着力及び拡散バ
リア形成のための銅合金を教示する。しかしながらこれ
らの先行技術はいずれもＶＬＳＩ及びＵＬＳＩ中の高い
電気移動抵抗、低い抵抗率及び高い耐食性を有するオン
チップまたはオフチップ配線相互接続に適した銅合金を
教示していない。さらに、これらの先行技術はいずれ
も、電気移動抵抗を改善するための微細構造レベルでの
構造的要件を認識しておらず、したがって、所望の特性
を得るために銅合金中に必要な微細構造を教示していな
い。
のに銅合金を使用することを試みた。例えば、米国特許
第５０２３６９８号は、Ａｌ、Ｂｅ、Ｃｒ、Ｆｅ、Ｍ
ｇ、Ｎｉ、Ｓｉ、Ｓｎ及びＺｎの群から選ばれた少なく
とも１種の合金成分を含む銅合金を教示している。米国
特許５０７７００５号は、Ｉｎ、Ｃｄ、Ｓｂ、Ｂｉ、Ｔ
ｉ、Ａｇ、Ｓｎ、Ｐｂ、Ｚｒ及びＨｆから選ばれた少な
くとも１種の元素を０．０００３〜０．０１重量％含む
銅合金を教示している。この銅合金はＴＡＢプロセスで
用いられ、またプリント回路ボード部材として用いられ
る。米国特許第５００４５２０号は、薄膜キャリアの応
用例用の、Ｐ、Ａｌ、Ｃｄ、Ｆｅ、Ｍｇ、Ｎｉ、Ｓｎ、
Ａｇ、Ｈｆ、Ｚｎ、Ｂ、Ａｓ、Ｃｏ、Ｉｎ、Ｍｎ、Ｓ
ｉ、Ｔｅ、Ｃｒ及びＺｎから選ばれた少なくとも１種の
合金成分を０．０３〜０．５重量％含有する銅フォイル
を教示している。この合金は集積回路チップ取り付けに
おける接続リードとして使用される。さらに米国特許第
４７４９５４８号は、Ｃｒ、Ｚｒ、Ｌｉ、Ｐ、Ｍｇ、Ｓ
ｉ、Ａｌ、Ｚｎ、Ｍｎ、Ｎｉ、Ｓｎ、Ｔｉ、Ｂｅ、Ｆ
ｅ、Ｃｏ、Ｙ、Ｃｅ、Ｌａ、Ｎｂ、Ｗ、Ｖ、Ｔａ、Ｂ、
Ｈｆ、Ｍｏ及びＣから選ばれた少なくとも１種の合金成
分を含む銅合金を教示している。これらの合金成分は銅
合金の強度を増すために使用される。米国特許第１９６
０７４０号はさらに、銅の硬度及び耐食性を増加するた
めに１０〜５０％のインジウムを含有する銅−インジウ
ム合金を教示している。米国特許第５２４３２２２号及
び第５１３０２７４号は、改善された付着力及び拡散バ
リア形成のための銅合金を教示する。しかしながらこれ
らの先行技術はいずれもＶＬＳＩ及びＵＬＳＩ中の高い
電気移動抵抗、低い抵抗率及び高い耐食性を有するオン
チップまたはオフチップ配線相互接続に適した銅合金を
教示していない。さらに、これらの先行技術はいずれ
も、電気移動抵抗を改善するための微細構造レベルでの
構造的要件を認識しておらず、したがって、所望の特性
を得るために銅合金中に必要な微細構造を教示していな
い。
【０００８】
【発明が解決しようとする課題】したがって本発明の一
目的は、チップ及びパッケージの相互接続に好適に使用
できる、少なくとも１種の合金成分を含む銅合金を提供
することである。
目的は、チップ及びパッケージの相互接続に好適に使用
できる、少なくとも１種の合金成分を含む銅合金を提供
することである。
【０００９】本発明の他の目的は、ＶＬＳＩ及びＵＬＳ
Ｉ応用例に特に適したチップ及びパッケージの相互接続
用の、少なくとも１種の合金成分を含む銅合金を提供す
ることである。
Ｉ応用例に特に適したチップ及びパッケージの相互接続
用の、少なくとも１種の合金成分を含む銅合金を提供す
ることである。
【００１０】本発明の他の目的は、チップ及びパッケー
ジの相互接続用の、少なくとも１種の合金成分を有す
る、改善された電気移動抵抗（electromigration resis
tance）、低い抵抗率及び高い耐食性を有する銅合金を
提供することである。
ジの相互接続用の、少なくとも１種の合金成分を有す
る、改善された電気移動抵抗（electromigration resis
tance）、低い抵抗率及び高い耐食性を有する銅合金を
提供することである。
【００１１】本発明の他の目的は、チップ及びパッケー
ジの相互接続用の、少なくとも１種の合金成分を０．０
１〜１０重量％含有する銅合金を提供することである。
ジの相互接続用の、少なくとも１種の合金成分を０．０
１〜１０重量％含有する銅合金を提供することである。
【００１２】本発明の他の目的は、チップ及びパッケー
ジの相互接続用の、少なくとも１種の合金成分を含み、
半導体業界で使用される各種金属付着技術によって容易
に加工し得る銅合金を提供することである。
ジの相互接続用の、少なくとも１種の合金成分を含み、
半導体業界で使用される各種金属付着技術によって容易
に加工し得る銅合金を提供することである。
【００１３】本発明の他の目的は、オンチップ及びオフ
チップ相互接続の応用例用の、少なくとも１種の合金成
分を含む銅合金を提供することである。
チップ相互接続の応用例用の、少なくとも１種の合金成
分を含む銅合金を提供することである。
【００１４】本発明の他の目的は、チップ及びパッケー
ジの相互接続用の、粒界において飽和した少なくとも１
種の合金成分を有する微細構造を形成する、少なくとも
１種の合金成分を含む銅合金を提供することである。
ジの相互接続用の、粒界において飽和した少なくとも１
種の合金成分を有する微細構造を形成する、少なくとも
１種の合金成分を含む銅合金を提供することである。
【００１５】本発明の他の目的は、チップ及びパッケー
ジの相互接続用の、インジウム、スズ及び炭素から選ば
れた少なくとも１種の合金成分を含み、粒界またはその
付近の領域での、前記少なくとも１種の合金成分の濃度
が、粒界に実質的に近くない領域での濃度の１２０％で
ある微細構造を有する銅合金を提供することである。
ジの相互接続用の、インジウム、スズ及び炭素から選ば
れた少なくとも１種の合金成分を含み、粒界またはその
付近の領域での、前記少なくとも１種の合金成分の濃度
が、粒界に実質的に近くない領域での濃度の１２０％で
ある微細構造を有する銅合金を提供することである。
【００１６】本発明の目的は、チップ及びパッケージの
相互接続用の、少なくとも１種の合金成分を含む合金か
ら形成された少なくとも１０5Ａｍｐ／ｃｍ2の電流密度
に耐え得る導体を提供することである。
相互接続用の、少なくとも１種の合金成分を含む合金か
ら形成された少なくとも１０5Ａｍｐ／ｃｍ2の電流密度
に耐え得る導体を提供することである。
【００１７】
【課題を解決するための手段】本発明によれば、チップ
及びパッケージの相互接続用の、インジウム、スズ及び
炭素からなる群から選ばれた少なくとも１種の合金成分
を有する銅合金が提供される。この銅合金は、非常に改
善された電気移動抵抗、低い抵抗率及び高い耐食性を有
する。
及びパッケージの相互接続用の、インジウム、スズ及び
炭素からなる群から選ばれた少なくとも１種の合金成分
を有する銅合金が提供される。この銅合金は、非常に改
善された電気移動抵抗、低い抵抗率及び高い耐食性を有
する。
【００１８】好ましい実施形態においては、炭素、イン
ジウム及びスズからなる群から選ばれた少なくとも１種
の合金成分を０．０１〜１０重量％含む銅合金が提供さ
れる。合金成分のより好ましい範囲は０．５〜２重量％
である。この合金成分は、チップの製造工程の一部であ
るアニール工程後に銅の粒界で濃縮する。粒界またはそ
の付近の領域での合金成分の濃度は粒界から離れた領域
での濃度の少なくとも１２０％であることが判った。銅
合金相互接続中での銅の移動速度は、銅表面、銅とそれ
を囲む層の界面（即ち、Ｃｕ／Ｔａ、Ｃｕ／Ｓｉ3Ｎ4）
及び粒界における銅／溶質（即ち、Ｃｕ／Ｓｎ、Ｃｕ／
Ｉｎ、Ｃｕ／Ｃ）の相互作用によって劇的に低下する。
この結果、電気移動抵抗が増大し、応力で誘起される空
隙や起伏の生成が妨げられ、銅相互接続中での酸化速度
が低下する。本発明の銅合金で作られたチップ及びパッ
ケージの相互接続は、その電気移動抵抗が高いため少な
くとも１０5Ａｍｐ／ｃｍ2の高い電気密度に耐えること
ができる。
ジウム及びスズからなる群から選ばれた少なくとも１種
の合金成分を０．０１〜１０重量％含む銅合金が提供さ
れる。合金成分のより好ましい範囲は０．５〜２重量％
である。この合金成分は、チップの製造工程の一部であ
るアニール工程後に銅の粒界で濃縮する。粒界またはそ
の付近の領域での合金成分の濃度は粒界から離れた領域
での濃度の少なくとも１２０％であることが判った。銅
合金相互接続中での銅の移動速度は、銅表面、銅とそれ
を囲む層の界面（即ち、Ｃｕ／Ｔａ、Ｃｕ／Ｓｉ3Ｎ4）
及び粒界における銅／溶質（即ち、Ｃｕ／Ｓｎ、Ｃｕ／
Ｉｎ、Ｃｕ／Ｃ）の相互作用によって劇的に低下する。
この結果、電気移動抵抗が増大し、応力で誘起される空
隙や起伏の生成が妨げられ、銅相互接続中での酸化速度
が低下する。本発明の銅合金で作られたチップ及びパッ
ケージの相互接続は、その電気移動抵抗が高いため少な
くとも１０5Ａｍｐ／ｃｍ2の高い電気密度に耐えること
ができる。
【００１９】本発明はまた、集積回路チップ及びパッケ
ージにおける電気接続を提供するための銅合金で作られ
た相互接続構造、及び多段半導体構造をその間にあるバ
イア及び線によって相互接続するための銅合金の導体を
も対象とする。
ージにおける電気接続を提供するための銅合金で作られ
た相互接続構造、及び多段半導体構造をその間にあるバ
イア及び線によって相互接続するための銅合金の導体を
も対象とする。
【００２０】本発明はさらに、まず炭素、スズ、及びイ
ンジウムから選ばれた少なくとも１種の合金成分を含む
銅合金の導体を形成し、次いで合金成分が粒界で飽和す
るように合金成分の熱誘導拡散を引き起こして粒界に向
かって移動させるのに十分な温度及び時間で導体を加熱
することによって、多段半導体構造をその間に位置する
バイア及び線によって相互接続するための導体を形成す
る方法をも対象とする。
ンジウムから選ばれた少なくとも１種の合金成分を含む
銅合金の導体を形成し、次いで合金成分が粒界で飽和す
るように合金成分の熱誘導拡散を引き起こして粒界に向
かって移動させるのに十分な温度及び時間で導体を加熱
することによって、多段半導体構造をその間に位置する
バイア及び線によって相互接続するための導体を形成す
る方法をも対象とする。
【００２１】本発明はさらに、まず銅の層と炭素、ス
ズ、またはインジウムの合金成分の層を相互に並置して
付着し、次いでそれらの層を少なくとも９０重量％の銅
を含む銅合金の固溶体が形成されるのに十分な温度で加
熱することによって、銅中での電気移動を低減する方法
をも対象とする。
ズ、またはインジウムの合金成分の層を相互に並置して
付着し、次いでそれらの層を少なくとも９０重量％の銅
を含む銅合金の固溶体が形成されるのに十分な温度で加
熱することによって、銅中での電気移動を低減する方法
をも対象とする。
【００２２】本発明の他の目的、特徴及び利点は明細書
及び添付の図面を参照すれば明らかになるであろう。
及び添付の図面を参照すれば明らかになるであろう。
【００２３】
【発明の実施の形態】本発明はチップ及びパッケージの
相互接続用の、インジウム、スズ及び炭素から選ばれた
少なくとも１種の合金成分を含む、改善された電気移動
抵抗、低い抵抗率及び改善された耐食性を有する銅合金
を提供する。本発明の銅合金はＶＬＳＩ及びＵＬＳＩ構
造などの先端半導体構造に特に有用である。
相互接続用の、インジウム、スズ及び炭素から選ばれた
少なくとも１種の合金成分を含む、改善された電気移動
抵抗、低い抵抗率及び改善された耐食性を有する銅合金
を提供する。本発明の銅合金はＶＬＳＩ及びＵＬＳＩ構
造などの先端半導体構造に特に有用である。
【００２４】本発明による銅合金の相互接続構造は、シ
リコン・デバイスのコンタクト・ホールに直接またはＴ
ｉ／ＷもしくはＣＶＤ Ｗ接触プラグを介して接続され
た良好な拡散バリア層を有する銅合金の導線から出発す
ることができる。まず本発明の銅合金でできた相互接続
の模式的断面図を示す図１を参照することから始める。
その構造は、図２ないし図５に示したダマシーン（Dama
scene）またはデュアル・ダマシーン工程によって銅の
配線構造を作る最初の方法の各種加工工程によって形成
される。使用する銅合金は、炭素、インジウム及びスズ
からなる群から選ばれた少なくとも１種の合金成分を
０．０１〜１０重量％の濃度で含むものである。好まし
い合金成分の濃度は約０．５〜２．０重量％である。
リコン・デバイスのコンタクト・ホールに直接またはＴ
ｉ／ＷもしくはＣＶＤ Ｗ接触プラグを介して接続され
た良好な拡散バリア層を有する銅合金の導線から出発す
ることができる。まず本発明の銅合金でできた相互接続
の模式的断面図を示す図１を参照することから始める。
その構造は、図２ないし図５に示したダマシーン（Dama
scene）またはデュアル・ダマシーン工程によって銅の
配線構造を作る最初の方法の各種加工工程によって形成
される。使用する銅合金は、炭素、インジウム及びスズ
からなる群から選ばれた少なくとも１種の合金成分を
０．０１〜１０重量％の濃度で含むものである。好まし
い合金成分の濃度は約０．５〜２．０重量％である。
【００２５】次に銅合金の相互接続構造に対する工程シ
ーケンスを示した図２ないし図５を参照する。まず図２
に示すように平板誘電体スタック１０の付着によって典
型的なダマシーン・レベルを作成する。次いで誘電体ス
タック１０をパターン化し、標準的なリソグラフィ及び
乾式エッチング技術を用いて所望の配線またはバイア・
パターンを作成する。次いで、図３に示すようにＴａ−
Ｃｕ合金メタラジの金属付着を行う。底部の窒化物層２
２は銅の拡散を防止するための拡散バリアとしてデバイ
ス２６の最上部に付着して用いる。最上部の窒化物層２
４は所望のパターンを画定するためのエッチング・マス
クとして付着し、次いでフッ素ベースのプラズマによっ
て、ポリマー層中に相互接続用のリセスをエッチングす
る。その溝またはバイアを埋めるために幾つかの金属付
着技術、例えばコリメート・スパッタリング法、イオン
・クラスタ・ビーム法、電子サイクロトロン共鳴法、化
学的気相付着法、無電解メッキ法及び電解メッキ法が成
功裏に用いられてきた。銅と合金成分を同時に付着する
共付着方法も本発明の銅合金を形成するために使用でき
ることに留意されたい。これらの方法には、例えば、コ
スパッタリング、共化学的気相付着及び共蒸着が含まれ
る。
ーケンスを示した図２ないし図５を参照する。まず図２
に示すように平板誘電体スタック１０の付着によって典
型的なダマシーン・レベルを作成する。次いで誘電体ス
タック１０をパターン化し、標準的なリソグラフィ及び
乾式エッチング技術を用いて所望の配線またはバイア・
パターンを作成する。次いで、図３に示すようにＴａ−
Ｃｕ合金メタラジの金属付着を行う。底部の窒化物層２
２は銅の拡散を防止するための拡散バリアとしてデバイ
ス２６の最上部に付着して用いる。最上部の窒化物層２
４は所望のパターンを画定するためのエッチング・マス
クとして付着し、次いでフッ素ベースのプラズマによっ
て、ポリマー層中に相互接続用のリセスをエッチングす
る。その溝またはバイアを埋めるために幾つかの金属付
着技術、例えばコリメート・スパッタリング法、イオン
・クラスタ・ビーム法、電子サイクロトロン共鳴法、化
学的気相付着法、無電解メッキ法及び電解メッキ法が成
功裏に用いられてきた。銅と合金成分を同時に付着する
共付着方法も本発明の銅合金を形成するために使用でき
ることに留意されたい。これらの方法には、例えば、コ
スパッタリング、共化学的気相付着及び共蒸着が含まれ
る。
【００２６】一般に付着工程が完了した後、化学機械式
研磨法を使用して、平面化した配線及び絶縁層中に埋め
込んだバイアを残してフィールド金属層を除去する。次
いでマスクを酸素でエッチングによって除去し、窒化物
レジストの薄層によって停止する。ポリマー層は、ダイ
アモンド様炭素薄層などの絶縁材料で置き換えることが
できる。図４及び図５はそれに続く、スパッタリングま
たはコリメート・スパッタリング工程によってＴａ層を
接着層として付着する工程を示す。図６に示す最後に付
着された窒化層３２は、完成したデバイスを環境から保
護するための不動態層として機能する。
研磨法を使用して、平面化した配線及び絶縁層中に埋め
込んだバイアを残してフィールド金属層を除去する。次
いでマスクを酸素でエッチングによって除去し、窒化物
レジストの薄層によって停止する。ポリマー層は、ダイ
アモンド様炭素薄層などの絶縁材料で置き換えることが
できる。図４及び図５はそれに続く、スパッタリングま
たはコリメート・スパッタリング工程によってＴａ層を
接着層として付着する工程を示す。図６に示す最後に付
着された窒化層３２は、完成したデバイスを環境から保
護するための不動態層として機能する。
【００２７】チップの製造工程中、種々の層に普通なら
蓄積する応力を軽減するために、徐々に組み上がる構造
を、工程中に何回もアニールまたは熱処理しなければな
らない。アニール温度は典型的には１５０〜４５０℃の
範囲であり、より好ましくは３００〜４００℃の範囲で
ある。そのような高温では、Ｃｕ合金中の溶質（即ち、
Ｓｎ、ＩｎまたはＣ）がＣｕの界面及び銅合金の粒界に
拡散し、濃縮する。例えば１〜２重量％のＳｎを含むＣ
ｕ（Ｓｎ）合金中では粒界がＳｎイオンで飽和されてい
ることが認められた。銅合金中のＳｎの量が５重量％に
増加すると、粒界において認められるＳｎの量は、単に
１〜２％のＳｎが存在する場合に認められる量と同程度
である。追加のＳｎは、粒界で枯渇したＳｎを補給する
ために結晶粒内部の貯めに保持される。Ｓｎの濃度が約
１０重量％までのとき、銅合金の抵抗性はある程度損な
われるが、電気移動抵抗は改善することが、Ｓｎの状態
図から期待される。溶質イオンがこのような濃度のと
き、Ｃｕイオンのそのような界面または粒界を越える拡
散または電気移動が有効にブロックされる。拡散のブロ
ックは大きな電流のときでも有効である。したがって、
銅合金の電気移動抵抗が実質的に改善される。次いでこ
の工程を繰り返すことによって、図１に示す後続のレベ
ルが製造される。
蓄積する応力を軽減するために、徐々に組み上がる構造
を、工程中に何回もアニールまたは熱処理しなければな
らない。アニール温度は典型的には１５０〜４５０℃の
範囲であり、より好ましくは３００〜４００℃の範囲で
ある。そのような高温では、Ｃｕ合金中の溶質（即ち、
Ｓｎ、ＩｎまたはＣ）がＣｕの界面及び銅合金の粒界に
拡散し、濃縮する。例えば１〜２重量％のＳｎを含むＣ
ｕ（Ｓｎ）合金中では粒界がＳｎイオンで飽和されてい
ることが認められた。銅合金中のＳｎの量が５重量％に
増加すると、粒界において認められるＳｎの量は、単に
１〜２％のＳｎが存在する場合に認められる量と同程度
である。追加のＳｎは、粒界で枯渇したＳｎを補給する
ために結晶粒内部の貯めに保持される。Ｓｎの濃度が約
１０重量％までのとき、銅合金の抵抗性はある程度損な
われるが、電気移動抵抗は改善することが、Ｓｎの状態
図から期待される。溶質イオンがこのような濃度のと
き、Ｃｕイオンのそのような界面または粒界を越える拡
散または電気移動が有効にブロックされる。拡散のブロ
ックは大きな電流のときでも有効である。したがって、
銅合金の電気移動抵抗が実質的に改善される。次いでこ
の工程を繰り返すことによって、図１に示す後続のレベ
ルが製造される。
【００２８】ダマシーン工程においては、すべての配線
レベルが各レベルにおいて平面状であり、このためウエ
ハ収率は非平面構造の収率と比べて増大する。この工程
には適切な誘電率の様々な誘電材料を使用することがで
き、これには酸化ケイ素、ポリマー、ダイアモンド様炭
素、流動性酸化ケイ素、スピンオン・ガラス等が含まれ
る。
レベルが各レベルにおいて平面状であり、このためウエ
ハ収率は非平面構造の収率と比べて増大する。この工程
には適切な誘電率の様々な誘電材料を使用することがで
き、これには酸化ケイ素、ポリマー、ダイアモンド様炭
素、流動性酸化ケイ素、スピンオン・ガラス等が含まれ
る。
【００２９】本発明の銅合金を利用する他の技術は乾式
エッチング及びリフトオフ法である。乾式エッチング技
術のうちでは、反応性イオン・エッチング（ＲＩＥ）及
びイオン・ミリングが銅線のパターン化で満足に働くこ
とが示された。金属ケイ化物中にデバイスを作成し、Ｔ
ｉ／ＴｉＮ／ＣＶＤＷ接触スタッドを形成した後、Ｔａ
／Ｃｕ合金／Ｔａの３層を次々に付着した。
エッチング及びリフトオフ法である。乾式エッチング技
術のうちでは、反応性イオン・エッチング（ＲＩＥ）及
びイオン・ミリングが銅線のパターン化で満足に働くこ
とが示された。金属ケイ化物中にデバイスを作成し、Ｔ
ｉ／ＴｉＮ／ＣＶＤＷ接触スタッドを形成した後、Ｔａ
／Ｃｕ合金／Ｔａの３層を次々に付着した。
【００３０】図７ないし図１０は本発明の銅合金を利用
した乾式エッチング及びリフトオフの加工シーケンスを
示す。図７に示すように、まず接着／拡散層及びエッチ
・ストップとしてＴａの薄い底部層４２を付着する。次
いで最上部Ｔａ層４４を耐久力のあるマスク及び銅合金
に対する不動態層として使用する。イオン・ビーム・エ
ッチング技術またはＣｌ2ベースのプラズマによって銅
合金線をパターン化する。リフトオフ法を使用する場合
には、レジスト中に金属線の陰画像をパターン化し、次
いで金属をレジストの開口部に蒸着する。レジスト上の
金属は、レジストをレジスト溶剤に浸けるとリフトオフ
され、所望の金属線が基板上に残る。銅線の画定後、銅
合金とレベル間絶縁材料の可能な反応及び混合を防ぐた
めに、Ｓｉ3Ｎ4などのバリア材料の薄い誘電性側壁スペ
ーサ４６を付着する。これを図８に示す。この一連の加
工工程によって完全にカプセル化された銅合金線が得ら
れる。図９は既存のアルミニウム相互接続加工シーケン
スで使用されるのと同様の方法で達成できる誘電材料の
付着とそれに続く層間平面化を示す。
した乾式エッチング及びリフトオフの加工シーケンスを
示す。図７に示すように、まず接着／拡散層及びエッチ
・ストップとしてＴａの薄い底部層４２を付着する。次
いで最上部Ｔａ層４４を耐久力のあるマスク及び銅合金
に対する不動態層として使用する。イオン・ビーム・エ
ッチング技術またはＣｌ2ベースのプラズマによって銅
合金線をパターン化する。リフトオフ法を使用する場合
には、レジスト中に金属線の陰画像をパターン化し、次
いで金属をレジストの開口部に蒸着する。レジスト上の
金属は、レジストをレジスト溶剤に浸けるとリフトオフ
され、所望の金属線が基板上に残る。銅線の画定後、銅
合金とレベル間絶縁材料の可能な反応及び混合を防ぐた
めに、Ｓｉ3Ｎ4などのバリア材料の薄い誘電性側壁スペ
ーサ４６を付着する。これを図８に示す。この一連の加
工工程によって完全にカプセル化された銅合金線が得ら
れる。図９は既存のアルミニウム相互接続加工シーケン
スで使用されるのと同様の方法で達成できる誘電材料の
付着とそれに続く層間平面化を示す。
【００３１】銅合金相互接続に乾式エッチングまたはリ
フトオフ法を使用する１つの利点は、加工工程が僅かの
修正を加えるだけで標準的なＶＬＳＩ加工シーケンスと
互換性のあるものになることである。この加工方法の他
の利点は、ブランケット・フィルムだけが有ればよいた
め、銅合金メタライゼーションを多数の技術によって適
当に付着できることである。図９は本技術によって作成
した多段の相互接続構造を示す。合計５層の銅合金相互
接続が示されている。本発明の技術は少なくとも７層の
構造を作るのに使用できることが企図されている。
フトオフ法を使用する１つの利点は、加工工程が僅かの
修正を加えるだけで標準的なＶＬＳＩ加工シーケンスと
互換性のあるものになることである。この加工方法の他
の利点は、ブランケット・フィルムだけが有ればよいた
め、銅合金メタライゼーションを多数の技術によって適
当に付着できることである。図９は本技術によって作成
した多段の相互接続構造を示す。合計５層の銅合金相互
接続が示されている。本発明の技術は少なくとも７層の
構造を作るのに使用できることが企図されている。
【００３２】図１０は本発明に従って作成した銅合金相
互接続の他の実施形態を概略的に示す。この実施形態で
は、銅合金が他のＡｌ（Ｃｕ）またはＷ金属相互接続と
混合し得ることが判る。銅はしばしば腐食の問題を起こ
すので、アルミニウム・ワイアへのワイア・ボンディン
グにはＡｌを使用するのが有利であろう。また、シリコ
ン・デバイスから離れた相互接続レベルでは銅合金を使
用するのが望ましいであろう。銅イオンのシリコンまた
はケイ化物層への移行が汚染及びそれに引き続くデバイ
スの中毒を引き起こし得ることは周知である。図１０は
銅合金ではなく、ＷまたはＡｌ（Ｃｕ）で作られたＭ1
金属層５２を示す。したがって、銅合金相互接続はチッ
プ接続のどのレベルでも他の導体と混合して使用でき
る。例えば、多段銅合金相互接続は、デバイスを接続す
る、または異なるレベルに耐火金属の下層線を有するＡ
ｌ合金に接続できる、Ｗの局所相互接続と組み合わせて
使用できる。
互接続の他の実施形態を概略的に示す。この実施形態で
は、銅合金が他のＡｌ（Ｃｕ）またはＷ金属相互接続と
混合し得ることが判る。銅はしばしば腐食の問題を起こ
すので、アルミニウム・ワイアへのワイア・ボンディン
グにはＡｌを使用するのが有利であろう。また、シリコ
ン・デバイスから離れた相互接続レベルでは銅合金を使
用するのが望ましいであろう。銅イオンのシリコンまた
はケイ化物層への移行が汚染及びそれに引き続くデバイ
スの中毒を引き起こし得ることは周知である。図１０は
銅合金ではなく、ＷまたはＡｌ（Ｃｕ）で作られたＭ1
金属層５２を示す。したがって、銅合金相互接続はチッ
プ接続のどのレベルでも他の導体と混合して使用でき
る。例えば、多段銅合金相互接続は、デバイスを接続す
る、または異なるレベルに耐火金属の下層線を有するＡ
ｌ合金に接続できる、Ｗの局所相互接続と組み合わせて
使用できる。
【００３３】多段相互接続に銅メタラジを使用すると、
他の加工上の問題が生じる。例えば、銅は通常、ポリイ
ミドやＳｉＯ2に対する接着力が不十分である。したが
って、接着性を改善するために、良好な金属接着／拡散
バリア層、即ちＴａ層が必要となる。５００℃で４時間
（Ｎ2雰囲気中）の熱ストレス・サイクルを使用するこ
とにより、Ｔａが好適な誘導拡散バリアであり、（ＰＥ
ＣＶＤで付着した）Ｓｉ3Ｎ4が有効な絶縁バリアとなる
ことが判った。Ｉｎ、Ｓｎ、Ｃの溶質原子の銅表面での
分離が接着力をさらに高める。
他の加工上の問題が生じる。例えば、銅は通常、ポリイ
ミドやＳｉＯ2に対する接着力が不十分である。したが
って、接着性を改善するために、良好な金属接着／拡散
バリア層、即ちＴａ層が必要となる。５００℃で４時間
（Ｎ2雰囲気中）の熱ストレス・サイクルを使用するこ
とにより、Ｔａが好適な誘導拡散バリアであり、（ＰＥ
ＣＶＤで付着した）Ｓｉ3Ｎ4が有効な絶縁バリアとなる
ことが判った。Ｉｎ、Ｓｎ、Ｃの溶質原子の銅表面での
分離が接着力をさらに高める。
【００３４】上述の実施形態にはバイアや線などの相互
接続のオンチップ配線だけが示されているが、本発明の
銅合金はＴＡＢ（テープ自動ボンディング）、ＢＧＡ
（ボール・グリッド・アレイ）、ＰＧＡ（ピン・グリッ
ド・アレイ）パッケージ中の配線リードなどのオフチッ
プ応用例に使用できる。本発明の銅合金を用いることに
よって配線リードの電気移動抵抗が大幅に改善される。
接続のオンチップ配線だけが示されているが、本発明の
銅合金はＴＡＢ（テープ自動ボンディング）、ＢＧＡ
（ボール・グリッド・アレイ）、ＰＧＡ（ピン・グリッ
ド・アレイ）パッケージ中の配線リードなどのオフチッ
プ応用例に使用できる。本発明の銅合金を用いることに
よって配線リードの電気移動抵抗が大幅に改善される。
【００３５】金属薄膜中では特にアニール中に、原子の
移動が定常的に生じ、そのため原子の拡散の乱歩過程に
より固溶体が均一化される。チップの製造及び動作条件
下において、熱誘導機械応力、印加電圧、電流、熱勾配
等の外力が加わることによって原子の非乱歩（または有
向性）運動が導入される。有向性の原子運動はある場所
から他の場所への質量移動が生じ、そのために信頼性の
問題を生ずる。電気移動及び応力誘導空隙の外力下の原
子フラックスは、原子密度及びエルンスト−アインシュ
タインの次の関係式を用いて求められる。 Ｊi＝ｎ（Ｄeff／ｋＴ）Ｆi ここで、ｎは金属線に沿って有効拡散係数（Ｄeff）で
拡散しうる原子の密度、Ｔは絶対温度、Ｋはボルツマン
常数である。力Ｆiは電気移動についてはＺ*ｅＥで与え
られ、応力誘導移動についてはΔ（δΩ）で与えられ
る。Ｚ*は有効荷電数、Ｅは電場（電気ポテンシャルの
勾配）、δは応力、Ωは原子容である。
移動が定常的に生じ、そのため原子の拡散の乱歩過程に
より固溶体が均一化される。チップの製造及び動作条件
下において、熱誘導機械応力、印加電圧、電流、熱勾配
等の外力が加わることによって原子の非乱歩（または有
向性）運動が導入される。有向性の原子運動はある場所
から他の場所への質量移動が生じ、そのために信頼性の
問題を生ずる。電気移動及び応力誘導空隙の外力下の原
子フラックスは、原子密度及びエルンスト−アインシュ
タインの次の関係式を用いて求められる。 Ｊi＝ｎ（Ｄeff／ｋＴ）Ｆi ここで、ｎは金属線に沿って有効拡散係数（Ｄeff）で
拡散しうる原子の密度、Ｔは絶対温度、Ｋはボルツマン
常数である。力Ｆiは電気移動についてはＺ*ｅＥで与え
られ、応力誘導移動についてはΔ（δΩ）で与えられ
る。Ｚ*は有効荷電数、Ｅは電場（電気ポテンシャルの
勾配）、δは応力、Ωは原子容である。
【００３６】金属線中での損傷の形成及び腐食速度は原
子フラックスによって制御される。式中の力の項は、チ
ップの製造及び動作条件によって決まり、従って原子フ
ラックスの量は原子の拡散に直接関係する。約０．０１
〜１０重量％の濃度のＳｎ、Ｉｎ及びＣなどの溶質原子
は、銅の界面、表面及び粒界における銅の拡散係数を大
幅に低減し、これによって応力誘導移動、電気移動損傷
及び腐食が低減する。
子フラックスによって制御される。式中の力の項は、チ
ップの製造及び動作条件によって決まり、従って原子フ
ラックスの量は原子の拡散に直接関係する。約０．０１
〜１０重量％の濃度のＳｎ、Ｉｎ及びＣなどの溶質原子
は、銅の界面、表面及び粒界における銅の拡散係数を大
幅に低減し、これによって応力誘導移動、電気移動損傷
及び腐食が低減する。
【００３７】本発明の銅合金はＩＣチップの寿命を延長
する。銅線はＶＬＳＩの加工工程において、名目上２０
０〜４００℃に加熱される。この熱処理により、溶質の
濃度はＣｕ結晶粒の内部よりもＣｕ結晶粒界及び表面の
方が高くなる。
する。銅線はＶＬＳＩの加工工程において、名目上２０
０〜４００℃に加熱される。この熱処理により、溶質の
濃度はＣｕ結晶粒の内部よりもＣｕ結晶粒界及び表面の
方が高くなる。
【００３８】図１１は異なる銅合金について電気移動応
力時間の関数として示した線抵抗の増加を示す。試験サ
ンプルはＣｕ、Ｃｕ（０．５重量％Ｓｎ）、Ｃｕ（１重
量％Ｓｎ）及びＣｕ（１重量％Ｉｎ）である。図１１か
ら判るようにサンプル中で１％のＩｎを含む銅合金が最
も良い電気移動抵抗を示した。表１にサンプルの抵抗率
を示す。 表１ 組成 ρ（μΩ−ｃｍ） Ｃｕ １．９ Ｃｕ（０．５重量％Ｉｎ） ２．６ Ｃｕ（１重量％Ｉｎ） ２．９ Ｃｕ（２重量％Ｉｎ） ３．２ Ｃｕ（０．５重量％Ｓｎ） ２．６ Ｃｕ（１重量％Ｓｎ） ３．１ Ｃｕ（２重量％Ｓｎ） ４．４ Ｃｕ（０．２重量％Ｃ） １．９
力時間の関数として示した線抵抗の増加を示す。試験サ
ンプルはＣｕ、Ｃｕ（０．５重量％Ｓｎ）、Ｃｕ（１重
量％Ｓｎ）及びＣｕ（１重量％Ｉｎ）である。図１１か
ら判るようにサンプル中で１％のＩｎを含む銅合金が最
も良い電気移動抵抗を示した。表１にサンプルの抵抗率
を示す。 表１ 組成 ρ（μΩ−ｃｍ） Ｃｕ １．９ Ｃｕ（０．５重量％Ｉｎ） ２．６ Ｃｕ（１重量％Ｉｎ） ２．９ Ｃｕ（２重量％Ｉｎ） ３．２ Ｃｕ（０．５重量％Ｓｎ） ２．６ Ｃｕ（１重量％Ｓｎ） ３．１ Ｃｕ（２重量％Ｓｎ） ４．４ Ｃｕ（０．２重量％Ｃ） １．９
【００３９】本発明の銅合金に対して使用されるＣの適
切な範囲は約０．０１〜１０重量％であり、好ましくは
約０．０１〜２重量％である。使用されるＳｎの適切な
範囲は約０．０１〜１０重量％であり、好ましくは約
０．５５〜１０重量％である。使用されるＩｎの適切な
範囲は約０．０１〜１０重量％であり、好ましくは約
０．０１〜２重量％である。
切な範囲は約０．０１〜１０重量％であり、好ましくは
約０．０１〜２重量％である。使用されるＳｎの適切な
範囲は約０．０１〜１０重量％であり、好ましくは約
０．５５〜１０重量％である。使用されるＩｎの適切な
範囲は約０．０１〜１０重量％であり、好ましくは約
０．０１〜２重量％である。
【００４０】この結果は、銅のドリフト速度（Ｄeff／
ｋＴ）Ｚ*ｅＥに対する抵抗変化の相対速度がＣ、Ｓｎ
またはＩｎを銅中に加えることによって大幅に低減する
ことを示している。この結果はまた銅合金相互接続中へ
の銅の拡散性が銅−溶質相互作用によって大幅に低減す
ることを示している。表１には低濃度の合金成分を有す
る合金だけが示されているが、高濃度の合金成分を含む
他の銅合金も作成し、試験したことに留意されたい。合
金成分を１０重量％まで含む銅合金を試験し、優れた電
気移動抵抗を示すことが判明した。しかしながら合金成
分が高濃度のときは電気移動抵抗は抵抗率を犠牲にして
得られる。銅合金相互接続におけるあらゆる特性の良好
な妥協が得られるのは、１０重量％未満という合金成分
の最適濃度レベルのときである。
ｋＴ）Ｚ*ｅＥに対する抵抗変化の相対速度がＣ、Ｓｎ
またはＩｎを銅中に加えることによって大幅に低減する
ことを示している。この結果はまた銅合金相互接続中へ
の銅の拡散性が銅−溶質相互作用によって大幅に低減す
ることを示している。表１には低濃度の合金成分を有す
る合金だけが示されているが、高濃度の合金成分を含む
他の銅合金も作成し、試験したことに留意されたい。合
金成分を１０重量％まで含む銅合金を試験し、優れた電
気移動抵抗を示すことが判明した。しかしながら合金成
分が高濃度のときは電気移動抵抗は抵抗率を犠牲にして
得られる。銅合金相互接続におけるあらゆる特性の良好
な妥協が得られるのは、１０重量％未満という合金成分
の最適濃度レベルのときである。
【００４１】本発明を例示的に記述したが、使用した用
語は限定的ではなく記述的用語の性格のものであること
を理解されたい。
語は限定的ではなく記述的用語の性格のものであること
を理解されたい。
【００４２】さらに本発明を１つの好ましい実施形態及
びその幾つかの代替実施形態に関して記述したが、当業
者ならこれらの教示を本発明の他の可能な変形例に応用
するであろうことを理解されたい。例えば、改善された
電気移動抵抗、低い抵抗率及び良好な耐食性という同じ
所望の特性を得るために、銅合金組成中に複数の合金成
分を使用することができる。本発明の銅合金は、銅及び
合金成分の層を一緒に付着し、適当な温度でアニールし
て９０重量％までの銅を含む層の界面で銅合金の固溶体
を形成させることによっても形成できる。
びその幾つかの代替実施形態に関して記述したが、当業
者ならこれらの教示を本発明の他の可能な変形例に応用
するであろうことを理解されたい。例えば、改善された
電気移動抵抗、低い抵抗率及び良好な耐食性という同じ
所望の特性を得るために、銅合金組成中に複数の合金成
分を使用することができる。本発明の銅合金は、銅及び
合金成分の層を一緒に付着し、適当な温度でアニールし
て９０重量％までの銅を含む層の界面で銅合金の固溶体
を形成させることによっても形成できる。
【００４３】排他的所有権または特権を請求する本発明
の実施形態は次のように定義される。
の実施形態は次のように定義される。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）銅と、炭素、スズ及びインジウムか
らなる群から選ばれた少なくとも１種の合金成分約０．
０１〜１０重量％とを含む電気的接続を提供するための
相互接続構造。 （２）前記構造がさらに粒界によって分離された多数の
結晶粒を含み、前記各結晶粒の、前記粒界またはその近
傍における少なくとも１種の前記合金成分の濃度が、結
晶粒内部の粒界から実質的に離れた位置にある場所にお
ける濃度の少なくとも１２０％であることを特徴とす
る、上記（１）に記載の相互接続構造。 （３）前記構造がオンチップまたはオフチップで使用さ
れることを特徴とする、上記（１）に記載の相互接続構
造。 （４）前記構造がＴＡＢ（テープ自動ボンディング）、
ＢＧＡ（ボール・グリッド・アレイ）またはＰＧＡ（ピ
ン・グリッド・アレイ）用の１個のバイア、１本の線、
１個のスタッド、及び１本の配線リードからなる群から
選ばれた１つの部材であることを特徴とする、上記
（１）に記載の相互接続構造。 （５）前記少なくとも１種の合金成分が約０．０１〜１
０重量％または約０．０１〜２重量％の濃度の炭素であ
ることを特徴とする、上記（１）に記載の相互接続構
造。 （６）前記少なくとも１種の合金成分が、約０．５５〜
１０重量％、好ましくは約０．５５〜２．５５重量％の
スズであることを特徴とする、上記（１）に記載の相互
接続構造。 （７）前記少なくとも１種の合金成分が、０．０１〜１
０重量％、好ましくは０．０１〜２重量％のインジウム
であることを特徴とする、上記（１）に記載の相互接続
構造。 （８）前記構造が、結晶粒の間に前記少なくとも１種の
合金成分で飽和された粒界を有する銅合金で形成される
ことを特徴とする、上記（１）に記載の相互接続構造。 （９）前記構造が、改善された電気移動抵抗、低い抵抗
率、及び良好な耐食性を有することを特徴とする、上記
（１）に記載の相互接続構造。 （１０）前記構造がさらに、１つの耐火金属またはその
窒化物で作られた接着／拡散バリア層のライナを含むこ
とを特徴とする、上記（１）に記載の相互接続構造。 （１１）前記構造がさらに、酸化ケイ素、窒化ケイ素、
スピンオン・ガラス、流動性酸化物、ダイアモンド様炭
素、及びポリマーからなる群から選ばれた誘電体の絶縁
層を含むことを特徴とする、上記（１）に記載の相互接
続構造。 （１２）前記銅合金が、コリメート・スパッタリング、
蒸着、イオン・クラスタ・ビーム付着、電子サイクロト
ロン共鳴付着、イオン化スパッタ付着、化学的気相付
着、無電解メッキ、電解メッキ、共蒸着、共化学的気相
付着、及びコスパッタリングからなる群から選ばれた１
つの工程によって付着されることを特徴とする、上記
（１）に記載の相互接続構造。 （１３）前記構造が３〜７個のレベルを有する多段構造
であることを特徴とする、上記（１）に記載の相互接続
構造。 （１４）前記構造が既に付着された金属ケイ化物層の上
に形成されることを特徴とする、上記（１）に記載の相
互接続構造。 （１５）前記構造が半導体デバイス上に形成されること
を特徴とする、上記（１）に記載の相互接続構造。 （１６）前記構造が、コンタクト・ホールを介しＴｉ／
ＴｉＮ／ＣＶＤ Ｗスタッドによって金属ケイ化物と接
続されることを特徴とする、上記（１）に記載の相互接
続構造。 （１７）前記構造が、ＷまたはＡｌ（Ｃｕ）等、他の金
属と接続されることを特徴とする、上記（１）に記載の
相互接続構造。 （１８）銅と、約０．０１〜１０重量％の炭素、スズ、
及びインジウムからなる群から選ばれた少なくとも１種
の合金成分とを含み、少なくとも１０5Ａｍｐ／ｃｍ2の
電流に耐えることができる導体。 （１９）前記導体がさらに、粒界によって分離された多
数の結晶粒を含み、前記各結晶粒の、前記少なくとも１
種の合金成分の濃度が、前記粒界から実質的に離れた位
置にある前記結晶粒内部の場所における濃度の少なくと
も１２０％の濃度であることを特徴とする、上記（１
８）に記載の導体。 （２０）前記導体が、結晶粒の間に前記少なくとも１種
の合金成分で飽和された粒界を有する銅合金で形成され
ることを特徴とする、上記（１８）に記載の導体。 （２１）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％または約０．０１〜２重量％の濃度の炭素
であることを特徴とする、上記（１８）に記載の導体。 （２２）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（１８）に記載の
導体。 （２３）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは０．０１〜２重量％のインジウ
ムであることを特徴とする、上記（１８）に記載の導
体。 （２４）１つの耐火金属またはその窒化物で作られた接
着／拡散バリア層のライナをさらに含むことを特徴とす
る、上記（１８）に記載の導体。 （２５）前記構造がさらに、酸化ケイ素、窒化ケイ素、
スピンオン・ガラス、流動性酸化物、ダイアモンド様炭
素、及びポリマーからなる群から選ばれた誘電体の絶縁
層を含むことを特徴とする、上記（１８）に記載の導
体。 （２６）前記銅合金が、コリメート・スパッタリング、
蒸着、イオン・クラスタ・ビーム付着、電子サイクロト
ロン共鳴付着、イオン化スパッタ付着、化学的気相付
着、無電解メッキ、電解メッキ、共蒸着、共化学的気相
付着、及びコスパッタリングからなる群から選ばれた１
つの方法によって付着されることを特徴とする、上記
（１８）に記載の導体。 （２７）前記導体が既に付着された金属ケイ化物層の上
に形成されることを特徴とする、上記（１８）に記載の
導体。 （２８）前記導体が半導体デバイス上に形成されること
を特徴とする、上記（１８）に記載の導体。 （２９）前記導体が、ＷまたはＡｌ（Ｃｕ）等、他の金
属と接続されることを特徴とする、上記（１８）に記載
の導体。 （３０）本体と前記本体中に分配された多数の結晶粒と
を含み、前記本体が、銅と、約０．０１〜１０重量％の
炭素、スズ、及びインジウムからなる群から選ばれた少
なくとも１種の合金成分から形成され、前記多数の結晶
粒が前記本体中に分配され、前記各結晶粒の、その粒界
またはその近傍における前記少なくとも１種の合金成分
の濃度が、前記粒界から実質的に離れた位置にある場所
における濃度の少なくとも１２０％であることを特徴と
する、電気的接続を提供するための相互接続構造。 （３１）前記構造がＴＡＢ（テープ自動ボンディン
グ）、ＢＧＡ（ボール・グリッド・アレイ）またはＰＧ
Ａ（ピン・グリッド・アレイ）用の１個のバイア、１本
の線、１個のスタッド、及び１本の配線リードからなる
群から選ばれた１つの部材であることを特徴とする、上
記（３０）に記載の相互接続構造。 （３２）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％、好ましくは約０．０１〜２重量％の炭素
であることを特徴とする、上記（３０）に記載の相互接
続構造。 （３３）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（３０）に記載の
相互接続構造。 （３４）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは０．０１〜２重量％のインジウ
ムであることを特徴とする、上記（３０）に記載の相互
接続構造。 （３５）前記構造が、結晶粒の間に前記少なくとも１種
の合金成分で飽和された粒界を有する銅合金で形成され
ることを特徴とする、上記（３０）に記載の相互接続構
造。 （３６）前記構造がさらに、１つの耐火金属またはその
窒化物で作られた接着／拡散バリア層のライナを含むこ
とを特徴とする、上記（３０）に記載の相互接続構造。 （３７）前記構造がさらに、酸化ケイ素、窒化ケイ素、
スピンオン・ガラス、流動性酸化物、ダイアモンド様炭
素、及びポリマーからなる群から選ばれた誘電体の絶縁
層を含むことを特徴とする、上記（３０）に記載の相互
接続構造。 （３８）前記構造が３〜７個のレベルを有する多段構造
であることを特徴とする、上記（３０）に記載の相互接
続構造。 （３９）前記構造が既に付着された金属ケイ化物層の上
に形成されることを特徴とする、上記（３０）に記載の
相互接続構造。 （４０）前記構造が半導体デバイス上に形成されること
を特徴とする、上記（３０）に記載の相互接続構造。 （４１）前記構造が、ＷまたはＡｌ（Ｃｕ）等、他の金
属と接続されることを特徴とする、上記（３０）に記載
の相互接続構造。 （４２）銅と、炭素、スズ及びインジウムからなる群か
ら選ばれた少なくとも１種の合金成分とにより、前記少
なくとも１種の合金成分が総重量の約０．０１〜１０重
量％を占め、かつ銅合金の結晶粒内及び粒界内に実質的
に均一に分散するように導体を形成する工程と、前記導
体を、前記少なくとも１種の合金成分が前記粒界または
その近傍で飽和するように、熱誘導拡散過程を引き起こ
して前記少なくとも１種の合金成分を前記粒界に向かっ
て移動させるのに十分な温度及び時間で加熱する工程と
を含む、導体の製造方法。 （４３）前記導体が加熱後、前記少なくとも１種の合金
成分の、その粒界における濃度が前記粒界と実質的に隣
接しない領域での濃度の少なくとも１２０％である銅合
金で形成されることを特徴とする、上記（４２）に記載
の方法。 （４４）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％のより好ましい濃度の炭素であることを特
徴とする、上記（４２）に記載の方法。 （４５）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（４２）に記載の
方法。 （４６）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは０．０１〜２重量％のインジウ
ムであることを特徴とする、上記（４２）に記載の方
法。 （４７）前記導体がさらに、１つの耐火金属またはその
窒化物で作られた接着／拡散バリア層のライナを含むこ
とを特徴とする、上記（４２）に記載の方法。 （４８）前記銅合金が、コリメート・スパッタリング、
蒸着、イオン・クラスタ・ビーム付着、電子サイクロト
ロン共鳴付着、イオン化スパッタ付着、化学的気相付
着、無電解メッキ、電解メッキ、共蒸着、共化学的気相
付着、及びコスパッタリングからなる群から選ばれた１
つの工程によって付着されることを特徴とする、上記
（４２）に記載の方法。 （４９）前記導体が既に付着された金属ケイ化物層上に
形成されることを特徴とする、上記（４２）に記載の方
法。 （５０）前記構造が半導体デバイス上に形成されること
を特徴とする、上記（４２）に記載の方法。 （５１）炭素、スズ及びインジウムからなる群から選ば
れた少なくとも１種の合金成分を含み、前記少なくとも
１種の合金成分の濃度が全体重量の約０．０１〜１０重
量％であり、かつ、銅合金の結晶粒内及び粒界内に実質
的に均一に分配されている、銅合金で導体を形成する工
程と、前記導体を、前記少なくとも１種の合金成分の前
記粒界またはその近傍での濃度が前記粒界と実質的に隣
接しない領域での濃度の少なくとも１２０％となるよう
に、前記合金成分の拡散過程を引き起こして前記少なく
とも１種の合金成分を前記粒界に向かって移動させるた
めに、１５０℃以上の温度で加熱する工程とを含む、電
気的接続を提供する導体を形成する方法。 （５２）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％、好ましくは約０．０１〜２重量％の炭素
であることを特徴とする、上記（５１）に記載の方法。 （５３）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（５１）に記載の
方法。 （５４）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは約０．０１〜２重量％のインジ
ウムであることを特徴とする、上記（５１）に記載の方
法。 （５５）前記銅合金がコリメート・スパッタリング、蒸
着、イオン・クラスタ・ビーム付着、電子サイクロトロ
ン共鳴付着、イオン化スパッタ付着、化学的気相付着、
化学メッキ、電解メッキ、共蒸着、共化学的気相付着、
及びコスパッタリングからなる群から選ばれた１つの工
程によって付着されることを特徴とする、上記（５１）
に記載の方法。 （５６）銅の第１層を付着する工程と、前記第１層の少
なくとも一部分の上に炭素、スズ及びインジウムからな
る群から選ばれた物質の第２層を付着する工程と、少な
くとも９０重量％の銅を含む前記２層の固溶体を形成す
るのに十分な温度で前記２層をアニールする工程とを含
む、銅の電気移動抵抗を低減する方法。 （５７）前記アニール温度が少なくとも１５０℃である
ことを特徴とする、上記（４９）に記載の方法。 （５８）前記構造が表示装置上に形成されることを特徴
とする、上記（１）に記載の相互接続構造。 （５９）前記導体が表示装置上に形成されることを特徴
とする、上記（１８）に記載の導体。
らなる群から選ばれた少なくとも１種の合金成分約０．
０１〜１０重量％とを含む電気的接続を提供するための
相互接続構造。 （２）前記構造がさらに粒界によって分離された多数の
結晶粒を含み、前記各結晶粒の、前記粒界またはその近
傍における少なくとも１種の前記合金成分の濃度が、結
晶粒内部の粒界から実質的に離れた位置にある場所にお
ける濃度の少なくとも１２０％であることを特徴とす
る、上記（１）に記載の相互接続構造。 （３）前記構造がオンチップまたはオフチップで使用さ
れることを特徴とする、上記（１）に記載の相互接続構
造。 （４）前記構造がＴＡＢ（テープ自動ボンディング）、
ＢＧＡ（ボール・グリッド・アレイ）またはＰＧＡ（ピ
ン・グリッド・アレイ）用の１個のバイア、１本の線、
１個のスタッド、及び１本の配線リードからなる群から
選ばれた１つの部材であることを特徴とする、上記
（１）に記載の相互接続構造。 （５）前記少なくとも１種の合金成分が約０．０１〜１
０重量％または約０．０１〜２重量％の濃度の炭素であ
ることを特徴とする、上記（１）に記載の相互接続構
造。 （６）前記少なくとも１種の合金成分が、約０．５５〜
１０重量％、好ましくは約０．５５〜２．５５重量％の
スズであることを特徴とする、上記（１）に記載の相互
接続構造。 （７）前記少なくとも１種の合金成分が、０．０１〜１
０重量％、好ましくは０．０１〜２重量％のインジウム
であることを特徴とする、上記（１）に記載の相互接続
構造。 （８）前記構造が、結晶粒の間に前記少なくとも１種の
合金成分で飽和された粒界を有する銅合金で形成される
ことを特徴とする、上記（１）に記載の相互接続構造。 （９）前記構造が、改善された電気移動抵抗、低い抵抗
率、及び良好な耐食性を有することを特徴とする、上記
（１）に記載の相互接続構造。 （１０）前記構造がさらに、１つの耐火金属またはその
窒化物で作られた接着／拡散バリア層のライナを含むこ
とを特徴とする、上記（１）に記載の相互接続構造。 （１１）前記構造がさらに、酸化ケイ素、窒化ケイ素、
スピンオン・ガラス、流動性酸化物、ダイアモンド様炭
素、及びポリマーからなる群から選ばれた誘電体の絶縁
層を含むことを特徴とする、上記（１）に記載の相互接
続構造。 （１２）前記銅合金が、コリメート・スパッタリング、
蒸着、イオン・クラスタ・ビーム付着、電子サイクロト
ロン共鳴付着、イオン化スパッタ付着、化学的気相付
着、無電解メッキ、電解メッキ、共蒸着、共化学的気相
付着、及びコスパッタリングからなる群から選ばれた１
つの工程によって付着されることを特徴とする、上記
（１）に記載の相互接続構造。 （１３）前記構造が３〜７個のレベルを有する多段構造
であることを特徴とする、上記（１）に記載の相互接続
構造。 （１４）前記構造が既に付着された金属ケイ化物層の上
に形成されることを特徴とする、上記（１）に記載の相
互接続構造。 （１５）前記構造が半導体デバイス上に形成されること
を特徴とする、上記（１）に記載の相互接続構造。 （１６）前記構造が、コンタクト・ホールを介しＴｉ／
ＴｉＮ／ＣＶＤ Ｗスタッドによって金属ケイ化物と接
続されることを特徴とする、上記（１）に記載の相互接
続構造。 （１７）前記構造が、ＷまたはＡｌ（Ｃｕ）等、他の金
属と接続されることを特徴とする、上記（１）に記載の
相互接続構造。 （１８）銅と、約０．０１〜１０重量％の炭素、スズ、
及びインジウムからなる群から選ばれた少なくとも１種
の合金成分とを含み、少なくとも１０5Ａｍｐ／ｃｍ2の
電流に耐えることができる導体。 （１９）前記導体がさらに、粒界によって分離された多
数の結晶粒を含み、前記各結晶粒の、前記少なくとも１
種の合金成分の濃度が、前記粒界から実質的に離れた位
置にある前記結晶粒内部の場所における濃度の少なくと
も１２０％の濃度であることを特徴とする、上記（１
８）に記載の導体。 （２０）前記導体が、結晶粒の間に前記少なくとも１種
の合金成分で飽和された粒界を有する銅合金で形成され
ることを特徴とする、上記（１８）に記載の導体。 （２１）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％または約０．０１〜２重量％の濃度の炭素
であることを特徴とする、上記（１８）に記載の導体。 （２２）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（１８）に記載の
導体。 （２３）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは０．０１〜２重量％のインジウ
ムであることを特徴とする、上記（１８）に記載の導
体。 （２４）１つの耐火金属またはその窒化物で作られた接
着／拡散バリア層のライナをさらに含むことを特徴とす
る、上記（１８）に記載の導体。 （２５）前記構造がさらに、酸化ケイ素、窒化ケイ素、
スピンオン・ガラス、流動性酸化物、ダイアモンド様炭
素、及びポリマーからなる群から選ばれた誘電体の絶縁
層を含むことを特徴とする、上記（１８）に記載の導
体。 （２６）前記銅合金が、コリメート・スパッタリング、
蒸着、イオン・クラスタ・ビーム付着、電子サイクロト
ロン共鳴付着、イオン化スパッタ付着、化学的気相付
着、無電解メッキ、電解メッキ、共蒸着、共化学的気相
付着、及びコスパッタリングからなる群から選ばれた１
つの方法によって付着されることを特徴とする、上記
（１８）に記載の導体。 （２７）前記導体が既に付着された金属ケイ化物層の上
に形成されることを特徴とする、上記（１８）に記載の
導体。 （２８）前記導体が半導体デバイス上に形成されること
を特徴とする、上記（１８）に記載の導体。 （２９）前記導体が、ＷまたはＡｌ（Ｃｕ）等、他の金
属と接続されることを特徴とする、上記（１８）に記載
の導体。 （３０）本体と前記本体中に分配された多数の結晶粒と
を含み、前記本体が、銅と、約０．０１〜１０重量％の
炭素、スズ、及びインジウムからなる群から選ばれた少
なくとも１種の合金成分から形成され、前記多数の結晶
粒が前記本体中に分配され、前記各結晶粒の、その粒界
またはその近傍における前記少なくとも１種の合金成分
の濃度が、前記粒界から実質的に離れた位置にある場所
における濃度の少なくとも１２０％であることを特徴と
する、電気的接続を提供するための相互接続構造。 （３１）前記構造がＴＡＢ（テープ自動ボンディン
グ）、ＢＧＡ（ボール・グリッド・アレイ）またはＰＧ
Ａ（ピン・グリッド・アレイ）用の１個のバイア、１本
の線、１個のスタッド、及び１本の配線リードからなる
群から選ばれた１つの部材であることを特徴とする、上
記（３０）に記載の相互接続構造。 （３２）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％、好ましくは約０．０１〜２重量％の炭素
であることを特徴とする、上記（３０）に記載の相互接
続構造。 （３３）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（３０）に記載の
相互接続構造。 （３４）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは０．０１〜２重量％のインジウ
ムであることを特徴とする、上記（３０）に記載の相互
接続構造。 （３５）前記構造が、結晶粒の間に前記少なくとも１種
の合金成分で飽和された粒界を有する銅合金で形成され
ることを特徴とする、上記（３０）に記載の相互接続構
造。 （３６）前記構造がさらに、１つの耐火金属またはその
窒化物で作られた接着／拡散バリア層のライナを含むこ
とを特徴とする、上記（３０）に記載の相互接続構造。 （３７）前記構造がさらに、酸化ケイ素、窒化ケイ素、
スピンオン・ガラス、流動性酸化物、ダイアモンド様炭
素、及びポリマーからなる群から選ばれた誘電体の絶縁
層を含むことを特徴とする、上記（３０）に記載の相互
接続構造。 （３８）前記構造が３〜７個のレベルを有する多段構造
であることを特徴とする、上記（３０）に記載の相互接
続構造。 （３９）前記構造が既に付着された金属ケイ化物層の上
に形成されることを特徴とする、上記（３０）に記載の
相互接続構造。 （４０）前記構造が半導体デバイス上に形成されること
を特徴とする、上記（３０）に記載の相互接続構造。 （４１）前記構造が、ＷまたはＡｌ（Ｃｕ）等、他の金
属と接続されることを特徴とする、上記（３０）に記載
の相互接続構造。 （４２）銅と、炭素、スズ及びインジウムからなる群か
ら選ばれた少なくとも１種の合金成分とにより、前記少
なくとも１種の合金成分が総重量の約０．０１〜１０重
量％を占め、かつ銅合金の結晶粒内及び粒界内に実質的
に均一に分散するように導体を形成する工程と、前記導
体を、前記少なくとも１種の合金成分が前記粒界または
その近傍で飽和するように、熱誘導拡散過程を引き起こ
して前記少なくとも１種の合金成分を前記粒界に向かっ
て移動させるのに十分な温度及び時間で加熱する工程と
を含む、導体の製造方法。 （４３）前記導体が加熱後、前記少なくとも１種の合金
成分の、その粒界における濃度が前記粒界と実質的に隣
接しない領域での濃度の少なくとも１２０％である銅合
金で形成されることを特徴とする、上記（４２）に記載
の方法。 （４４）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％のより好ましい濃度の炭素であることを特
徴とする、上記（４２）に記載の方法。 （４５）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（４２）に記載の
方法。 （４６）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは０．０１〜２重量％のインジウ
ムであることを特徴とする、上記（４２）に記載の方
法。 （４７）前記導体がさらに、１つの耐火金属またはその
窒化物で作られた接着／拡散バリア層のライナを含むこ
とを特徴とする、上記（４２）に記載の方法。 （４８）前記銅合金が、コリメート・スパッタリング、
蒸着、イオン・クラスタ・ビーム付着、電子サイクロト
ロン共鳴付着、イオン化スパッタ付着、化学的気相付
着、無電解メッキ、電解メッキ、共蒸着、共化学的気相
付着、及びコスパッタリングからなる群から選ばれた１
つの工程によって付着されることを特徴とする、上記
（４２）に記載の方法。 （４９）前記導体が既に付着された金属ケイ化物層上に
形成されることを特徴とする、上記（４２）に記載の方
法。 （５０）前記構造が半導体デバイス上に形成されること
を特徴とする、上記（４２）に記載の方法。 （５１）炭素、スズ及びインジウムからなる群から選ば
れた少なくとも１種の合金成分を含み、前記少なくとも
１種の合金成分の濃度が全体重量の約０．０１〜１０重
量％であり、かつ、銅合金の結晶粒内及び粒界内に実質
的に均一に分配されている、銅合金で導体を形成する工
程と、前記導体を、前記少なくとも１種の合金成分の前
記粒界またはその近傍での濃度が前記粒界と実質的に隣
接しない領域での濃度の少なくとも１２０％となるよう
に、前記合金成分の拡散過程を引き起こして前記少なく
とも１種の合金成分を前記粒界に向かって移動させるた
めに、１５０℃以上の温度で加熱する工程とを含む、電
気的接続を提供する導体を形成する方法。 （５２）前記少なくとも１種の合金成分が、約０．０１
〜１０重量％、好ましくは約０．０１〜２重量％の炭素
であることを特徴とする、上記（５１）に記載の方法。 （５３）前記少なくとも１種の合金成分が、約０．５５
〜１０重量％、好ましくは約０．５５〜２．５５重量％
のスズであることを特徴とする、上記（５１）に記載の
方法。 （５４）前記少なくとも１種の合金成分が、０．０１〜
１０重量％、好ましくは約０．０１〜２重量％のインジ
ウムであることを特徴とする、上記（５１）に記載の方
法。 （５５）前記銅合金がコリメート・スパッタリング、蒸
着、イオン・クラスタ・ビーム付着、電子サイクロトロ
ン共鳴付着、イオン化スパッタ付着、化学的気相付着、
化学メッキ、電解メッキ、共蒸着、共化学的気相付着、
及びコスパッタリングからなる群から選ばれた１つの工
程によって付着されることを特徴とする、上記（５１）
に記載の方法。 （５６）銅の第１層を付着する工程と、前記第１層の少
なくとも一部分の上に炭素、スズ及びインジウムからな
る群から選ばれた物質の第２層を付着する工程と、少な
くとも９０重量％の銅を含む前記２層の固溶体を形成す
るのに十分な温度で前記２層をアニールする工程とを含
む、銅の電気移動抵抗を低減する方法。 （５７）前記アニール温度が少なくとも１５０℃である
ことを特徴とする、上記（４９）に記載の方法。 （５８）前記構造が表示装置上に形成されることを特徴
とする、上記（１）に記載の相互接続構造。 （５９）前記導体が表示装置上に形成されることを特徴
とする、上記（１８）に記載の導体。
【図１】本発明の一実施形態を利用した半導体構造の拡
大略断面図である。
大略断面図である。
【図２】図１の構造を形成するために必要な加工工程を
示す断面図である。
示す断面図である。
【図３】図１の構造を形成するために必要な加工工程を
示す断面図である。
示す断面図である。
【図４】図１の構造を形成するために必要な加工工程を
示す断面図である。
示す断面図である。
【図５】図１の構造を形成するために必要な加工工程を
示す断面図である。
示す断面図である。
【図６】銅エッチング法を利用した半導体構造の加工工
程を示す拡大断面図である。
程を示す拡大断面図である。
【図７】銅エッチング法を利用した半導体構造の加工工
程を示す拡大断面図である。
程を示す拡大断面図である。
【図８】銅エッチング法を利用した半導体構造の加工工
程を示す拡大断面図である。
程を示す拡大断面図である。
【図９】銅エッチング法を利用した半導体構造の加工工
程を示す拡大断面図である。
程を示す拡大断面図である。
【図１０】本発明の銅合金を利用した他の半導体構造の
拡大断面図である。
拡大断面図である。
【図１１】本発明の異なる銅合金について線抵抗変化を
電気移動応力時間の関数として示したグラフである。
電気移動応力時間の関数として示したグラフである。
１０ 誘電体スタック ２２ 窒化物層 ２４ 窒化物層 ２６ デバイス ３２ 窒化物層 ４２ 底部層 ４４ 最上部Ｔａ層 ４６ 側壁スペーサ ５２ 金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パナヨティス・コンスタンティヌ・アンド リカコス アメリカ合衆国10520 ニューヨーク州ク ロトン・オン・ハドソン シーニック・ド ライブ 29エル (72)発明者 ハリクリア・デリジャンニ アメリカ合衆国07020 ニュージャージー 州エッジウォーター グランド・コーヴ・ ウェイ・サウス 34 (72)発明者 ジェームズ・マッケル＝エドウィン・ハー パー アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ エリザベス・ロード 507 (72)発明者 チャオ＝クン・フー アメリカ合衆国10589 ニューヨーク州サ マーズバトラー・ヒル・ロード 26 (72)発明者 デイル・ジョナサン・ピアソン アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ ストラング・ブール バード 3517 (72)発明者 スコット・ケヴィン・レイノルズ アメリカ合衆国10598 ニューヨーク州グ ラナイト・スプリングス ボニー・ブレ ー・アベニュー ２ (72)発明者 キン＝ニン・トゥー アメリカ合衆国90049 カリフォルニア州 ロサンジェルス サンセット・ブールバー ド 11500 (72)発明者 シプリアン・エメカ・ウゾフ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ブリッジ・ ストリート 657
Claims (59)
- 【請求項１】銅と、炭素、スズ及びインジウムからなる
群から選ばれた少なくとも１種の合金成分約０．０１〜
１０重量％とを含む電気的接続を提供するための相互接
続構造。 - 【請求項２】前記構造がさらに粒界によって分離された
多数の結晶粒を含み、前記各結晶粒の、前記粒界または
その近傍における少なくとも１種の前記合金成分の濃度
が、結晶粒内部の粒界から実質的に離れた位置にある場
所における濃度の少なくとも１２０％であることを特徴
とする、請求項１に記載の相互接続構造。 - 【請求項３】前記構造がオンチップまたはオフチップで
使用されることを特徴とする、請求項１に記載の相互接
続構造。 - 【請求項４】前記構造がＴＡＢ（テープ自動ボンディン
グ）、ＢＧＡ（ボール・グリッド・アレイ）またはＰＧ
Ａ（ピン・グリッド・アレイ）用の１個のバイア、１本
の線、１個のスタッド、及び１本の配線リードからなる
群から選ばれた１つの部材であることを特徴とする、請
求項１に記載の相互接続構造。 - 【請求項５】前記少なくとも１種の合金成分が約０．０
１〜１０重量％または約０．０１〜２重量％の濃度の炭
素であることを特徴とする、請求項１に記載の相互接続
構造。 - 【請求項６】前記少なくとも１種の合金成分が、約０．
５５〜１０重量％、好ましくは約０．５５〜２．５５重
量％のスズであることを特徴とする、請求項１に記載の
相互接続構造。 - 【請求項７】前記少なくとも１種の合金成分が、０．０
１〜１０重量％、好ましくは０．０１〜２重量％のイン
ジウムであることを特徴とする、請求項１に記載の相互
接続構造。 - 【請求項８】前記構造が、結晶粒の間に前記少なくとも
１種の合金成分で飽和された粒界を有する銅合金で形成
されることを特徴とする、請求項１に記載の相互接続構
造。 - 【請求項９】前記構造が、改善された電気移動抵抗、低
い抵抗率、及び良好な耐食性を有することを特徴とす
る、請求項１に記載の相互接続構造。 - 【請求項１０】前記構造がさらに、１つの耐火金属また
はその窒化物で作られた接着／拡散バリア層のライナを
含むことを特徴とする、請求項１に記載の相互接続構
造。 - 【請求項１１】前記構造がさらに、酸化ケイ素、窒化ケ
イ素、スピンオン・ガラス、流動性酸化物、ダイアモン
ド様炭素、及びポリマーからなる群から選ばれた誘電体
の絶縁層を含むことを特徴とする、請求項１に記載の相
互接続構造。 - 【請求項１２】前記銅合金が、コリメート・スパッタリ
ング、蒸着、イオン・クラスタ・ビーム付着、電子サイ
クロトロン共鳴付着、イオン化スパッタ付着、化学的気
相付着、無電解メッキ、電解メッキ、共蒸着、共化学的
気相付着、及びコスパッタリングからなる群から選ばれ
た１つの工程によって付着されることを特徴とする、請
求項１に記載の相互接続構造。 - 【請求項１３】前記構造が３〜７個のレベルを有する多
段構造であることを特徴とする、請求項１に記載の相互
接続構造。 - 【請求項１４】前記構造が既に付着された金属ケイ化物
層の上に形成されることを特徴とする、請求項１に記載
の相互接続構造。 - 【請求項１５】前記構造が半導体デバイス上に形成され
ることを特徴とする、請求項１に記載の相互接続構造。 - 【請求項１６】前記構造が、コンタクト・ホールを介し
Ｔｉ／ＴｉＮ／ＣＶＤ Ｗスタッドによって金属ケイ化
物と接続されることを特徴とする、請求項１に記載の相
互接続構造。 - 【請求項１７】前記構造が、ＷまたはＡｌ（Ｃｕ）等、
他の金属と接続されることを特徴とする、請求項１に記
載の相互接続構造。 - 【請求項１８】銅と、約０．０１〜１０重量％の炭素、
スズ、及びインジウムからなる群から選ばれた少なくと
も１種の合金成分とを含み、少なくとも１０5Ａｍｐ／
ｃｍ2の電流に耐えることができる導体。 - 【請求項１９】前記導体がさらに、粒界によって分離さ
れた多数の結晶粒を含み、前記各結晶粒の、前記少なく
とも１種の合金成分の濃度が、前記粒界から実質的に離
れた位置にある前記結晶粒内部の場所における濃度の少
なくとも１２０％の濃度であることを特徴とする、請求
項１８に記載の導体。 - 【請求項２０】前記導体が、結晶粒の間に前記少なくと
も１種の合金成分で飽和された粒界を有する銅合金で形
成されることを特徴とする、請求項１８に記載の導体。 - 【請求項２１】前記少なくとも１種の合金成分が、約
０．０１〜１０重量％または約０．０１〜２重量％の濃
度の炭素であることを特徴とする、請求項１８に記載の
導体。 - 【請求項２２】前記少なくとも１種の合金成分が、約
０．５５〜１０重量％、好ましくは約０．５５〜２．５
５重量％のスズであることを特徴とする、請求項１８に
記載の導体。 - 【請求項２３】前記少なくとも１種の合金成分が、０．
０１〜１０重量％、好ましくは０．０１〜２重量％のイ
ンジウムであることを特徴とする、請求項１８に記載の
導体。 - 【請求項２４】１つの耐火金属またはその窒化物で作ら
れた接着／拡散バリア層のライナをさらに含むことを特
徴とする、請求項１８に記載の導体。 - 【請求項２５】前記構造がさらに、酸化ケイ素、窒化ケ
イ素、スピンオン・ガラス、流動性酸化物、ダイアモン
ド様炭素、及びポリマーからなる群から選ばれた誘電体
の絶縁層を含むことを特徴とする、請求項１８に記載の
導体。 - 【請求項２６】前記銅合金が、コリメート・スパッタリ
ング、蒸着、イオン・クラスタ・ビーム付着、電子サイ
クロトロン共鳴付着、イオン化スパッタ付着、化学的気
相付着、無電解メッキ、電解メッキ、共蒸着、共化学的
気相付着、及びコスパッタリングからなる群から選ばれ
た１つの方法によって付着されることを特徴とする、請
求項１８に記載の導体。 - 【請求項２７】前記導体が既に付着された金属ケイ化物
層の上に形成されることを特徴とする、請求項１８に記
載の導体。 - 【請求項２８】前記導体が半導体デバイス上に形成され
ることを特徴とする、請求項１８に記載の導体。 - 【請求項２９】前記導体が、ＷまたはＡｌ（Ｃｕ）等、
他の金属と接続されることを特徴とする、請求項１８に
記載の導体。 - 【請求項３０】本体と前記本体中に分配された多数の結
晶粒とを含み、 前記本体が、銅と、約０．０１〜１０重量％の炭素、ス
ズ、及びインジウムからなる群から選ばれた少なくとも
１種の合金成分から形成され、 前記多数の結晶粒が前記本体中に分配され、前記各結晶
粒の、その粒界またはその近傍における前記少なくとも
１種の合金成分の濃度が、前記粒界から実質的に離れた
位置にある場所における濃度の少なくとも１２０％であ
ることを特徴とする、電気的接続を提供するための相互
接続構造。 - 【請求項３１】前記構造がＴＡＢ（テープ自動ボンディ
ング）、ＢＧＡ（ボール・グリッド・アレイ）またはＰ
ＧＡ（ピン・グリッド・アレイ）用の１個のバイア、１
本の線、１個のスタッド、及び１本の配線リードからな
る群から選ばれた１つの部材であることを特徴とする、
請求項３０に記載の相互接続構造。 - 【請求項３２】前記少なくとも１種の合金成分が、約
０．０１〜１０重量％、好ましくは約０．０１〜２重量
％の炭素であることを特徴とする、請求項３０に記載の
相互接続構造。 - 【請求項３３】前記少なくとも１種の合金成分が、約
０．５５〜１０重量％、好ましくは約０．５５〜２．５
５重量％のスズであることを特徴とする、請求項３０に
記載の相互接続構造。 - 【請求項３４】前記少なくとも１種の合金成分が、０．
０１〜１０重量％、好ましくは０．０１〜２重量％のイ
ンジウムであることを特徴とする、請求項３０に記載の
相互接続構造。 - 【請求項３５】前記構造が、結晶粒の間に前記少なくと
も１種の合金成分で飽和された粒界を有する銅合金で形
成されることを特徴とする、請求項３０に記載の相互接
続構造。 - 【請求項３６】前記構造がさらに、１つの耐火金属また
はその窒化物で作られた接着／拡散バリア層のライナを
含むことを特徴とする、請求項３０に記載の相互接続構
造。 - 【請求項３７】前記構造がさらに、酸化ケイ素、窒化ケ
イ素、スピンオン・ガラス、流動性酸化物、ダイアモン
ド様炭素、及びポリマーからなる群から選ばれた誘電体
の絶縁層を含むことを特徴とする、請求項３０に記載の
相互接続構造。 - 【請求項３８】前記構造が３〜７個のレベルを有する多
段構造であることを特徴とする、請求項３０に記載の相
互接続構造。 - 【請求項３９】前記構造が既に付着された金属ケイ化物
層の上に形成されることを特徴とする、請求項３０に記
載の相互接続構造。 - 【請求項４０】前記構造が半導体デバイス上に形成され
ることを特徴とする、請求項３０に記載の相互接続構
造。 - 【請求項４１】前記構造が、ＷまたはＡｌ（Ｃｕ）等、
他の金属と接続されることを特徴とする、請求項３０に
記載の相互接続構造。 - 【請求項４２】銅と、炭素、スズ及びインジウムからな
る群から選ばれた少なくとも１種の合金成分とにより、
前記少なくとも１種の合金成分が総重量の約０．０１〜
１０重量％を占め、かつ銅合金の結晶粒内及び粒界内に
実質的に均一に分散するように導体を形成する工程と、 前記導体を、前記少なくとも１種の合金成分が前記粒界
またはその近傍で飽和するように、熱誘導拡散過程を引
き起こして前記少なくとも１種の合金成分を前記粒界に
向かって移動させるのに十分な温度及び時間で加熱する
工程とを含む、導体の製造方法。 - 【請求項４３】前記導体が加熱後、前記少なくとも１種
の合金成分の、その粒界における濃度が前記粒界と実質
的に隣接しない領域での濃度の少なくとも１２０％であ
る銅合金で形成されることを特徴とする、請求項４２に
記載の方法。 - 【請求項４４】前記少なくとも１種の合金成分が、約
０．０１〜１０重量％のより好ましい濃度の炭素である
ことを特徴とする、請求項４２に記載の方法。 - 【請求項４５】前記少なくとも１種の合金成分が、約
０．５５〜１０重量％、好ましくは約０．５５〜２．５
５重量％のスズであることを特徴とする、請求項４２に
記載の方法。 - 【請求項４６】前記少なくとも１種の合金成分が、０．
０１〜１０重量％、好ましくは０．０１〜２重量％のイ
ンジウムであることを特徴とする、請求項４２に記載の
方法。 - 【請求項４７】前記導体がさらに、１つの耐火金属また
はその窒化物で作られた接着／拡散バリア層のライナを
含むことを特徴とする、請求項４２に記載の方法。 - 【請求項４８】前記銅合金が、コリメート・スパッタリ
ング、蒸着、イオン・クラスタ・ビーム付着、電子サイ
クロトロン共鳴付着、イオン化スパッタ付着、化学的気
相付着、無電解メッキ、電解メッキ、共蒸着、共化学的
気相付着、及びコスパッタリングからなる群から選ばれ
た１つの工程によって付着されることを特徴とする、請
求項４２に記載の方法。 - 【請求項４９】前記導体が既に付着された金属ケイ化物
層上に形成されることを特徴とする、請求項４２に記載
の方法。 - 【請求項５０】前記構造が半導体デバイス上に形成され
ることを特徴とする、請求項４２に記載の方法。 - 【請求項５１】炭素、スズ及びインジウムからなる群か
ら選ばれた少なくとも１種の合金成分を含み、前記少な
くとも１種の合金成分の濃度が全体重量の約０．０１〜
１０重量％であり、かつ、銅合金の結晶粒内及び粒界内
に実質的に均一に分配されている、銅合金で導体を形成
する工程と、 前記導体を、前記少なくとも１種の合金成分の前記粒界
またはその近傍での濃度が前記粒界と実質的に隣接しな
い領域での濃度の少なくとも１２０％となるように、前
記合金成分の拡散過程を引き起こして前記少なくとも１
種の合金成分を前記粒界に向かって移動させるために、
１５０℃以上の温度で加熱する工程とを含む、電気的接
続を提供する導体を形成する方法。 - 【請求項５２】前記少なくとも１種の合金成分が、約
０．０１〜１０重量％、好ましくは約０．０１〜２重量
％の炭素であることを特徴とする、請求項５１に記載の
方法。 - 【請求項５３】前記少なくとも１種の合金成分が、約
０．５５〜１０重量％、好ましくは約０．５５〜２．５
５重量％のスズであることを特徴とする、請求項５１に
記載の方法。 - 【請求項５４】前記少なくとも１種の合金成分が、０．
０１〜１０重量％、好ましくは約０．０１〜２重量％の
インジウムであることを特徴とする、請求項５１に記載
の方法。 - 【請求項５５】前記銅合金がコリメート・スパッタリン
グ、蒸着、イオン・クラスタ・ビーム付着、電子サイク
ロトロン共鳴付着、イオン化スパッタ付着、化学的気相
付着、化学メッキ、電解メッキ、共蒸着、共化学的気相
付着、及びコスパッタリングからなる群から選ばれた１
つの工程によって付着されることを特徴とする、請求項
５１に記載の方法。 - 【請求項５６】銅の第１層を付着する工程と、 前記第１層の少なくとも一部分の上に炭素、スズ及びイ
ンジウムからなる群から選ばれた物質の第２層を付着す
る工程と、 少なくとも９０重量％の銅を含む前記２層の固溶体を形
成するのに十分な温度で前記２層をアニールする工程と
を含む、銅の電気移動抵抗を低減する方法。 - 【請求項５７】前記アニール温度が少なくとも１５０℃
であることを特徴とする、請求項４９に記載の方法。 - 【請求項５８】前記構造が表示装置上に形成されること
を特徴とする、請求項１に記載の相互接続構造。 - 【請求項５９】前記導体が表示装置上に形成されること
を特徴とする、請求項１８に記載の導体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49524995A | 1995-06-27 | 1995-06-27 | |
| US08/495249 | 1995-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0920942A true JPH0920942A (ja) | 1997-01-21 |
| JP3704203B2 JP3704203B2 (ja) | 2005-10-12 |
Family
ID=23967889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16489596A Expired - Lifetime JP3704203B2 (ja) | 1995-06-27 | 1996-06-25 | チップ及びパッケージの相互接続用銅合金ならびにその製造法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6090710A (ja) |
| EP (1) | EP0751567B1 (ja) |
| JP (1) | JP3704203B2 (ja) |
| KR (1) | KR100232506B1 (ja) |
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|---|---|
| EP0751567B1 (en) | 2007-11-28 |
| EP0751567A2 (en) | 1997-01-02 |
| DE69637333D1 (de) | 2008-01-10 |
| US6090710A (en) | 2000-07-18 |
| KR970003538A (ko) | 1997-01-28 |
| KR100232506B1 (ko) | 1999-12-01 |
| EP0751567A3 (en) | 1999-11-03 |
| DE69637333T2 (de) | 2008-10-02 |
| US6063506A (en) | 2000-05-16 |
| JP3704203B2 (ja) | 2005-10-12 |
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Legal Events
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050608 |
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| A61 | First payment of annual fees (during grant procedure) |
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