JP2007059790A - 半導体集積回路および半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置のチップ面積を増大させることなく、エッチングダメージを抑制する。
【解決手段】デバイス領域１１０にＭＯＳトランジスタ１１１を含む集積回路を形成するとともに、グリッド領域１２０に放電用拡散領域１２１を形成する。放電用拡散領域１２１は、コンタクトホール１３４を介して、集積回路の金属配線１３７に接続される。このため、ドライエッチング法で金属配線１３７を形成する際に、この金属配線１３７内の電荷は放電用拡散領域１２１から半導体基板１００に放出され、したがって、ＭＯＳトランジスタ１１１のエッチングダメージが低減される。また、放電用拡散領域１２１およびコンタクトホール１３４は、グリッド領域１２０内に形成されているので、ダイシング工程で切除され、したがって、半導体装置のチップ面積が増大することはない。
【選択図】図１

Description

この発明は、半導体集積回路と、半導体装置の製造方法とに関する。より詳細には、この発明は、ドライエッチング法を用いて配線パターンを形成する際のエッチングダメージを抑制する技術に関する。

半導体装置の製造プロセスでは、半導体基板上に電界効果トランジスタが形成された後、これらの電界効果トランジスタを配線するための配線工程が行われる。

この配線工程では、まず、半導体基板上に絶縁膜が堆積され、この絶縁膜の所定位置にコンタクトホールが形成される。続いて、かかるコンタクトホール内および絶縁膜上に、配線用の金属材料が堆積される。そして、絶縁膜上の金属材料層をパターニングすることにより、配線パターンが完成する。また、二層配線を行う場合には、この絶縁膜上に、さらに、第２絶縁膜の堆積、スルーホールの形成、金属材料の堆積および金属材料層のパターニングが行われる。

金属材料層のパターニングには、一般に、フォトリソグラフィ工程が使用される。フォトリソグラフィ工程では、金属材料層上にレジスト膜を塗布して、形成すべき配線パターンに合わせて露光した後、このレジスト膜の露光領域或いは非露光領域を除去することにより、レジストパターンを形成する。そして、このレジストパターンをマスクとして金属材料層をエッチング加工することにより、所望の配線パターンが得られる。

エッチング加工技術は、ウエットエッチングとドライエッチング（プラズマエッチング等）とに大別される。ドライエッチングは、コスト高であるという点でウエットエッチングよりも劣る反面、高精度の加工が可能であるという点でウエットエッチングよりも優れている。このため、集積度が高い半導体装置を製造する場合には、ドライエッチング技術を用いて配線パターンを形成することが多い。

しかし、ドライエッチング技術を用いて配線パターンを形成する場合、以下のような欠点が生じる。

ドライエッチングによって配線パターンを形成する場合、このドライエッチングによって発生した電荷が、コンタクトホール内や下層の配線パターンを介してゲート電極に達し、ゲート絶縁膜に蓄積される。このような電荷蓄積は、エッチングダメージの原因になる。エッチングダメージは、例えばスレッショルド電圧を変動させるなど、電界効果トランジスタの特性悪化をもたらす。

ドライエッチングによる電荷蓄積を抑制する技術としては、例えば下記特許文献１に記載されたものが知られている。この技術では、浮遊導電層を半導体基板に導通させるためのコンタクトホールを、半導体ウェハの非ショット領域（すなわち、露光工程で集積回路パターンを転写しない領域）に設けることにより、かかる導電層への電荷蓄積を抑制している（例えば特許文献１の図２参照）。
特開２００３−２８２５７０号公報

上述のようなゲート絶縁膜への電荷蓄積を、特許文献１の技術を利用して防止するためには、配線パターン用の金属材料層と半導体基板とを接続するコンタクトホールを形成すればよい。

しかしながら、特許文献１の技術には、蓄積電荷を放電するためのコンタクトホールを非ショット領域に形成しているため、露光工程を追加する必要が生じ、その分だけ工程数が増加して製造コストが上昇するという欠点がある。

その一方で、このようなコンタクトホールは配線パターン毎に１個または複数個ずつ形成しなければならないので、これらのコンタクトホールをデバイス領域（ショット領域内の、半導体集積回路を形成する領域）に設けようとすると、回路規模の増大が無視できなくなり、チップ面積の縮小を図る上で障害になる。

この発明の課題は、半導体装置のチップ面積を増大させることなく、エッチングダメージを抑制することにある。

（１）第１の発明に係る半導体集積回路は、半導体基板のショット領域毎に形成される半導体集積回路に関する。

ショット領域内のデバイス領域に形成された電界効果トランジスタと、ショット領域内のグリッド領域に形成された放電用高濃度不純物領域と、半導体基板上に形成された中間絶縁膜と、中間絶縁膜上にドライエッチング法を用いて形成された配線パターンと、デバイス領域上の中間絶縁膜に形成された第１コンタクトホールを介して電界効果トランジスタのゲート電極と配線パターンとを接続する第１層間配線と、グリッド領域上の中間絶縁膜に形成された第２コンタクトホールを介して放電用高濃度不純物領域と配線パターンとを接続する第２層間配線とを備える。

（２）第２の発明に係る半導体装置の製造方法は、半導体基板表面のデバイス領域に電界効果トランジスタを形成するとともに半導体基板表面のグリッド領域に放電用高濃度不純物領域を形成する第１工程と、半導体基板上に中間絶縁膜を形成する第２工程と、デバイス領域上の中間絶縁膜に設けられた第１コンタクトホールを介して電界効果トランジスタのゲート電極に接続され且つグリッド領域上の中間絶縁膜に設けられた第２コンタクトホールを介して放電用高濃度不純物領域に接続された配線パターンをドライエッチング法を用いて形成する第３工程と、デバイス領域とグリッド領域との境界を切断する第４工程とを含む。

この発明によれば、グリッド領域（すなわち、ショット領域内の、集積回路形成後に切除される領域）に放電用高濃度不純物領域および第２コンタクトホールを形成することとしたので、最終的に製造される半導体装置のチップ面積を増大させることなく、エッチングダメージを防止することができる。

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。

第１の実施形態
この発明の第１の実施形態について、図１〜図３を用いて説明する。

図１は、この実施形態に係る半導体集積回路の構成を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’断面図である。

図１に示したように、半導体基板１００の表面は、デバイス領域１１０と、グリッド領域とに区分される。デバイス領域１１０およびグリッド領域１２０の所定領域には、素子分離領域１３１が形成される。そして、この素子分離領域１３１が形成されていない領域が、素子形成領域となる。

デバイス領域１１０には、複数のＭＯＳトランジスタや、他の素子が形成される。但し、図１では、説明を簡単にするために、１個のＭＯＳトランジスタ１１１のみを示している。このＭＯＳトランジスタ１１１は、チャネル形成領域１１２を挟んで形成された不純物拡散領域（ソース領域１１３およびドレイン領域１１４）と、チャネル形成領域１１２上に形成されたゲート絶縁膜１１５およびゲート配線１１６とを有している。さらに、このＭＯＳトランジスタ１１１は、ゲート絶縁膜１１５およびゲート配線１１６の上面および側面を覆う、保護酸化膜１１７を有している。

一方、グリッド領域１２０の素子形成領域には、放電用拡散領域１２１が設けられている。

また、半導体基板の全面には、中間絶縁膜１３２が形成されている。そして、この中間絶縁膜１３２には、コンタクトホール１３３，１３４が形成されている。コンタクトホール１３３，１３４には、層間配線１３５，１３６が埋設されている。さらに、中間絶縁膜１３２の表面には、金属配線１３７が形成されている。ゲート配線１１６と金属配線１３７とは、層間配線１３５を介して接続されている。同様に、放電用拡散領域１２１と金属配線１３７とは、層間配線１３６を介して接続されている。金属配線１３７は、他のコンタクトホール等（図示せず）を介して、他のＭＯＳトランジスタ（図示せず）のゲート、ソース或いはドレインや他の素子（キャパシタ等）と接続されていてもよい。

なお、周知のように、半導体基板１００上に図１のような半導体集積回路を形成した後、グリッド領域１２０は、ダイシング工程によって除去される（後述）。したがって、完成品としての半導体装置には、放電用拡散領域１２１やコンタクトホール１３４は含まれない。

次に、この実施形態に係る半導体装置の製造方法について、図２および図３の工程断面図を用いて説明する。

（１）まず、半導体基板１００の表面に、例えばＬＯＣＯＳ(localized oxidation of silicon)法或いはＳＴＩ(Shallow Trench Isoration)法等を用いて、素子分離領域１３１を形成する。これにより、半導体基板１００の、デバイス領域１１０にはＭＯＳトランジスタ１１１（図１参照）を形成するための領域２０１が、グリッド領域１２０には放電用拡散領域１２１を形成するための領域２０２が、それぞれ形成されたことになる（図２（Ａ）参照）。

（２）半導体基板１００の領域２０１，２０２に、例えば酸化法あるいは拡散法等を用いてイオン注入保護膜２０３を形成し、その後、例えばイオン注入法等を用いて不純物を導入する。これにより、ＭＯＳトランジスタ１１１の閾値電圧を制御するための不純物が導入される（図２（Ｂ）参照）。その後、例えばウエットエッチング等により、イオン注入保護膜２０３が除去される。

（３）例えば熱酸化法等により、素子形成領域２０１，２０２に酸化膜２０４を形成する。これにより、ゲート絶縁膜１１５が形成される。さらに、半導体基板１００の表面に、例えばＣＶＤ(Chemical Vapor Deposition) 法等を用いて、例えばポリシリコン等を堆積することにより、ゲート配線用の導電性材料層２０５を形成する。さらに、この導電性材料層２０５の表面に、例えばＣＶＤ法等を用いて、酸化層２０６を形成する（図２（Ｃ）参照）。

（４）例えばフォトリソグラフィ法およびエッチング法等を用いて、導電性材料層２０５および酸化層２０６をパターニングする。これにより、ゲート配線１１６および保護酸化膜１１７（図１参照）が得られる（図２（Ｄ）参照）。

（５）例えばイオン注入法等を用いて、半導体基板１００に不純物を導入する。これにより、ゲート配線１１６および保護酸化膜１１７をマスクとして、ＭＯＳトランジスタ１１１のソース領域１１３およびドレイン領域１１４が自己整合的に形成される（図１（Ａ）参照）。さらに、この不純物導入により、グリッド領域１２０内の素子形成領域２０２に、放電用拡散領域１２１が形成される（図２（Ｅ）参照）。

（６）例えばＣＶＤ法等を用いて、半導体基板１００の表面に絶縁膜を形成する。その後、この絶縁膜を、例えばＣＭＰ(Chemical Mechanical Polising)法等を用いて平坦化することにより、中間絶縁膜１３２が得られる（図３（Ａ）参照）。

（７）例えばフォトリソグラフィ法およびエッチング法等を用いて、コンタクトホール１３３，１３４を開口する（図３（Ｂ）参照）。図３（Ｂ）に示したように、コンタクトホール１３３は、保護酸化膜１１７を貫通して、ゲート配線１１６を露出させる。また、コンタクトホール１３４は、酸化膜２０４を貫通して、放電用拡散領域１２１を露出させる。

（８）例えばＣＶＤ法或いはスパッタリング法等を用いて、コンタクトホール１３３，１３４内および中間絶縁膜１３２上に、アルミニウム等の金属材料を堆積する。これによって、コンタクトホール１３３，１３４内には層間配線１３５，１３６が形成され、中間絶縁膜１３２上には金属材料層３０１が形成される（図３（Ｃ）参照）。

（９）次に、フォトリソグラフィ法とドライエッチング法とを用いて、中間絶縁膜１３２上の金属材料層３０１をパターニングし、金属配線１３７を得る。これにより、図１に示したような半導体集積回路が得られる。

ここで、金属材料層３０１は、ゲート配線１１６だけでなく、放電用拡散領域１２１とも接続されている（図３（Ｃ）参照）。したがって、金属材料層３０１をドライエッチング法でパターニングする際に、この金属材料層３０１に導入される電荷の大部分を、放電用拡散領域１２１に放出することができる。このため、かかるドライエッチング時にゲート絶縁膜１１５に達する電荷量は非常に少なくなる。このようにして、この実施形態の製造方法では、金属配線１３７を形成する際のエッチングダメージを低減することができる。

（１０）表面保護膜等を形成した後、ダイシング工程により、半導体基板１００から各半導体チップを切り出す。このとき、グリッド領域１２０は切除され、デバイス領域１１０のみが残る。

この実施形態では、放電用拡散領域１２１およびコンタクトホール１３４をグリッド領域１２０内に形成したので、ダイシング工程によって得られる半導体チップに、放電用拡散領域１２１およびコンタクトホール１３４は残らない。したがって、この実施形態によれば、放電用拡散領域１２１およびコンタクトホール１３４を形成したことによってチップ面積が増大することはない。

（１１）その後、パッケージング工程等を経て、半導体装置が完成する。

以上説明したように、この実施形態では、コンタクトホール１３４を介して金属配線１３７（金属材料層３０１）と放電用拡散領域１２１とを接続したので、ドライエッチング法で金属配線１３７を形成する際のエッチングダメージを低減することができる。

また、この実施形態では、放電用拡散領域１２１およびコンタクトホール１３４をグリッド領域１２０内に形成したので、半導体装置のチップ面積が増大することはない。

加えて、この実施形態では、放電用拡散領域１２１やコンタクトホール１３４を、グリッド領域１２０内（すなわち、ショット領域内）に形成することとしたので、非ショット領域内に放電用の回路を形成する場合（特許文献１参照）のように露光工程数を増加させることがなく、したがって、製造コストを低く抑えることができる。

第２の実施形態
次に、この発明の第２の実施形態について、図４および図５を用いて説明する。

図４は、この実施形態に係る半導体集積回路の構成を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’断面図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。

図４に示したように、この実施形態に係る半導体集積回路は、配線パターンを、金属配線４０１，４０２と、非金属配線４０３とを用いて形成する。

非金属配線４０３は、中間絶縁膜１３２上に、デバイス領域１１０とグリッド領域１２０を跨いで形成される。非金属配線４０３の形成材料としては、例えばポリシリコンを使用することができる。中間絶縁膜１３２上には、層間絶縁膜４０４が形成されている。そして、中間絶縁膜１３２および層間絶縁膜４０４を貫いてコンタクトホール４０５，４０６が形成されるとともに、層間絶縁膜４０４はコンタクトホール４０７，４０８が形成されている。これらのコンタクトホール４０５，４０６，４０７，４０８には、層間配線４０９，４１０，４１１，４１２が埋設されている。ゲート配線１１６と金属配線４０１とは層間配線４０９を介して接続されており、また、放電用拡散領域１２１と金属配線４０２とは層間配線４１０を介して接続されている。さらに、金属配線４０１，４０２と非金属配線４０３とは層間配線４１１，４１２を介して接続されている。

なお、金属配線４０１は、他のコンタクトホール等（図示せず）を介して、他のＭＯＳトランジスタ（図示せず）のゲート、ソース或いはドレインや他の素子（キャパシタ等）と接続されていてもよい。

次に、この実施形態に係る半導体装置の製造方法について、図５の工程断面図を用いて説明する。

（１）上述の第１の実施形態と同様にして、半導体基板１００の表面に、素子分離領域１３１を形成し、閾値電圧制御用の不純物を導入した後、ゲート絶縁膜１１５、ゲート配線１１６、保護酸化膜１１７、ソース領域１１３、ドレイン領域１１４、放電用拡散領域１２１および中間絶縁膜１３２を順次形成する（第１の実施形態の工程（１）〜（６）、図２（Ａ）〜（Ｅ）および図３（Ａ）参照）。

（２）続いて、中間絶縁膜１３２上に、例えばＣＶＤ法等を用いて非金属導電性材料（例えばポリシリコン）を堆積する。そして、例えばフォトリソグラフィ法およびエッチング法等を用いて、この非金属材料層をパターニングすることにより、非金属配線４０３を得る（図５（Ａ）参照）。

（３）例えばＣＶＤ法等を用いて、中間絶縁膜１３２の表面に絶縁膜を形成する。その後、この絶縁膜を、例えばＣＭＰ法等を用いて平坦化することにより、層間絶縁膜４０４が得られる（図５（Ｂ）参照）。

（４）例えばフォトリソグラフィ法およびエッチング法等を用いて、コンタクトホール４０５〜４０８を開口する（図５（Ｃ）参照）。図５（Ｃ）に示したように、コンタクトホール４０５は、保護酸化膜１１７を貫通して、ゲート配線１１６を露出させる。コンタクトホール４０６は、酸化膜２０４を貫通して、放電用拡散領域１２１を露出させる。また、コンタクトホール４０７，４０８は、非金属配線４０３を露出させる。

（５）例えばＣＶＤ法或いはスパッタリング法等を用いて、コンタクトホール４０５〜４０８内および層間絶縁膜４０４上に、アルミニウム等の金属材料を堆積する。これによって、コンタクトホール４０５〜４０８内には層間配線４０９〜４１２が形成され、中間絶縁膜１３２上には金属材料層５０１が形成される（図５（Ｄ）参照）。

（６）次に、フォトリソグラフィ法とドライエッチング法とを用いて、層間絶縁膜４０４上の金属材料層５０１をパターニングし、金属配線４０１，４０２を得る。これにより、図４に示したような半導体集積回路が得られる。

上述の第１の実施形態と同様、金属材料層５０１は、ゲート配線１１６だけでなく、放電用拡散領域１２１とも接続されている。したがって、金属材料層５０１をドライエッチング法でパターニングする際、ゲート絶縁膜１１５に蓄積される電荷量は非常に少なくなる。したがって、この実施形態の製造方法によれば、金属配線４０１を形成する際のエッチングダメージを低減することができる。

（７）表面保護膜等を形成した後、ダイシング工程により、半導体基板１００から各半導体チップを切り出す。このとき、グリッド領域１２０は切除され、デバイス領域１１０のみが残る。

第１の実施形態と同様、この実施形態でも、放電用拡散領域１２１およびコンタクトホール４０６，４０８をグリッド領域１２０内に形成したので、ダイシング工程によって得られる半導体チップに放電用拡散領域１２１およびコンタクトホール４０６，４０８は残らず、したがって、放電用拡散領域１２１およびコンタクトホール４０６，４０８によってチップ面積が増大することはない。

また、この実施形態では、このダイシング工程により、非金属配線４０３が切断されて、チップ側面から露出する。すなわち、この実施形態では、ダイシング工程後に金属配線４０１の切断面が露出することはない。このため、金属配線４０１が腐食するおそれもない。

（８）その後、パッケージング工程等を経て、半導体装置が完成する。

以上説明したように、この実施形態では、非金属配線４０３およびコンタクトホール４０６〜４０８を介して金属配線４０１（金属材料層５０１）と放電用拡散領域１２１とを接続したので、ドライエッチング法で金属配線４０１を形成する際のエッチングダメージを低減することができる。

また、この実施形態では、放電用拡散領域１２１およびコンタクトホール４０６，４０８をグリッド領域１２０内に形成したので、半導体装置のチップ面積が増大することはない。

加えて、放電用拡散領域１２１やコンタクトホール４０６，４０８を、グリッド領域１２０内（すなわち、ショット領域内）に形成したことにより、非ショット領域内に放電用の回路を形成する場合（特許文献１参照）のように露光工程数を増加させることがなく、したがって、製造コストを低く抑えることができる。

さらに、この実施形態では、デバイス領域１１０とグリッド領域１２０との境界部分の配線に非金属配線４０３を用いたので、ダイシング工程によって露出した配線から金属腐食が生じるおそれがない。

第１の実施形態に係る半導体集積回路の構成を示す概念図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第２の実施形態に係る半導体集積回路の構成を示す概念図である。 第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。

符号の説明

１００ 半導体基板
１１０ デバイス領域
１１１ ＭＯＳトランジスタ
１１２ チャネル形成領域
１１３ ソース領域
１１４ ドレイン領域
１１５ ゲート絶縁膜
１１６ ゲート配線
１１７ 保護酸化膜
１２０ グリッド領域
１２１ 放電用拡散領域
１３１ 素子分離領域
１３２ 中間絶縁膜
１３３，１３４ コンタクトホール
１３５，１３６ 層間配線
１３７ 金属配線
３０１ 金属材料層

Claims (5)

1. 半導体基板のショット領域毎に形成される半導体集積回路であって、
   前記ショット領域内のデバイス領域に形成された電界効果トランジスタと、
   前記ショット領域内のグリッド領域に形成された放電用高濃度不純物領域と、
   前記半導体基板上に形成された中間絶縁膜と、
   該中間絶縁膜上にドライエッチング法を用いて形成された配線パターンと、
   前記デバイス領域上の前記中間絶縁膜に形成された第１コンタクトホールを介して、前記電界効果トランジスタのゲート電極と前記配線パターンとを接続する第１層間配線と、
   前記グリッド領域上の前記中間絶縁膜に形成された第２コンタクトホールを介して、前記放電用高濃度不純物領域と前記配線パターンとを接続する第２層間配線と、
   を備えることを特徴とする半導体集積回路。
2. 前記配線パターンの、少なくとも前記デバイス領域と前記グリッド領域との境界上の部分が、非金属導電材料で形成されたことを特徴とする請求項１に記載の半導体集積回路。
3. 半導体基板表面のデバイス領域に電界効果トランジスタを形成するとともに、該半導体基板表面のグリッド領域に放電用高濃度不純物領域を形成する第１工程と、
   前記半導体基板上に中間絶縁膜を形成する第２工程と、
   前記デバイス領域上の該中間絶縁膜に設けられた第１コンタクトホールを介して前記電界効果トランジスタのゲート電極に接続され且つ前記グリッド領域上の該中間絶縁膜に設けられた第２コンタクトホールを介して前記放電用高濃度不純物領域に接続された配線パターンを、ドライエッチング法を用いて形成する第３工程と、
   前記デバイス領域と前記グリッド領域との境界を切断する第４工程と、
   を含むことを特徴とする半導体装置の製造方法。
4. 前記第３工程が、
   前記中間絶縁膜をエッチング加工することにより、前記電界効果トランジスタのゲート電極上に前記第１コンタクトホールを形成するとともに前記放電用高濃度不純物領域上に前記第２コンタクトホールを形成するコンタクトホール形成工程と、
   前記第１、第２コンタクトホール内および前記中間絶縁膜上に導電性材料層を堆積する堆積工程と、
   前記中間絶縁膜上の前記導電性材料層をドライエッチング法を用いて加工することにより、前記配線パターンを形成するパターニング工程と、
   を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第３工程が、
   前記デバイス領域と前記グリッド領域とを跨ぐ領域間配線パターンを、非金属導電材料で形成する領域間配線工程と、
   前記中間絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記中間絶縁膜および前記層間絶縁膜をエッチング加工することにより、前記電界効果トランジスタのゲート電極上に前記第１コンタクトホールを形成し、前記放電用高濃度不純物領域上に前記第２コンタクトホールを形成し、前記デバイス領域の前記領域間配線上に第３コンタクトホールを形成し、且つ、前記グリッド領域の前記領域間配線上に第４コンタクトホールを形成するコンタクトホール形成工程と、
   前記第１〜第４コンタクトホール内および前記層間絶縁膜上に導電性材料層を堆積する堆積工程と、
   前記層間絶縁膜上の前記導電性材料層をドライエッチング法を用いて加工することにより、前記第１、第３コンタクトホール間および前記第２、第４コンタクトホール間に領域内配線パターンを形成するパターニング工程と、
   を含むことを特徴とする請求項３に記載の半導体装置の製造方法。

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