JP2006344773A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 占有面積を抑えた簡便な形態でプラズマ処理に伴うチャージングを抑える半導体装置及びその製造方法を提供する。
【解決手段】 層間の絶縁層１７はＭＯＳＦＥＴ Ｑ１を覆い、所定部が貫通されホール１８ｔ，１８ｄが形成されている。ホール１８ｔは、配線用ホールで、配線プラグ部材１９ｔが埋め込まれ、下端部はゲート電極１４に接続されている。配線パターン２１は、配線プラグ部材１９ｔの上端部と接続されている。ホール１８ｄは、ダミー用ホールで、埋め込まれたダミープラグ部材１９ｄは、その下端部が半導体基板１０の基板コンタクト領域１２に接続されている。配線パターン２１形成のために配線層Ｍ１（破線）をドライエッチングしている最中において、ダミープラグ部材１９ｄは、プラズマチャージを放電させる経路となる。
【選択図】 図１

Description

本発明は、半導体装置製造時のウェハプロセスにおいて、プラズマ処理によって発生するチャージングの影響から素子部を保護するダミーパターンを有する半導体装置及びその製造方法に関する。

ウェハプロセスでは、真空中のプラズマ放電現象を利用したＣＶＤ（化学気相成長）、スパッタリング、エッチング、アッシング等の工程が不可欠である。このようなプラズマプロセス中に、トランジスタ素子にはチャージダメージが入り、特性の劣化が引き起こされる。すなわち、ゲート電極等に電荷が蓄積されることにより、薄いゲート絶縁膜に静電気的ストレスが生じ、ゲート絶縁膜の耐圧劣化を招く。

従来、素子のチャージダメージを緩和させる対策として次のような技術が知られている。プラズマチャージを捕集することを目的として、複数のダミー配線パターンを設ける。すなわち、チャージングをダミー配線パターンにより分散させて、ゲート絶縁膜へのダメージを軽減する（例えば、特許文献１参照）。
特開平１０−１５４８０８号公報（３頁、図１）

上記プラズマチャージを捕集するためのダミー配線パターンは、捕集効果を高めるための物理的な構造として、ある一定の大きさを有することが重要である。ダミー配線パターンに関係する表面積や周辺長の多寡に応じて捕集可能なチャージ量が決まってくるからである。つまり、素子の劣化を抑制する効果は、ダミー配線パターンの占有面積に比例すると考えられていた。従って、これらのダミー配線パターンを半導体集積回路内に多く取り込めばよい。しかしながら、半導体集積回路の微細化の進展に伴い、ダミー配線パターンを形成する部分の面積は制限される傾向にある。ダミー配線パターンの占有面積が不十分な場合、プラズマチャージ捕集効果が期待できないことが考えられる。つまり、ダミー配線パターンのサイズを大きくしなければ、特性劣化を招く素子が多くなるという懸念があった。

本発明は上記のような事情を考慮してなされたもので、占有面積を抑えた簡便な形態でプラズマ処理に伴うチャージダメージを抑える半導体装置及びその製造方法を提供しようとするものである。

本発明に係る半導体装置は、半導体基板上に設けられた複数の素子と、前記素子に関係する配線パターンを有する配線層と、前記素子または前記配線パターンを覆う前記配線層間の絶縁層と、前記絶縁層を貫通し、前記素子と前記配線パターンの各接続部分を結ぶ配線プラグ部材と、最上端部が実質電気的にオープンで最下端部が前記半導体基板へ電荷を逃がすノードに接続されたダミープラグ部材と、を具備する。

上記本発明に係る半導体装置によれば、ダミープラグ部材は、その最下端部が半導体基板へ電荷を逃がすノードに接続されている。配線層において配線パターンを形成するエッチング加工ではプラズマを伴う。このエッチング加工では、配線層はエッチングで失われる直前まで連続しており、ダミープラグ部材に電気的に接続される。このエッチングで失われる配線層をアンテナにすることでプラズマチャージを捕集する。配線パターン形成後は、チャージ捕集用のアンテナ構造は見かけ上無くすることもできる。従って、実質的な回路集積への影響は極めて少ないものとなる。

上記本発明に係る半導体装置において、次のいずれかの特徴を有することにより、プラズマチャージ捕集性能の向上、よりいっそう集積性に富むと共に信頼性ある半導体集積回路構成が期待できる。
前記ダミープラグ部材は、前記配線パターンのうち隣り合う配線パターン間においてその下方の前記絶縁層を貫通して設けられることを特徴とする。
前記ダミープラグ部材は、前記配線プラグ部材の一つと同じ工程で形成される埋め込み金属で構成されていることを特徴とする。
前記ダミープラグ部材は、前記配線層のパターンを挟んで２個以上ストレートビア状に接続されていることを特徴とする。
前記素子は、絶縁ゲート型の素子を含むことを特徴とする。
前記素子はＭＯＳＦＥＴを含み、前記配線プラグ部材の一つが前記ＭＯＳＦＥＴのゲート電極との接続を有することを特徴とする。
前記ダミープラグ部材の最上端部は、前記絶縁層と接触していることを特徴とする。
前記ダミープラグ部材の最下端部は、前記半導体基板に設けられた不純物拡散層と接触していることを特徴とする。

本発明に係るより好ましい半導体装置は、半導体基板上の分離用絶縁膜と、前記分離用絶縁膜に囲まれた前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を隔てて両側の前記半導体基板表面に形成されたソース／ドレイン領域と、前記ゲート電極及び前記ソース／ドレイン領域上を覆う絶縁層と、前記絶縁層を貫通し、前記ゲート電極に接続される配線プラグ部材と、前記絶縁層上に設けられる配線層で、前記配線プラグ部材と接続される配線パターンと、前記配線パターン上を覆う次層の絶縁層と、前記配線パターン近傍下方の前記絶縁層を貫通し、最上端部が実質電気的にオープンで、最下端部が前記半導体基板へ電荷を逃がすノードに接続されたダミープラグ部材と、
を具備する。

上記本発明に係る半導体装置によれば、ダミープラグ部材は、その最下端部が半導体基板へ電荷を逃がすノードに接続されている。ゲート絶縁膜につながる配線層において配線パターンを形成するエッチング加工ではプラズマを伴う。このエッチング加工では、配線層はエッチングで失われる直前まで連続しており、ダミープラグ部材に電気的に接続される。このエッチングで失われる配線層をアンテナにすることでプラズマチャージを捕集し、ゲート絶縁膜へのダメージを軽減する。配線パターン形成後は、チャージ捕集用のアンテナ構造は見かけ上無くすることもできる。従って、実質的な回路集積への影響は極めて少ないものとなる。

上記本発明に係る半導体装置において、次のいずれかの特徴を有することにより、プラズマチャージ捕集性能の向上、よりいっそう集積性に富むと共に信頼性ある半導体集積回路構成が期待できる。
前記配線パターンは、隣り合う配線パターンとの間が０.３μｍ以下の領域があり、前記ダミープラグ部材は、前記隣り合う配線パターン間においてその下方に設けられることを特徴とする。
前記ダミープラグ部材は、その最上端部が前記次層の絶縁層で覆われていることを特徴とする。
前記ダミープラグ部材と前記配線プラグ部材は、タングステンを含む埋め込み金属で構成されていることを特徴とする。
前記ダミープラグ部材は、前記配線層のパターンを挟んで２個以上ストレートビア状に接続されていることを特徴とする。

本発明に係る半導体装置の製造方法は、半導体基板上に複数の素子を形成する工程と、前記素子上を覆う絶縁層を形成する工程と、前記絶縁層を選択的に貫通し、前記素子に関係する接続部分を露出させる配線用ホール及び前記半導体基板への放電経路を確保するためのダミー用ホールを形成する工程と、前記配線用ホール及びダミー用ホールに金属を埋め込み、それぞれ配線プラグ部材及びダミープラグ部材を形成する工程と、配線プラグ部材及びダミープラグ部材上を含んで前記絶縁層上に配線部材を形成する工程と、前記配線部材上にエッチングマスクを形成する工程と、前記エッチングマスクに従って前記配線部材を、前記ダミープラグ部材への接触を保ちながらドライエッチングし、前記ダミープラグ部材への接触を断って前記配線プラグ部材に接続部分を有する配線パターンを形成する工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、ダミー用ホールの形成及びダミープラグ部材の形成により、半導体基板へ電荷を逃がす放電経路が確保される。配線パターンを形成する際における配線部材のドライエッチングではプラズマを伴う。配線部材のドライエッチング中、ダミープラグ部材によって半導体基板への放電経路が保たれる。すなわち、配線部材はエッチングで失われる直前まで連続しており、ゲート電極に接続される配線パターンのチャージもダミープラグ部材を介して放電されている。つまり、エッチングで失われる配線部材をチャージ捕集用のアンテナにすることでゲート絶縁膜へのプラズマチャージの影響を軽減する。配線パターン形成後は、チャージ捕集用のアンテナ構造は見かけ上無くすることもできる。従って、実質的な回路集積への影響は極めて少ないものとなる。

なお、上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を有することにより、プラズマチャージ捕集性能の向上、よりいっそう集積性に富むと共に信頼性ある半導体集積回路構成が期待できる。
前記ダミープラグ部材上の前記配線部材は、前記ドライエッチングにより最終的に除去されることを特徴とする。
前記配線部材上を覆う次層の絶縁層を前記ダミープラグ部材の放電経路とのつながりを持ったまま形成する工程をさらに含むことを特徴とする。
前記ダミープラグ部材上の前記配線部材は、さらに上層のダミープラグ部材形成時の放電経路接続部として残し、最終的に放電経路を保持しているダミープラグ部材の最上端部は次層の絶縁層で覆われるようにすることを特徴とする。

発明を実施するための形態

図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。一導電型の半導体基板１０上に素子分離絶縁膜１１が形成され、複数の素子が形成されているが、ここではそのうちの一素子であるＭＯＳＦＥＴ Ｑ１を示す。ここで示す半導体基板１０は、半導体基板１０と同じ導電型または逆導電型のウェル領域であることも考えられる。素子分離絶縁膜１１は、例えばＳＴＩ（shallow trench isolation）技術を用いて形成されたトレンチ素子分離膜である。ＭＯＳＦＥＴ Ｑ１は、薄い酸化膜であるゲート絶縁膜１３を介してゲート電極１４が形成され、サイドウォール１５が形成されている。ゲート電極１４を隔てて両側の半導体基板１０表面には、この断面では示されないソース／ドレイン領域（破線１６）が形成されている。なお、図示しないが、ＭＯＳＦＥＴ Ｑ１は、サリサイドプロセスを経て、ゲート電極１４及びソース／ドレイン領域の上部がシリサイド化されていてもよい。

層間の絶縁層１７はＭＯＳＦＥＴ Ｑ１を覆い、所定部が貫通されホール１８ｔ，１８ｄが形成されている。ホール１８ｔは、配線用ホールである。配線プラグ部材１９ｔは、ホール１８ｔ内を埋め込み、下端部はゲート電極１４に接続されている。複数の配線パターン２１の一つは、配線プラグ部材１９ｔの上端部と接続されている。配線パターン２１は、絶縁層１７上の配線層Ｍ１（破線）を、プラズマの伴うドライエッチングでパターニングしたものである。

ホール１８ｄは、ダミー用ホールとして設けられている。ダミープラグ部材１９ｄは、ホール１９ｄ内を埋め込み、下端部は半導体基板１０の基板コンタクト領域１２に接続されている。基板コンタクト領域１２は、半導体基板１０と逆導電型の不純物拡散領域を有する。ダミープラグ部材１９ｄは、半導体基板１０にダイオード接続されている。なお、基板コンタクト領域１２は、基板と導通が取れていればよく、半導体基板１０と逆導電型の不純物拡散領域の他、半導体基板１０と同一導電型の不純物拡散領域としてもよい。

上記実施形態によれば、ダミープラグ部材１９ｄは、その最上端部が実質電気的にオープンで、その最下端部が半導体基板１０へ電荷を逃がすノード（１２）に接続されている。配線パターン２１は、破線の配線層Ｍ１を、プラズマの伴うドライエッチングで選択的にエッチングし、パターニングしたものである。従って、配線層Ｍ１は、不要部分がエッチングで失われる直前まで連続しており、ダミープラグ部材１９ｄに電気的に接続される。このエッチングで失われる部分を含んだ配線層Ｍ１は、配線パターン２１が個々に形成されるまでプラズマチャージを捕集するアンテナとなる。配線パターン２１形成後は、チャージ捕集用のアンテナ構造は見かけ上無くすることもできる。例えば配線パターン２１間のスペース下の絶縁層１７を貫通するダミープラグ部材１９ｄを形成するようにすればよい。従って、実質的な回路集積または回路設計への影響は極めて少ないものとなる。

図９（ａ），（ｂ）は、それぞれウェハ上に構成した実験回路を示す概略平面図である。また、図１０は、上記実験回路における配線パターンのエッチング工程途中の要部を示す概略断面図である。

図９（ａ）では、くし形構造のアンテナ配線パターンＰ１が、検出部ＤＥＴであるＭＯＳＦＥＴのゲート電極Ｇに接続されている。図９（ｂ）は、図９（ａ）と同様構成であるが、上記くし形構造の相互接続線１０１，１０２を除いた配線パターンＰ２を準備する。これら各配線パターンＰ１，Ｐ２は、図示のように、配線長（Ｌ１＝Ｌ２）、配線幅（Ｗ１＝Ｗ２）、配線間隔（Ｓ１＝Ｓ２）、総合的本数Ｎが等しくなるよう形成され、検出部ＤＥＴに比較して所定数倍（二千〜三千倍の間）の面積を有する。

図９（ａ），（ｂ）両パターン形成後に捕集されるチャージダメージは、検出部ＤＥＴに接続されたパターン部分に限定される。従って、図９（ａ）は、くし型構造全域がアンテナ回路となってチャージダメージが捕集され、検出部ＤＥＴ（ＭＯＳＦＥＴのゲート絶縁膜）に影響する。これに対し、図９（ｂ）は、中央部の直線パターン１０３のみがアンテナ回路となってチャージダメージが捕集され検出部ＤＥＴに影響するので、前者よりチャージダメージが小さいことは自明である。

しかしながら、実際にドライエッチング技術を用いて図９（ａ）、図９（ｂ）の各構成をそれぞれのウェハ上に複数形成すると、検出部ＤＥＴ（ＭＯＳＦＥＴ）の不良率は、両者とも大差のない結果となった。その理由は、図１０に示すように、配線パターンの形成過程において、図９（ａ）、図９（ｂ）両パターンいずれも配線層が連続している状態が続くことにある。つまり、回路設計上、検出部ＤＥＴにつながらない配線層部分もプラズマチャージに大きな影響を及ぼしていることがわかる。

上記実験結果により、配線密度が高く、プラズマチャージ捕集のためのダミー配線が配置できない場合、本発明の構成が効果を発揮する。すなわち、ダミープラグ部材は、配線パターンのうち隣り合う配線パターン間においてその下方の絶縁層を貫通して設けられるようにすれば、なるべく集積度に影響を与えずにプラズマチャージ捕集のための回路を組み込むことができる。これにより、素子へのダメージを回避することができる。

図２〜図４は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。第１実施形態と同様の箇所には同一の符号を付して説明する。
図２に示すように、一導電型の半導体基板１０上にＳＴＩ技術による素子分離絶縁膜１１が形成され、複数の素子が形成される。そのうちの一素子であるＭＯＳＦＥＴ Ｑ１は、薄い酸化膜であるゲート絶縁膜１３を介してゲート電極１４が形成される。ゲート電極１４にはサイドウォール１５が形成される。ゲート電極１４を隔てて両側の半導体基板１０表面には、この断面では示されないソース／ドレイン領域（破線１６）が形成されている。また、半導体基板１０の所定領域には半導体基板１０と逆導電型の基板コンタクト領域１２が形成される。なお、基板コンタクト領域１２は、基板と導通が取れていればよく、半導体基板１０と逆導電型の不純物拡散領域の他、半導体基板１０と同一導電型の不純物拡散領域としてもよい。

次に、ＣＶＤ法を利用して、ＭＯＳＦＥＴ Ｑ１を含む素子上を被うように層間の絶縁層１７を形成する。その後、絶縁層１７をＣＭＰ（化学的機械的研磨）またはエッチバックにより平坦化する。次に、フォトリソグラフィ技術、エッチング技術を利用して、素子の接続部へ至るホール１８ｔ、及び基板１０への接続部（基板コンタクト領域１２）に至るホール１８ｄを同時に形成する。ホール１８ｔは配線用ホール、ホール１８ｄはダミー用ホールである。これらホール１８ｔ，１８ｄに図示しないバリア膜の被覆後、熱ＣＶＤ法によってＷ（タングステン）を埋め込み、ＣＭＰ（またはエッチバック）により平坦化して、配線プラグ部材１９ｔ及びダミープラグ部材１９ｄを形成する。次に、配線プラグ部材１９ｔ及びダミープラグ部材１９ｄ上を含む絶縁層１７上にスパッタ法を用いて配線層Ｍ１を形成する。配線層Ｍ１は、図示しないＴｉ／ＴｉＮ積層膜等のバリア膜を下地に被覆し、主配線部材のアルミニウム合金、その上部に図示しないＴｉＮ膜等のキャップ膜を被覆する。

次に、図３に示すように、配線層Ｍ１に対し、フォトリソグラフィ工程等を経て、レジストやハードマスク等のエッチングマスク３３を形成する。このエッチングマスク３３に従って、ドライエッチングを実施する。このドライエッチング工程はプラズマを伴う。ドライエッチング工程中、配線層Ｍ１は連続しており、プラズマチャージの対象となる大きなアンテナ回路となっている。ダミープラグ部材１９ｄは、最終的にエッチングで失われる配線パターン間の下方に存在する。従って、ドライエッチング工程中のプラズマチャージはダミープラグ部材１９ｄを介して基板１０へ放電される。

次に、図４に示すように、ドライエッチング工程が終了し、所望の配線パターン２１が形成される。配線パターン２１の一つは配線プラグ部材１９ｔと接続される。ダミープラグ部材１９ｄは、ドライエッチング工程が終了して配線パターン２１が形成された後、配線パターン２１とは電気的な関係が断たれる。次に、ＣＶＤ法を利用して、配線パターン２１上を被うように層間の絶縁層２７を形成する。ダミープラグ部材１９ｄは、この絶縁層２７のＣＶＤ形成時によるチャージダメージを基板１０へ逃がし、緩和する効果も期待できる。

上記実施形態によれば、ダミープラグ部材１９ｄは、その最上端部が実質電気的にオープンで、その最下端部が半導体基板１０へ電荷を逃がすノード（１２）に接続される。配線パターン２１の形成工程では、配線層Ｍ１を、プラズマの伴うドライエッチングで選択的にエッチングする。配線層Ｍ１は、不要部分がエッチングで失われる直前まで連続しており、ダミープラグ部材１９ｄに電気的に接続される。すなわち、このエッチングで失われる部分を含んだ配線層Ｍ１は、配線パターン２１が個々に形成されるまでプラズマチャージを捕集するアンテナとなる。

ダミープラグ部材１９ｄは、配線パターン２１間のスペース下の絶縁層１７を貫通するよう配置する。配線パターン２１の密な領域は、疎の領域よりも、エッチングで失われるべき領域が長く残留する。従って、ダミープラグ部材１９ｄは、隣り合う配線パターンとの間が狭い、好ましくは隣り合う配線パターンとの間の距離Ｄが０.３μｍ以下の領域に関し、その下方に設けるといっそうディスチャージ効果が発揮される。素子（ゲート絶縁膜）に最も近い第１層目金属配線においてプラズマダメージを緩和することができれば、素子に対し相当の信頼性向上に寄与する。配線パターン２１形成後は、チャージ捕集用のアンテナ構造は見かけ上無くすることができる。従って、実質的な回路集積または回路設計への影響は極めて少ないものとなる。

図５〜図７は、それぞれ本発明の第３実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。第１実施形態と同様の箇所には同一の符号を付して説明する。
図５に示すように、半導体基板１０上に図示しない前記第２実施形態と同様のＭＯＳＦＥＴ等を含む複数の素子が形成され、そのうちのＭＯＳＦＥＴ Ｑ１を示す。半導体基板１０の所定領域には半導体基板１０と逆導電型の基板コンタクト領域１２が形成される。なお、基板コンタクト領域１２は、基板と導通が取れていればよく、半導体基板１０と逆導電型の不純物拡散領域の他、半導体基板１０と同一導電型の不純物拡散領域としてもよい。その後、層間の絶縁層１７を形成し、平坦化する。次に、フォトリソグラフィ技術、エッチング技術を利用して、素子の接続部へ至るホール１８ｔ、及び基板１０への接続部（基板コンタクト領域１２）に至るホール１８ｄを同時に形成する。ホール１８ｔは配線用ホール、ホール１８ｄはダミー用ホールである。これらホール１８ｔ，１８ｄに図示しないバリア膜の被覆後、熱ＣＶＤ法によってＷを埋め込み、平坦化して、配線プラグ部材１９ｔ及びダミープラグ部材１９ｄを形成する。

次に、配線プラグ部材１９ｔ及びダミープラグ部材１９ｄ上を含む絶縁層１７上にスパッタ法を用いて配線層Ｍ１を形成する。配線層Ｍ１は、図示しないＴｉ／ＴｉＮ積層膜等のバリア膜を下地に被覆し、主配線部材のアルミニウム合金、その上部に図示しないＴｉＮ膜等のキャップ膜を被覆する。

次に、図６に示すように、配線層Ｍ１に対し、図示しないレジストマスクを形成し、ドライエッチングを実施する。このドライエッチング工程はプラズマを伴う。ドライエッチング工程中、配線層Ｍ１は破線のごとく連続しており、プラズマチャージの対象となる大きなアンテナ回路となっている。この配線層Ｍ１では、所定の配線プラグ部材１９ｔと接続される配線パターン２１の形成と共にダミービアパターン２１ｄの形成も含まれる。ダミービアパターン２１ｄは、ダミープラグ部材１９ｄと接続するためのビアパターンである。ドライエッチング工程中のプラズマチャージはダミープラグ部材１９ｄを介して基板１０へ放電される。

次に、図７に示すように、ドライエッチング工程が終了して所望の配線パターン２１、ダミービアパターン２１ｄが形成される。ダミープラグ部材１９ｄは、ドライエッチング工程が終了して配線パターン２１が形成された後、配線パターン２１とは電気的な関係が断たれるが、ダミービアパターン２１ｄと接続されている。次に、ＣＶＤ法を利用して、配線パターン２１、ダミービアパターン２１ｄ上を被うように層間の絶縁層２７を形成する。ダミープラグ部材１９ｄは、この絶縁層２７のＣＶＤ形成時によるチャージダメージを基板１０へ逃がし、緩和する効果も期待できる。その後、層間の絶縁層２７を形成し、平坦化する。

次に、フォトリソグラフィ技術、エッチング技術を利用して、所定の配線パターン２１、ダミービアパターン２１ｄに至るホール２８ｔ，２８ｄを同時に形成する。ホール２８ｔは配線用ホール、ホール２８ｄはダミー用ホールである。これらホール２８ｔ，２８ｄに図示しないバリア膜の被覆後、熱ＣＶＤ法によってＷを埋め込み、平坦化して、配線プラグ部材２９ｔ及びダミープラグ部材２９ｄを形成する。

次に、配線プラグ部材２９ｔ及びダミープラグ部材２９ｄ上を含む絶縁層２７上にスパッタ法を用いて配線層Ｍ２を形成する。配線層Ｍ２は、図示しないＴｉ／ＴｉＮ積層膜等のバリア膜を下地に被覆し、主配線部材のアルミニウム合金、その上部に図示しないＴｉＮ膜等のキャップ膜を被覆する。

次に、図８に示すように、配線層Ｍ２に対し、図示しないエッチングマスクを形成し、プラズマを伴うドライエッチングを実施する。ドライエッチング工程の最中、配線層Ｍ２は破線のごとく連続しており、プラズマチャージの対象となる大きなアンテナ回路となっている。ダミープラグ部材２９ｄは、最終的にエッチングで失われる配線パターン間の下方に存在する。従って、ドライエッチング工程中のプラズマチャージは、ダミープラグ部材２９ｄ、ダミービアパターン２１ｄ、ダミープラグ部材１９ｄを介して基板１０へ放電される。このように、ドライエッチング工程が終了して所定の配線プラグ部材２９ｔと接続される配線パターン３１が形成される。ダミープラグ部材２９ｄは、ドライエッチング工程が終了して配線パターン３１が形成された後、配線パターン３１とは電気的な関係が断たれる。次層の層間の絶縁層３７は、配線パターン３１、ダミープラグ部材２９ｄ上を覆う。

上記実施形態によれば、プラズマチャージの放電経路は、半導体基板１０へ電荷を逃がすノード（１２）に接続されるダミープラグ部材１９ｄ、ダミービアパターン２１ｄ、ダミープラグ部材２９ｄで示すように、トレートビア状に設けることができる。このようなストレートビア状の構造にすれば、各配線層において、エッチングや層間の絶縁層の形成等で発生するプラズマチャージを緩和することができる。このストレートビア状の構造をユニット的なダミープラグ部材としてみた場合、やはり、最上端部が絶縁層で覆われるなどして実質電気的にオープンで、最下端部が半導体基板１０へ電荷を逃がすノード（１２）に接続される構成となる。ストレートビア状の構造は、第２実施形態に比べて、各配線層でストレートビア分のスペースが必要になるが、占有面積は僅かである。従って、実質的な回路集積または回路設計への影響は極めて少ないものと考えられる。

以上説明したように本発明によれば、ダミー用ホールの形成及びダミープラグ部材の形成により、半導体基板へ電荷を逃がす放電経路が確保される。すなわち、ダミープラグ部材は、その最下端部が半導体基板へ電荷を逃がすノードに接続されている。プラズマを伴う配線層のエッチング加工では、配線層はエッチングで失われる直前まで連続している。これに着目して、ダミープラグ部材をエッチングで失われる配線層領域に接続されるよう設ける。エッチングで失われる配線層をチャージ捕集用のアンテナにすることでゲート絶縁膜へのプラズマチャージの影響を軽減する。これにより、素子へのダメージを回避することができる。配線パターン形成後は、チャージ捕集用のアンテナ構造は見かけ上無くすることもできる。あるいは、ストレートビア状の構造物が残る。これらの残留構造は集積回路上、僅かな占有面積で済む。従って、実質的な回路集積への影響は極めて少ないものとなる。この結果、占有面積を抑えた簡便な形態でプラズマ処理に伴うチャージダメージを抑える半導体装置及びその製造方法を提供することができる。

なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。

第１実施形態に係る半導体装置の要部を示す断面図。 第２実施形態に係る半導体装置の製造方法を工程順に示す第１断面図。 図２に続く第２断面図。 図３に続く第３断面図。 第３実施形態に係る半導体装置の製造方法を工程順に示す第１断面図。 図５に続く第２断面図。 図６に続く第３断面図。 図７に続く第３断面図。 ウェハ上に構成した実験回路を示す各概略平面図。 図９の配線パターンのエッチング工程途中の要部を示す概略断面図。

符号の説明

１０…半導体基板、１１…素子分離絶縁膜、１２…基板コンタクト領域、１３…ゲート絶縁膜、１４，Ｇ…ゲート電極、１５…サイドウォール、１６…ソース／ドレイン領域、１７，２７…層間の絶縁層、１８ｔ，２８ｔ…配線用ホール、１８ｄ，２８ｄ…ダミー用ホール、１９ｔ，２９ｔ…配線プラグ部材、１９ｄ，２９ｄ…ダミープラグ部材、２１，３１，Ｐ１，Ｐ２…配線パターン、２１ｄ…ダミービアパターン、３３…エッチングマスク、１０１，１０２…相互接続線、１０３…直線パターン、Ｑ１…ＭＯＳＦＥＴ、Ｍ１，Ｍ２…配線層、ＤＥＴ…検出部。

Claims (17)

1. 半導体基板上に設けられた複数の素子と、
   前記素子に関係する配線パターンを有する配線層と、
   前記素子または前記配線パターンを覆う前記配線層間の絶縁層と、
   前記絶縁層を貫通し、前記素子と前記配線パターンの各接続部分を結ぶ配線プラグ部材と、
   最上端部が実質電気的にオープンで最下端部が前記半導体基板へ電荷を逃がすノードに接続されたダミープラグ部材と、
   を具備する半導体装置。
2. 前記ダミープラグ部材は、前記配線パターンのうち隣り合う配線パターン間においてその下方の前記絶縁層を貫通して設けられる請求項１に記載の半導体装置。
3. 前記ダミープラグ部材は、前記配線プラグ部材の一つと同じ工程で形成される埋め込み金属で構成されている請求項１または２に記載の半導体装置。
4. 前記ダミープラグ部材は、前記配線層のパターンを挟んで２個以上ストレートビア状に接続されている請求項１〜３いずれか一つに記載の半導体装置。
5. 前記素子は、絶縁ゲート型の素子を含む請求項１〜４いずれか一つに記載の半導体装置。
6. 前記素子はＭＯＳＦＥＴを含み、前記配線プラグ部材の一つが前記ＭＯＳＦＥＴのゲート電極との接続を有する請求項１〜４いずれか一つに記載の半導体装置。
7. 前記ダミープラグ部材の最上端部は、前記絶縁層と接触している請求項１〜６いずれか一つに記載の半導体装置。
8. 前記ダミープラグ部材の最下端部は、前記半導体基板に設けられた不純物拡散層と接触している請求項１〜７いずれか一つに記載の半導体装置。
9. 半導体基板上の分離用絶縁膜と、
   前記分離用絶縁膜に囲まれた前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極を隔てて両側の前記半導体基板表面に形成されたソース／ドレイン領域と、
   前記ゲート電極及び前記ソース／ドレイン領域上を覆う絶縁層と、
   前記絶縁層を貫通し、前記ゲート電極に接続される配線プラグ部材と、
   前記絶縁層上に設けられる配線層で、前記配線プラグ部材と接続される配線パターンと、
   前記配線パターン上を覆う次層の絶縁層と、
   前記配線パターン近傍下方の前記絶縁層を貫通し、最上端部が実質電気的にオープンで、最下端部が前記半導体基板へ電荷を逃がすノードに接続されたダミープラグ部材と、
   を具備する半導体装置。
10. 前記配線パターンは、隣り合う配線パターンとの間が０.３μｍ以下の領域があり、前記ダミープラグ部材は、前記隣り合う配線パターン間においてその下方に設けられる請求項９に記載の半導体装置。
11. 前記ダミープラグ部材は、その最上端部が前記次層の絶縁層で覆われている請求項９または１０に記載の半導体装置。
12. 前記ダミープラグ部材と前記配線プラグ部材は、タングステンを含む埋め込み金属で構成されている請求項９〜１１いずれか一つに記載の半導体装置。
13. 前記ダミープラグ部材は、前記配線層のパターンを挟んで２個以上ストレートビア状に接続されている請求項９〜１２いずれか一つに記載の半導体装置。
14. 半導体基板上に複数の素子を形成する工程と、
    前記素子上を覆う絶縁層を形成する工程と、
    前記絶縁層を選択的に貫通し、前記素子に関係する接続部分を露出させる配線用ホール及び前記半導体基板への放電経路を確保するためのダミー用ホールを形成する工程と、
    前記配線用ホール及びダミー用ホールに金属を埋め込み、それぞれ配線プラグ部材及びダミープラグ部材を形成する工程と、
    配線プラグ部材及びダミープラグ部材上を含んで前記絶縁層上に配線部材を形成する工程と、
    前記配線部材上にエッチングマスクを形成する工程と、
    前記エッチングマスクに従って前記配線部材を、前記ダミープラグ部材への接触を保ちながらドライエッチングし、前記ダミープラグ部材への接触を断って前記配線プラグ部材に接続部分を有する配線パターンを形成する工程と、
    を含む半導体装置の製造方法。
15. 前記ダミープラグ部材上の前記配線部材は、前記ドライエッチングにより最終的に除去される請求項１４に記載の半導体装置の製造方法。
16. 前記配線部材上を覆う次層の絶縁層を前記ダミープラグ部材の放電経路とのつながりを持ったまま形成する工程をさらに含む請求項１４または１５に記載の半導体装置の製造方法。
17. 前記ダミープラグ部材上の前記配線部材は、さらに上層のダミープラグ部材形成時の放電経路接続部として残し、最終的に放電経路を保持しているダミープラグ部材の最上端部は次層の絶縁層で覆われるようにする請求項１４〜１６いずれか一つに記載の半導体装置の製造方法。

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