TWI501294B - 具有嵌埋式低介電係數金屬化的半導體裝置 - Google Patents

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Description

具有嵌埋式低介電係數金屬化的半導體裝置
一般而言，本發明係有關於尖端積體電路，尤指一種具有嵌埋式低介電係數金屬化的半導體裝置。
在現今的超高密度積體電路中，裝置特徵尺寸已經穩定地減小，以增強該半導體裝置的效能及該電路的整體功能性。然而，為了因應特徵尺寸的持續縮小，與尺寸有關的特定問題遂浮出檯面，這些問題至少可部分地抵銷單單藉由簡單的尺寸減少便可獲得的好處。一般而言，舉例來說，電路元件如MOS電晶體及類似者可因該電晶體組件之通道長度減小，而導致較佳的效能特性，從而產生較高的驅動電流能力及增強的切換速度。然而，在減小通道長度時，鄰近電晶體之間的間距亦會同樣地減小，從而限制該導電接觸元件的尺寸，例如，提供電性連接至該電晶體的那些元件，如接觸通孔及類似者，該導電接觸組件可設置在可用的晶片區域(real estate)內。因此，在整體電晶體設計中之導電接觸元件的電阻會變成重大的問題，由於這些組件的截面積亦類似地減小。此外，該接觸通孔的截面積，連同它們所包括的材料特性，可對這些電路元件的有效電阻及整體效能產生重大的影響。
因此，在設計現今的半導體裝置中，改進各種金屬化系統的功能性及效能已經變得很重要。這種改進的一個實例是在積體電路裝置中，增強使用銅金屬化系統、以及在 這種裝置中使用所謂的「低介電係數」介電材料(具有小於3的介電常數的材料)。相較於例如使用鎢作為導電線及通孔的習知金屬化系統，銅金屬化系統呈現改進的電性導電性。相較於具有較高介電常數的其他介電材料，使用低介電係數介電材料亦趨向藉由降低串音而改進信號雜訊比(S/N比)。然而，使用這種低介電係數介電材料可能會產生問題，因為相較於一些其他介電材料，它們趨向較無法抵抗金屬遷移。
為了討論的目的，第1圖係例示的半導體裝置100之簡化及示意的截面視圖，亦為例示的eDRAM(嵌埋式動態隨機存取記憶體)裝置。如此處所示，在基板102中及上方形成該eDRAM，並且，一般而言，其係包括邏輯區域104，其中在該邏輯區域104中可形成各種邏輯裝置、以及記憶體陣列106，其中在記憶體陣列106中可形成各種記憶體元件。該邏輯區域104及該記憶體陣列106被隔離結構(例如，例示的溝槽隔離結構108)加以分離。該記憶體陣列106包含複數示意地顯示的電容器110(例如，單側式電容器)，該電容器110電性連接至板接觸111。在非低介電係數介電材料(具有大於3的介電常數的材料)層112中形成該電容器110，例如，二氧化矽，係形成在該基板102的表面上方。通常藉由延伸長度接觸114製造電性連接至該裝置的邏輯區域104。在第1圖所示的實施例中，在形成該延伸長度接觸114之前，形成在該記憶體陣列106中的電容器110。
在該層112上方形成蝕刻停止層116，並且，形成含銅金屬化元件，例如，金屬線118及通孔120，以提供電性連接至該邏輯區域104及該記憶體陣列106。在介電材料層122中形成該含銅金屬化元件，該介電材料層122通常包含低介電係數材料，以增強該含銅金屬化元件的效能。一般而言，該延伸長度接觸114包含導電材料如鎢。該延伸長度接觸114的縱橫比(aspect ratio)通常非常高，並且可為15-20的等級。這種高縱橫比開口無法被銅穩定地填充。此外，在不容易以任何材料填充高縱橫比開口的情況下，該延伸長度接觸114的開口之縱橫比趨向於限制該記憶體陣列106中的電容器110之高度。
第1圖係顯示該例示裝置100具有數個不希望的態樣。首先，相較於如果將銅用於該延伸長度接觸114，則該裝置100將如何操作，使用非銅延伸長度接觸114可能降低該裝置100的操作效率。此外，在該層112中使用較高介電係數介電材料(當其相關於該電容器110的效能時，趨向有益的)，趨向對於該裝置110的信號雜訊比會造成傷害。
本發明係有關於避免或至少降低以上所確認的一個或多個問題的效應之方法及裝置。
以下介紹本發明的簡化概要，以為了提供此處所揭露之一些態樣的基本瞭解。此概要並非該發明的詳盡綜述，亦不打算確認此處所揭露的標的之關鍵或重要元件。唯一 目的是以簡化的形式介紹一些態樣，以作為之後所討論的更詳細描述之序文。
一般而言，此處所揭露的標的係有關於具有嵌埋式低介電係數金屬化的半導體裝置及製造這種裝置的方法。揭露一種方法，其包含在半導體裝置的邏輯區域中形成導電地連接至複數邏輯裝置的複數銅金屬化層、以及在形成該複數銅金屬化層後，在該半導體裝置的記憶體陣列中形成複數電容器。在一個例示實施例中，是以沒有低介電係數介電材料(介電係數值小於3)表示以個別電容器與圍繞該記憶體陣列的溝槽之間的方式形成該電容器，但在低介電係數介電材料層中，形成在該邏輯區域中的銅金屬化層。
亦揭露一種半導體裝置，其包含區域、記憶體陣列、導電接觸板及複數銅金屬化層，其中，該區域包括複數邏輯裝置，該記憶體陣列包括複數電容器，該導電接觸板導電地連接至該複數電容器，而該複數銅金屬化層導電地連接至該邏輯裝置，並且，該複數銅金屬化層置於低於該導電接觸板的底表面高度的高度處。
本標的之各種例示實施例將描述如下。為了簡潔起見，並非實際實作所有的特徵均會在說明書中有所描述。當然，將體會到，在任何這種實際實作的發展中，必需作出許多實作特定決定，以完成發展者的特定目標，例如，符合與系統相關及與商業相關的限制，其將隨著實作的不同而有所變化。此外，將體會到，這種發展努力可能是複 雜且耗時的，但將會是本領域中具有此發明利益之熟悉此技藝之人士所從事的例行工作。
現在，將參考該等附加的圖式加以描述本標的。各種結構及裝置是以本領域中熟悉此技藝之人士所習知的細節而示意地顯示在該等圖式中，以僅供解釋之用，而不致於模糊本發明。然而，包含該附加的圖式，以描述及解釋本發明的例示實例。此處所使用的文字及詞句，應瞭解並解讀為具有與相關領域中熟悉此技藝之人士對於那些文字及詞句的瞭解相同的意義。此處的術語或詞句的一致用法並不暗示該術語或詞句有特別的定義，亦就是，不同於本領域中熟悉此技藝之人士所瞭解之通常意義不同的定義。如果術語或詞句打算具有除了熟悉此技藝之人士所瞭解以外的特定意義，則這種特別定義將明白地在說明書中以明確的方式加以提及，該明確的方式會直接且毫無疑義地提供該術語或詞句的特別定義。
第2圖係顯示此處所揭露的新穎半導體裝置200的一個例示實施例。在該顯示的實施例中，該例示裝置200為具有複數例示雙側式電容器210的eDRAM，在該裝置200的記憶體陣列206中形成該等雙側式電容器210。當然，本領域中熟悉此技藝之人士在讀完本申請案後，將立即瞭解到此處所揭露的發明並非限制於採用雙側式電容器的半導體裝置之應用。舉例來說，本發明可以特定的製程流程修改，例如，此處不特定顯示的額外蝕刻及沉積步驟，而立即與採用單側式電容器的半導體裝置一起使用。
如第2圖所示，該半導體裝置200包含形成在例示基板202中及上方的邏輯區域204及記憶體陣列206，該邏輯區域204及該記憶體陣列206被例示隔離結構(例如，例示溝槽隔離結構208)加以分離。在該記憶體陣列206中形成複數例示雙側式電容器210，並且它們是導電地連接至導電接觸板211。包含導電材料的溝槽213圍繞該記憶體陣列206中的電容器210。在一個實施例中，該溝槽213是以該導電材料層及該介電層(用來製造該電容器210)以及該導電材料(用來製造該導電接觸板211)所填充。該裝置200亦包括複數含銅金屬化層，亦就是，線(M1-M4)及通孔(V1-V3)。在該顯示的實施例中，該裝置200包括4個例示銅金屬化層(M1-M4；V1-V3)。然而，如本領域中熟悉此技藝之人士在讀完本申請案後將瞭解到，本發明並不限制於任何特定數量的金屬化層。該裝置200包括第一介電層220、複數低介電係數介電層(222A-D)(藉由具有小於3的介電常數(k)的材料所製造)及複數蝕刻停止層224A-E。該含銅金屬化層M1-M4電性連接至該邏輯陣列204中的接觸205L。該電容器210電性連接至該記憶體陣列106中的例示接觸205M。如第2圖所示，該含銅金屬化層M1-M3有效地取代第1圖中所示的習知裝置100中顯示的延伸長度接觸114。此外，在第2圖中所示及此處所描述的新穎裝置中，在低介電係數介電材料層222A-C中形成該金屬化層M1-M3，相較於該習知半導體裝置100中的延伸長度接觸114，其中，在具有較高介電常 數的材料層中形成該延伸長度接觸114(例如，二氧化矽)。此外，使用非低介電係數材料(亦就是，具有大於3的介電常數的材料)形成在該記憶體陣列206內的電容器210，但如上所注意的，低介電係數介電材料是使用在該邏輯區域204中。換一種說法，在一個例示實施例中，該電容器210以沒有低介電係數介電材料(介電係數值小於3)表示在該個別電容器210及圍繞該記憶體陣列206的溝槽213之間的這種方式形成，但在低介電係數介電材料層中，形成在該邏輯區域204中的銅金屬化層。
在該裝置200中，於該邏輯區域204中形成該金屬化層M1-M3之後，才形成該電容器210。可使用用於形成銅線及通孔的傳統習知技術(例如，金屬鑲嵌技術)形成該銅金屬化層M1-M4。在此處所揭露的裝置中，由於在該邏輯區域(用於該延伸長度接觸114)中沒有高縱橫比開口要填充，因此，可將低於用於該電容器210的導電接觸211之底部的金屬化層(在該顯示之實施例中的層M1-M3)的數量予以增加至任何希望的數量，這是由於在該邏輯區域204中的金屬化層之後才形成該電容器210。因此，在此處所揭露的裝置200中，該電容器210的高度可大致符合該裝置200的電性要求所需要的。此外，使用此處所揭露的新穎技術，數個該金屬化層(例如，M1-M3)可具有小於該導電接觸板211的底表面211B之高度的集體高度。
第3A-3Q圖係顯示用來形成此處所揭露的例示半導體裝置200之一個例示製程流程。第3A圖為此處所揭露的在 製造的早期階段之半導體裝置200的示意、截面視圖。如此處所示，該裝置200包含該邏輯區域204及該記憶體陣列206，該邏輯區域204及該記憶體陣列206被隔離結構(例如，淺溝槽隔離208)所分離。例示電晶體230(具有源極/汲極)係示意地顯示在該邏輯區域204中。在該記憶體陣列206中顯示例示的字元線232。第3A圖亦顯示在該邏輯區域204中的複數接觸205L、以及在該記憶體陣列206中的複數接觸205M。在該記憶體陣列206中，亦顯示複數位線234及位線接觸234A。在以下的圖式中，為了避免模糊本發明，僅顯示該接觸205L、205M。此外，為了清楚起見，在以下的圖式中，在該邏輯區域204中僅顯示單一接觸205L。本領域中熟悉此技藝之人士在讀完本申請案後將認識到，可採用本發明將金屬化層形成在該邏輯區域204中所有或實質上所有的接觸205L。再者，該例示電晶體230並非為裝置的唯一類型，在該類型中，可在該邏輯區域204中製造這種接觸。因此，此處的有限數量之接觸205L與205M以及該例示電晶體230的示意及簡化顯示，不應被視為對本發明的限制。
第3B圖係顯示已經實施數個製程步驟後的半導體裝置200。一般而言，如此處所揭露的，本發明涉及一種方法，其至少包含在該邏輯區域204中(例如，在該顯示實施例中的M1-M3)已經形成該銅金屬化層後，在該記憶體陣列206中形成該電容器210。再者，使用此處所揭露的方法，可在低介電係數介電材料如該低介電係數介電層 222A-C中形成該銅金屬化層M1-M3，而在該記憶體陣列206中使用非低介電係數介電材料，形成該電容器210。如先前所注意的，在一個實例中，該電容器210是以沒有低介電係數介電材料(介電係數值小於3)展現在該個別電容器210與該溝槽213之間的方式加以形成，而該銅金屬化層(例如，該邏輯區域204中的M1-M3)是形成在低介電係數介電材料層中。另外，此處所揭露的方法包含移除該蝕刻停止層224B、224C中延伸進入該記憶體陣列206的部分，同時將該蝕刻停止層224B、224C在該邏輯區域204中的部分留下來。可藉由習知的匹配及蝕刻技術，完成移除部分該蝕刻停止層224B、224C。
如第3B圖所示，該製程涉及在鄰近該接觸205L、205M的邏輯區域204及記憶體陣列206中形成第一介電層220。該第一介電層220可包含任何非低介電係數材料，例如，二氧化矽，具有大於3的介電常數。針對該蝕刻停止層224A-C而言，該第一介電層220可包含被選擇性蝕刻的材料。在一個例示實施例中，該第一介電層220可為二氧化矽，且可具有50-250奈米(nm)的厚度，將視該電晶體閘極電極的高度及該接觸的高度而定。針對該低介電係數層222A-D及該第一介電層220而言，該蝕刻停止層224A-E可包含被選擇性蝕刻的材料。在一個例示實施例中，該蝕刻停止層224A-E可為氮化矽、碳化矽、BLOCKTM 、或其他類似材料，並且，各者均具有10-50nm的厚度。針對該蝕刻停止層224A-E及該第一介電層220而言，該低介電係數介 電層222A-E可包含被選擇性蝕刻的材料。在一個例示實施例中，該低介電係數介電層222A-D可包含摻雜有碳的氧化矽，且可具有200-600nm的厚度。該蝕刻停止層224A-E不需要全都具有相同材料或相同厚度。同樣地，該低介電係數介電層222A-D不需要全都具有相同材料或相同厚度。該第一介電層220、該蝕刻停止層224A-E及該低介電係數介電層222A-D可使用多種習知的沉積技術加以形成，如化學氣相沉積(CVD)、電漿加強化學氣相沉積(PECVD)、及原子層沉積(ALD)等。
第3B圖係顯示在製造觀點中的半導體裝置200，其中，鄰近該接觸205L、205M已經沉積該第一介電層220，並於其後施予平坦化製程如化學機械研磨。接著，在該第一介電層220上方，形成該蝕刻停止層224A及該低介電係數層222A。接著，在該裝置200上，使用用於形成包含銅的導電線及通孔之任何一種習知技術(例如，金屬鑲嵌技術)加以形成該含銅金屬化M1(例如，金屬線)，其均為本領域中熟悉此技藝之人士所習知。因此，為了不模糊本發明，在該等圖式中並未顯示阻障層及類似者(通常是相關於這種含銅金屬化系統)之細節。注意在該記憶體陣列206中並未移除該蝕刻停止層224A。
接著，如第3C圖所示，在該記憶體陣列206及該邏輯區域204上方，使用習知技術形成該蝕刻停止層224B，並且接著，藉由實施習知的遮罩及蝕刻技術而在該記憶體陣列206上方的區域中被移除。為了不模糊本發明，未顯 示用來圖案化該蝕刻停止層224A的遮罩(例如，光阻)。
再者，如第3D圖所示，形成該低介電係數層222B，並且，該後續金屬化層M2及V1是形成在該低介電係數層222B中，其中，該通孔V1藉由該蝕刻停止層224B延伸，以導電地接觸該金屬線M1。此外，該含銅金屬化結構(例如，線M2及通孔V1)是使用用以形成這種結構的習知技術加以形成。
接著，如第3E圖所示，在該記憶體陣列206及該邏輯區域204上方，使用習知技術形成該蝕刻停止層224C，並且接著，藉由實施習知的遮罩及蝕刻技術而在該記憶體陣列206上方的區域中被移除。此外，為了不模糊本發明，未顯示用來圖案化該蝕刻停止層224C的遮罩(例如，光阻)。
接著，如第3F圖所示，形成該低介電係數層222C，並且，該後續金屬化層M3及V2是形成在該低介電係數層222C中，其中，該通孔V2藉由該蝕刻停止層224C延伸，以導電地接觸該金屬線M2。此外，該含銅金屬化結構、線M3及通孔V2是使用用以形成這種結構的習知技術加以形成。
接著，如第3G圖及第3H圖(該記憶體陣列206的部分平面視圖)所示，在該記憶體陣列206及該邏輯區域204上方，使用習知技術形成該蝕刻停止層224D。之後，在該記憶體陣列206中及鄰近該記憶體陣列206，使用習知的遮罩及蝕刻技術形成複數開口240及圍繞的溝槽213。為 了不模糊本發明，未顯示該遮罩及相關蝕刻步驟。將使用該開口240來形成該記憶體陣列206中的電容器210。因此，該開口240的尺寸、形狀、高度及佈局、以及該電容器210，可依據該特定應用及該裝置200所需的希望或要求的電容性，而加以變化。在此處所示的例示實例中，該開口240在平面視圖中具有大約橢圓形結構(參見第3H圖)，並且，如第3H圖所示，它們是排列成交錯的列及行結構。注意該開口240是藉由蝕刻經過該蝕刻停止層224D、該低介電係數介電層222A-C及該蝕刻停止層224A加以形成。此可藉由實施習知蝕刻技術(乾式異向性蝕刻技術)加以完成，並且，可藉由實施一個或多個蝕刻步驟加以完成。該製程的結果，是在各開口240內暴露該接合250M的表面241。該溝槽213在平面視圖中，可為任何尺寸、形狀或結構。在此處所示的例示實例中，該溝槽213大致上具有矩形結構。在形成該溝槽213中，於蝕刻經過該蝕刻停止層224A的過蝕刻(over etching)應精確地控制，以使該溝槽240T的開口不致於一直延伸經過該第一介電層220，並可能損壞該第一介電層220下方的結構。當該溝槽214被例如各種導電及絕緣材料最終地填充時，它將那個電容器210與其他圍繞結構(例如，該邏輯區域204)有效地隔離。如本領域中熟悉此技藝之人士將認識到，該溝槽213在該電容器210的電性效能或特性中，不會扮演任何重要的角色。
在第3I圖至第3P圖中，僅顯示該記憶體陣列206， 部分該裝置200，以促進用以形成該雙側式電容器210的步驟之討論。此外，該基板202亦將從這些視圖中刪除。如先前所注意的，雙側式電容器及其形成方式已為本領域中熟悉此技藝之人士所習知。因此，所揭露之用以形成這種電容器的特別方法及結構是僅藉由實例加以提供，並且，不應被視為本發明的限制。
如第3I圖所示，在該記憶體陣列206中形成第一導電層250，以及特別是在該開口240、240T中。該第一導電層250可包括任何導電材料，且可藉由各種技術加以形成。在一個例示實施例中，該第一導電層250可為氮化鈦(titanium nitride)，以及可藉由ALD製程而形成5-15nm的厚度。該第一導電層250覆蓋該開口240、240T的側面，且接觸在該記憶體陣列206中的接觸205M之表面241。
接著，如第3J圖所示，移除該第一導電層250置於該蝕刻停止層224D的頂表面225之部分。此可藉由實施習知的蝕刻及/或平坦化方法(例如，化學機械研磨(CMP))加以完成。
接著，如第3K圖及第3L圖(部分平面視圖)所示，實施各種步驟，以移除在該記憶體陣列206內的低介電係數介電材料，例如，層222A-C。此涉及在該蝕刻停止層224D上方形成遮罩244(僅顯示在第3L圖中)。該遮罩244覆蓋該開口240、240T，並且包含暴露該下方的蝕刻停止層224D之複數例示遮罩開口244A(僅顯示其中兩個)。該遮罩224的材料、連同該遮罩開口244A的數量、尺寸及形狀， 可依據該應用而變化。之後，在該記憶體陣列206上方區域中的蝕刻停止層224D上，實施蝕刻製程，藉由該遮罩開口244A所暴露的部分，以選擇性移除該蝕刻停止層224D，但允許在該蝕刻停止層224D中置於該記憶體陣列206上方的其他部分仍然原封不動。該蝕刻停止層224D在該記憶體陣列206上方的剩餘部分將用在隨後的處理中，對於該第一導電層250的直立部分提供機械強度。該蝕刻製程選擇性針對該第一導電層250，移除該蝕刻停止層224D的暴露部分，如在該區域245中所示。所以，如第3L圖所示的蝕刻製程，暴露在該記憶體陣列206中的開口240之外側上的低介電係數介電材料224C，用以進一步蝕刻及移除，如以下所詳細描述的。
接著，如第3M圖所示，實施濕式蝕刻製程，以移除在該溝槽213內之該記憶體陣列206中的低介電係數介電材料，例如，該層222A-C。使用濕式蝕刻製程，使得酸可在以上所描述的蝕刻製程期間，流動經過在該蝕刻停止層224D中所形成的開口，並且，實質地接觸該記憶體陣列206中所有的低介電係數介電材料。此外，在此蝕刻製程期間，該蝕刻停止層224D的剩餘部分仍然原地不動，以對在該第一導電層250中最終將變成部分該電容器210的直立部分提供機械強度。該圍繞的溝槽240T、213有效地防止該濕式化學蝕刻掉在該邏輯區域204中的層222A-D。
再者，如第3N圖所示，在該記憶體陣列206中形成第一電容器絕緣層254，以及特別是在該開口240中及圍 繞溝槽213。該電容器絕緣層254可包括任何非低介電係數絕緣材料，以及可藉由各種技術加以形成。在一個例示實施例中，該電容器絕緣層254可為高介電係數介電材料(介電係數值大於10)，例如，氧化鉿(hafnium oxide)或氧化鋯(zirconium oxide)。該電容器絕緣層254可藉由例如ALD製程加以形成，且可具有2-10nm的厚度。注意，該第一導電層250的直立部分之兩個側面皆被該電容器絕緣層254所覆蓋。
再者，如第30圖所示，在該電容器絕緣層254上的記憶體陣列206中形成第二導電層256。該第二導電層256可包括任何導電材料，且可藉由各種技術加以形成。在一個例示實施例中，該第二導電層256可包括氮化鈦，且可藉由ALD製程而形成5-15nm的厚度。
接著，如第3P圖所示，在該第二導電層256上的記憶體陣列206中形成導電接觸板211，且實質地填充該記憶體陣列206。該導電接觸板211可包括任何導電材料，且可藉由各種技術加以形成。在一個例示實施例中，該導電接觸板211可包括鎢，且可藉由CVD製程而形成50-150nm的厚度271。在該導電接觸板211上方形成遮罩層272，使得上覆該邏輯區域204中的蝕刻停止層224D之材料，亦為部分第一絕緣層254、該第二導電層256及該導電接觸板211，可藉由實施一個或多個蝕刻製程加以移除。
接著，如第3Q圖所示，使用習知技術形成另一個包括金屬線M4及通孔V3的含銅金屬化系統。注意，該導電 接觸板211的底表面211B是在該金屬化層中包括該金屬線M3的上表面275上方。因此，本發明提供形成在低介電係數介電材料中的嵌埋式銅接觸至該裝置200的邏輯區域204中的各種邏輯裝置。此結構可針對該裝置200提供增強的效能能力。鄰近該記憶體陣列之低介電係數材料的出現，會因為該溝槽213的出現，而不致於對該電容器210的功能或容量造成損害，該溝槽213有助於將該記憶體陣列206中的電容器210及其他圍繞構造(包含該邏輯區域204中的低介電係數介電材料)予以隔離。此處所揭露的裝置及方法亦提供該電容器210包含非低介電係數介電材料，從而趨向增強該電容器210的效能。
理想上，該邏輯區域204上方的蝕刻停止材料之厚度281及該記憶體陣列206上方的蝕刻停止材料的厚度282應大約相等，以促進進一步處理。因此，如第3Q圖所示，蝕刻停止層224F可接著形成在該邏輯區域204及該記憶體陣列206的上方。該蝕刻停止層224F可包括類似於先前所描述的其他蝕刻停止層的材料。在一個例示實例中，厚度281、282可約為15-50nm。此厚度類似地可藉由至少兩個替代技術加以完成。首先，可移除該蝕刻停止層224D的剩餘部分，且在該邏輯區域204及該記憶體陣列206上方形成額外的蝕刻停止層224F至所希望的厚度。另外，如果該蝕刻停止層224D在該邏輯區域204上方的部分仍然存在，當在該邏輯區域204及該記憶體陣列206上方形成隨後的蝕刻停止層224F時，則可實施薄化製程，以將該邏輯區域 204上方的蝕刻停止材料之厚度降低至所希望的厚度281。
以上所揭露的特別實施例僅為例示，由於本發明可以對於本領域中熟悉此技藝之人士而言，具有此處教示的效益，可以等效的方式加以修改及實現。舉例而言，以上所揭露的製程步驟可以不同的順序加以實施。此外，除了在申請專利範圍中所描述的之外，並不打算對顯示於此處的建構或設計的細節加上任何限制。因此，顯然的，可改變或修改以上所揭露的特別實施例，以及所有這種變化均應視為在本發明的範疇及精神內。因此，此處所尋求的保護將載於申請專利範圍中。
100‧‧‧半導體裝置
102‧‧‧基板
104,204‧‧‧邏輯區域
106‧‧‧記憶體陣列
108‧‧‧溝槽隔離結構
110‧‧‧電容器
111‧‧‧板接觸
112‧‧‧層
114‧‧‧延伸長度接觸
116‧‧‧蝕刻停止層
118‧‧‧金屬線
120‧‧‧通孔
122‧‧‧介電材料層
200‧‧‧半導體裝置
202‧‧‧基板
205L,M‧‧‧接觸
206‧‧‧記憶體陣列
208‧‧‧溝槽隔離結構
210‧‧‧雙側式電容器
211‧‧‧導電接觸板
211B‧‧‧底表面
213,240T‧‧‧溝槽
220‧‧‧第一介電層
222A-D‧‧‧低介電係數介電層
224A-F‧‧‧蝕刻停止層
230‧‧‧電晶體
232‧‧‧字元線
234‧‧‧位線
234A‧‧‧位線接觸
240‧‧‧開口
241‧‧‧表面
244‧‧‧遮罩
244A‧‧‧遮罩開口
245‧‧‧區域
250‧‧‧第一導電層
254‧‧‧第一電容器絕緣層
256‧‧‧第二導電層
272‧‧‧遮罩層
275‧‧‧上表面
281,282‧‧‧厚度
本發明可藉由參考以下的描述及附加的圖式而加以瞭解，在該圖式中，相同的參考編號代表相同的元件，並且，其中，第1圖係示意地例示習知半導體裝置，其係包含邏輯區域及具有複數電容器結構形成於其內的記憶體陣列；第2圖係示意地顯示此處所揭露的半導體裝置之一個例示實施例；以及第3A至3Q圖係顯示用以形成此處所揭露的半導體裝置之一個例示製程流程。
雖然此處所揭露的標的可做各種修改及替代形式，但其特定實施例已經藉由該等圖式中的實例來加以顯示，並在此處詳細描述。然而，應瞭解到，此處所描述的特定實施例並不打算將本發明限制於所揭露的特定形式，相反 地，打算涵蓋落於藉由該附加的申請專利範圍所定義的本發明之精神與範疇下的所有修改、等同及替代。
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧邏輯區域
205L,M‧‧‧接觸
206‧‧‧記憶體陣列
208‧‧‧溝槽隔離結構
210‧‧‧雙側式電容器
211‧‧‧導電接觸板
211B‧‧‧底表面
213‧‧‧溝槽
220‧‧‧第一介電層
222A-D‧‧‧低介電係數介電層
224A-F‧‧‧蝕刻停止層
275‧‧‧上表面
281,282‧‧‧厚度

Claims (24)

  1. 一種用於製造半導體裝置的方法，係包括：在半導體裝置的邏輯區域及記憶體陣列內形成複數低介電係數介電層；在該複數低介電係數介電層上方形成蝕刻停止層；在該半導體裝置的邏輯區域中形成導電地連接至複數邏輯裝置的複數銅金屬化層，其中，該複數銅金屬化層分別地置於該複數低介電係數介電層中；以及在形成該複數銅金屬化層後，在該半導體裝置的記憶體陣列中形成複數電容器，其中，形成該複數電容器包括：在該記憶體陣列上方區域的蝕刻停止層中形成複數開口；以及在該蝕刻停止層中藉由該開口實施至少一個蝕刻製程，以從該記憶體陣列內移除該低介電係數介電層。
  2. 如申請專利範圍第1項所述的方法，復包括形成圍繞該記憶體陣列的溝槽及形成導電性連接至該複數電容器的導電接觸板，其中，一部分該導電接觸板延伸進入該溝槽。
  3. 如申請專利範圍第2項所述的方法，其中，該導電接觸板在該記憶體陣列中的複數電容器之間延伸。
  4. 如申請專利範圍第1項所述的方法，其中，除了低介電係數介電材料之外的材料，是置於該記憶體陣列中 的複數電容器之間。
  5. 如申請專利範圍第1項所述的方法，其中，形成該複數銅金屬化層包括形成複數銅線及銅通孔。
  6. 如申請專利範圍第1項所述的方法，復包括形成導電地連接至該複數電容器的導電接觸板，其中，該導電接觸板的底表面高於該複數銅金屬化層的最上表面。
  7. 如申請專利範圍第1項所述的方法，其中，形成該複數電容器包括形成複數雙側式電容器。
  8. 如申請專利範圍第1項所述的方法，其中，使用非低介電係數介電材料，形成該電容器。
  9. 一種用於製造半導體裝置的方法，係包括：在半導體裝置的邏輯區域及記憶體陣列內形成複數低介電係數介電層；在該複數低介電係數介電層上方形成蝕刻停止層；在該半導體裝置的邏輯區域中形成導電地連接至複數邏輯裝置的複數銅金屬化層，其中，該複數銅金屬化層分別地置於該複數低介電係數介電層中；在形成該複數銅金屬化層後，在該半導體裝置的記憶體陣列中形成複數電容器，其中，形成該複數電容器包括：在該記憶體陣列上方區域中的蝕刻停止層中形成複數開口；以及在該蝕刻停止層中藉由該開口實施至少一個蝕刻 製程，以從該記憶體陣列內移除該低介電係數介電層；形成圍繞該記憶體陣列的溝槽；以及形成導電地連接至該複數電容器的導電接觸板，其中，該導電接觸板的底表面高於該複數銅金屬化層的最上表面，並且其中，一部分該導電接觸板延伸進入該溝槽。
  10. 如申請專利範圍第9項所述的方法，其中，使用非低介電係數介電材料，形成該電容器。
  11. 如申請專利範圍第9項所述的方法，其中，除了低介電係數介電材料以外的材料，是置於該記憶體陣列中的複數電容器之間。
  12. 一種半導體裝置，係包括：區域，係包括複數邏輯裝置；記憶體陣列，係包括複數電容器；導電接觸板，係導電地連接至該複數電容器，該導電接觸板具有底表面；以及複數銅金屬化層，係導電地連接至該邏輯裝置，該複數銅金屬化層置於低於該導電接觸板的底表面的高度之高度處，其中，該複數銅金屬化層是分別地置於複數低介電係數介電材料層中，各該低介電係數介電材料層皆被包含邏輯裝置之區域中的蝕刻停止層所分離。
  13. 如申請專利範圍第12項所述的裝置，復包括圍繞該記憶體陣列的溝槽，其中，一部分該導電接觸板延伸進 入該溝槽。
  14. 如申請專利範圍第13項所述的裝置，其中，該溝槽延伸進入置於基板上方的介電層，該記憶體陣列置於該基板上，並且該溝槽的底部未接觸該記憶體陣列中的記憶體裝置之導電接觸。
  15. 如申請專利範圍第12項所述的裝置，其中，除了低介電係數介電材料之外的材料，是置於該記憶體陣列中的複數電容器之間。
  16. 如申請專利範圍第12項所述的裝置，其中，該導電接觸板在該記憶體陣列中的複數電容器之間延伸。
  17. 如申請專利範圍第12項所述的裝置，其中，該複數電容器為雙側式電容器。
  18. 如申請專利範圍第12項所述的裝置，其中，該複數銅金屬化層的形成先於該複數電容器的形成。
  19. 如申請專利範圍第12項所述的裝置，其中，使用非低介電係數介電材料，形成該電容器。
  20. 如申請專利範圍第12項所述的裝置，其中，該蝕刻停止層未延伸進入該記憶體陣列。
  21. 一種半導體裝置，係包括：區域，係包括複數邏輯裝置；記憶體陣列，係包括複數電容器，該複數電容器包括非低介電係數介電材料；導電接觸板，係導電地連接至該複數電容器，該導電接觸板具有底表面； 複數銅金屬化層，係導電地連接至該邏輯裝置，該複數銅金屬化層置於低於該導電接觸板的底表面高度之高度處，其中，該複數銅金屬化層分別地置於複數低介電係數介電材料層中，藉由包括邏輯裝置的區域中之蝕刻停止層分離各低介電係數介電材料層；以及溝槽，係圍繞該記憶體陣列，其中，一部分該導電接觸板延伸進入該溝槽。
  22. 如申請專利範圍第21項所述的裝置，其中，該溝槽延伸進入置於基板上方的介電層，該記憶體陣列置於該基板上，並且該溝槽的底部未接觸該記憶體陣列中的記憶體裝置之接觸。
  23. 如申請專利範圍第21項所述的裝置，其中，除了低介電係數介電材料之外的材料，是置於該記憶體陣列中的複數電容器之間。
  24. 如申請專利範圍第21項所述的裝置，其中，該導電接點板在該記憶體陣列中的複數電容器之間延伸。
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