TWI503888B - 半導體裝置及其形成方法 - Google Patents

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Description

半導體裝置及其形成方法
本發明係關於一半導體裝置及其形成方法，特別是關於一種利用硬掩膜形成金屬導線及導孔的方法。
積體電路裝置，例如電晶體，形成於半導體晶圓之上。上述積體電路裝置透過金屬導線與導孔互連以形成功能性電路。上述金屬導線與導孔形成於後段製程(back-end-of-line processes)中。為了降低上述金屬導線與導孔的寄生電容(parasitic capacitance)，上述金屬導線與導孔形成於低介電常數(low-k)介電層中，此低介電常數(low-k)介電層的介電常數k值通常小於3.8，小於3.0，或小於2.5。
在上述金屬導線及導孔的形成中，蝕刻上述低介電常數(low-k)介電材料以形成溝槽與導孔開口。上述低介電常數(low-k)介電層的蝕刻可能包括形成一金屬硬掩膜於上述低介電常數(low-k)介電材料之上，以及利用上述圖案化的金屬硬掩膜作為一蝕刻遮罩以形成溝槽。導孔開口亦自對準於上述溝槽排列形成。接著，利用一金屬材料填充上述溝槽以及導孔開口，上述金屬材料可包括銅。然後進行一化學機械拋光製程(chemical Mechanical Polish，CMP)以移除上述位於低介電常數(low-k)介電材料上之金屬材料的多餘部分。上述金屬材料的剩餘部份即為上述金屬導線與導孔。
本發明提供一種半導體裝置，包括：一介電層；一金屬導線於上述介電層中；一導孔位於上述金屬導線之下並與其相連接；兩虛置金屬圖案鄰近於上述金屬導線，其中上述兩虛置金屬圖案對準於一直線；以及一虛置金屬導線與上述兩虛置金屬圖案互連，其中上述虛置金屬導線的寬度小於上述兩虛置金屬圖案的長度及寬度，其中上述寬度係以垂直於上述直線的方向所量測而得，以及其中上述兩虛置金屬圖案與上述虛置金屬導線的底部大致上與上述金屬導線的一底面同高。
本發明另提供一種半導體裝置，包括：一半導體基板；一低介電常數(low-k)介電層於上述半導體基板之上；複數個虛置金屬圖案於上述低介電常數(low-k)介電層的一上部中，其中將上述複數個虛置金屬圖案設置於一佈局(layout)，上述佈局包括複數個排與列；以及複數個虛置金屬連接位於上述低介電常數(low-k)介電層的上部中，其中上述複數個虛置金屬圖案中相鄰近的虛置金屬圖案藉由上述複數個虛置金屬連接互連。
本發明尚提供一種半導體裝置的形成方法，包括：形成一介電層於一基板之上；形成一硬掩膜於上述介電層之上；對上述硬掩膜進行圖案化；蝕刻上述介電層以形成複數個開口於上述介電層中，其中利用上述硬掩膜作為一蝕刻遮罩(etching mask)；以及填充上述複數個開口以形成：複數個虛置金屬圖案；以及複數個虛置金屬連接，其中上述複數個虛置金屬圖案中相鄰近的虛置金屬圖案藉由上述複數個虛置金屬連接互連。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。值得注意的是，這些實施例提供許多可行之發明概念並可實施於各種特定情況。然而，在此所討論之這些特定實施例僅用於舉例說明本發明之製造及使用方法，但非用於現定本發明之範圍。
本發明係根據各種實施範例提供具有金屬導線及導孔的內連線結構以及其形成方法。本發明亦說明上述形成內連線結構的中線階段，並且討論各實施例的變化。綜觀各方面的情形以及說明的實施例，使用相同的參考元件符號於圖式及描述中，其代表的是相同或相似的部分。
參見第1圖，提供晶圓10包括基板20以及上覆層(overlying layers)。基板20可由一慣用的半導體材料，例如矽、矽鍺等，所形成，並且可為塊材基板(bulk substrate)或一絕緣體上半導體基板(semiconductor-on-insulator substrate，SOI substrate)。積體電路裝置22，例如電晶體，形成於基板20的表面。介電層24形成於基板20之上。在一些實施例中，介電層24為一低介電常數(low-k)介電層，例如，其介電常數(k值)低於約3.0。金屬元件26形成於介電層24中。在一些實施例中，金屬元件26係由銅或銅合金所形成。或者，金屬元件26可由其他導電材料，例如鎢、鋁等所形成。金屬元件26可電性耦合至積體電路裝置22，其中上述電性連接以線23表示。
蝕刻停止層28形成於介電層24以及金屬元件26之上。蝕刻停止層28可由碳化矽、氮化矽等所形成。介電層30更進一步形成於蝕刻停止層28之上。介電層30可由一低介電常數介電材料所形成，上述低介電常數介電材料的介電常數值低於約3.0、或例如低於約2.5。因此，在整份說明書中，介電層30亦可稱作低介電常數介電層30。在一些實施例中，低介電常數介電層30可包括一多孔性或一非多孔性的低介電常數介電材料。
硬掩膜34形成於低介電常數介電層30之上。硬掩膜34可由像是鈦、鉭、或上述之組合的金屬所形成之金屬硬掩膜，或者可為像是氮化鈦、氮化鉭、氮化硼、或上述之組合的金屬氮化物。因此，在下文中，硬掩膜34亦可稱作金屬硬掩膜34。在替代實施例中，硬掩膜34不包括金屬。金屬硬掩膜34亦可為一複合層，例如，此複合層可包括一鉭層以及一氮化鉭層位於上述鉭層之上或之下。
參見第2圖，其為一上視圖，對金屬硬掩膜34進行圖案化以形成複數個開口36、38、及40，上述開口係分別為了形成金屬導線、虛置圖案、以及虛置連接。開口38及40配置於上述未被開口36佔用的晶片區，如此一來，後續形成的金屬元件的圖案將更為一致。在一些實施例中，利用一重複的佈局(layout)來配置開口38，例如，包括複數個排及列。上述排及列的方向可彼此互相垂直，且上述排及列之間的夾角α等於90度。或者，上述排與列的方向並非互相垂直，且夾角α大於或小於90度。在替代實施例中，配置開口38以具有其他的佈局，以及當相鄰近的開口38的中心被連接時，可形成不同的多邊形，例如矩形、六角形、八角形等。開口40可為一與相鄰近的開口38互連的窄開口。
上述圖案化的金屬硬掩膜34包括複數個被開口36、38、及40各自分離的部分。根據開口36、38、及40的形狀及佈局，上述圖案化的金屬硬掩膜部分34的上視形狀可為各種不同的形狀，例如可包括十字形，雖然亦可為其他形狀。
第3A、3B、及3C圖分別顯示在第2圖中的結構之截面圖。整份說明書中，各個圖式的編號可依字母“A”、“B”、或“C.”的順序編排。圖式中包括字母A編號的截面圖係得自於與第2圖中之同一平面的截線A-A。圖式中包括字母B編號的截面圖係得自於與第2圖中之同一平面的截線B-B。圖式中包括字母C編號的截面圖係得自於與第2圖中之同一平面的截線C-C。參見第3A、3B、及3C圖，透過在金屬硬掩膜34中的開口36、38、及40露出低介電常數介電層30。開口36位於金屬元件26之上並與之對準。第3b圖顯示開口38及40相連接以形成一連續的開口。
參見第4A、4B、及4C圖，光阻44形成於金屬硬掩膜34以及低介電常數介電層30之上。接著，對光阻44進行圖案化以在其中形成開口46，其中透過開口46露出低介電常數介電層30。在一些實施例中，光阻44覆蓋住全部的開口38及40以及部分的開口36。接下來，如第5A、5B、及5C圖所示，利用光阻44作為一蝕刻遮罩(etching mask)以蝕刻低介電常數介電層30。於是，開口48形成於低介電常數介電層30中。根據一些實施例，如第5A、5B、及5C圖所示，在上述低介電常數介電層30的蝕刻期間，光阻44亦被消耗。選擇光阻44的厚度，使得當開口48的底部位於低介電常數介電層30的中間時(例如中層)，光阻44會完全被消耗掉。如此一來，金屬硬掩膜34以及先前被光阻44覆蓋之部分的低介電常數介電層就會外露出來。
接下來，如第6A、6B、及6C圖所示，利用上述外露出來的金屬硬掩膜34作為一蝕刻遮罩(etching mask)以進一步地蝕刻低介電常數介電層30，例如，可使用非等向性蝕刻法(anisotropic etching method)。蝕刻上述透過開口36、38、及40所露出之部分的低介電常數介電層30，以分別形成溝槽136、138、以及140。溝槽136、138、以及140位於低介電常數介電層30的一上部，並且未延伸至低介電常數介電層30的下部。此外，當溝槽136、138、以及140形成時，同時蝕刻在開口38下方之部分的低介電常數介電層30(第5A、5B、及5C圖)。因此，導孔開口148形成於低介電常數介電層30的下部。溝槽136、138、以及140的底面136A、138A、以及140A，大致上彼此之間同高。第6B圖顯示開口140與開口138互連以形成一連續的開口。在露出蝕刻停止層28之後，終止上述低介電常數介電層30的蝕刻。接著，進一步地對蝕刻停止層28的外露部分進行蝕刻，以及露出下方的金屬元件26。
可利用乾蝕刻來進行上述低介電常數介電層30的蝕刻，其中上述製程氣體可包括C2 F6 、C2 H4 F2 、He等等。亦可利用上述製程氣體的電漿來進行上述蝕刻。以乾蝕刻的結果來看，電荷可能會累積在金屬硬掩膜34上，並且導致在金屬硬掩膜34以及金屬元件26之間產生電壓差。上述累積的電荷量取決於上述製程的條件。
在低介電常數介電層30的蝕刻以及光阻44的消耗期間(第4A至4C圖)，可能會產生不樂見之高分子聚合物的殘留(未顯示)，並且留在溝槽136、138、以及140及/或開口148中。然後可進行一濕洗步驟以移除上述高分子聚合物的殘留。在一些實施例中，利用一清洗溶液，包括HF、NH4 OH、NH3 等，來進行上述濕洗步驟。既然上述清洗溶液中包括離子，此溶液多多少少具有部分導電性。因此，累積在金屬硬掩膜34中的電荷可透過在上述清洗溶液中的離子，放電至金屬元件26。上述電荷放電至金屬元件26會導致金屬元件26被侵蝕(corrosion)，而使金屬元件26中出現孔洞及/或其他缺陷。
回頭參見第2圖，圖中可以發現若開口40沒有形成，則金屬硬掩膜34會形成一個大的內連金屬硬掩膜接墊(interconnected metal hard mask pad)。例如，在第2圖中，在晶圓10之所示區域中的上述金屬硬掩膜34所有部份皆互連。於是，上述累積在此大型金屬硬掩膜接墊中的電荷量將會很大。在上述濕洗期間，當大量的電荷透過一個或少數位於下方的金屬元件26放電時，個別的金屬元件26之受損情形亦趨明顯。然而，開口40的形成會將原本的金屬硬掩膜接墊(otherwise large metal hard mask)分離成較小的區域。在各個小型金屬硬掩膜區域中的電荷量因而也較小。因此，對於金屬元件26的損害即使有也會較為減少。
第7A、7B、以及7C圖顯示金屬線236、虛置金屬圖案238、虛置金屬連接240、以及導孔248的形成，上述元件分別形成於溝槽136、138、140、以及導孔開口148中(第6A至6C圖)。在一些實施例中，上述形成製程包括形成擴散阻障層(diffusion barrier layer)50作為一毯覆保角層(blanket conformal layer)；沉積金屬材料52於擴散阻障層50之上；然後進行一化學機械拋光(Chemical Mechanical Polish，CMP)步驟以移除金屬材料52以及在金屬硬掩膜34上方之擴散阻障層50多餘的部分。於是，金屬材料52以及擴散阻障層50剩下的部分形成金屬導線236、虛置金屬圖案238、虛置金屬連接240、以及導孔248。金屬導線236以及導孔248形成一雙鑲嵌結構(dual damascene structure)，其中金屬導線236以及導孔248之間沒有插入任何擴散阻障層。接著可移除金屬硬掩膜34。在第7A至7C圖中，為了說明在第7A至7C圖中的結構形成之後移除金屬硬掩膜34，金屬硬掩膜34以虛線表示。
在上述所產生的結構中，虛置金屬圖案238以及虛置金屬連接240與金屬導線236同高，其中金屬導線236在導孔248之上。上述虛置金屬圖案238以及虛置金屬連接240的底面大致上與金屬導線236的底面同高。在一些實施例中，虛置金屬圖案238以及虛置金屬連接240並未連接至任何導孔，而是電氣浮接(electrically floating)。
第8圖顯示在第7A、7B、以及7C圖中所示之結構的上視圖。第8圖顯示虛置金屬圖案238以及虛置金屬連接240可互連，並且與金屬導線236以及導孔248分離斷開。上述互連的虛置金屬圖案238以及虛置金屬連接240將原本的大型金屬硬掩膜接墊34(otherwise large metal hard mask)分離成較小的部分，例如，上述較小的部分具有十字形的上視形狀。在一些實施例中，虛置金屬連接240的寬度W1小於虛置金屬圖案238的長度L1及寬度W2的約20%，或小於約10%，或5%。在替代實施例中，與在第8圖之同一排中之虛置金屬圖案238互連的虛置金屬連接240的寬度W1等於長度L1，而與在第8圖之同一列中之虛置金屬圖案238互連的虛置金屬連接240的寬度W1等於寬度W2。因此，金屬圖案238以及虛置金屬連接240共同形成具有統一寬度的虛置金屬導線。在第8圖中，虛置金屬圖案238’對準直線239，且上述與虛置金屬圖案238’互連之虛置金屬連接240’的各個寬度W1，係以垂直於上述直線239方向所量測而得。虛置金屬圖案238可為各種不同的形狀，例如矩形、六角形、八角形等等。此外，虛置金屬圖案238的形狀及/或大小可彼此相同或相異。
第9、10、及11圖係根據各種不同的實施例，顯示虛置金屬圖案238、以及各個虛置金屬連接240的上視圖。在第9圖中，有一單獨的虛置金屬連接240與兩個相鄰近的虛置金屬圖案238互連。第9及10圖顯示可能有兩個或三個虛置金屬連接240與兩個相鄰近的虛置金屬圖案238互連。在替代實施例中，兩個虛置金屬圖案238可透過三個以上的虛置金屬連接240互連。如第9至11圖中所示之上視圖，虛置金屬連接240可為窄直條。或者，各個虛置金屬連接240以及各個開口40(第2至3C圖)可具有任何上視形狀(例如弧形)，只要開口40可以在電性上去耦合虛置金屬連接240兩側的兩個金屬硬掩膜部分34。
在第8圖所示之實施例中，兩個在同一排或同一列中之相鄰近的虛置金屬圖案238，透過虛置金屬連接240互連。或者，一些在同一排或同一列中之相鄰近的虛置金屬圖案238可能不會直接藉由虛置金屬連接240互連，例如第12圖中所示。一些其他在同一排或同一列中之相鄰近的虛置金屬圖案238仍然直接藉由虛置金屬連接240互連。利用這樣的設計，上述互連的金屬硬掩膜圖案34之全部面積可大於第8圖中所示之實施例。然而，相較於沒有開口形成的情況，上述互連的金屬硬掩膜圖案34之全部面積仍然是減少的。第13圖還顯示了其他的實施例，其中不在同一排或列中之相鄰近的虛置金屬圖案238，藉由虛置金屬連接240互連。
在上述實施例中，藉由將大型硬掩膜接墊分離成較小型的金屬硬掩膜區域，可降低對於在下方的金屬元件之損害。上述損害的減少不需要額外的製程步驟，並且不會增加製造成本。
根據本發明的實施例，一種半導體裝置，包括：一介電層；一金屬導線於上述介電層中；一導孔位於上述金屬導線之下並與其相連接。兩虛置金屬圖案鄰近於上述金屬導線，其中上述兩虛置金屬圖案對準於一直線。一虛置金屬導線與上述兩虛置金屬圖案互連。上述虛置金屬導線的寬度小於上述兩虛置金屬圖案的長度及寬度，其中上述寬度係以垂直於上述直線的方向所量測而得。上述兩虛置金屬圖案與上述虛置金屬導線的底部大致上與上述金屬導線的一底面同高。
根據本發明的其他實施例，一種半導體裝置，包括：一半導體基板；一低介電常數(low-k)介電層於上述半導體基板之上；複數個虛置金屬圖案於上述低介電常數(low-k)介電層的一上部中。將上述複數個虛置金屬圖案設置於一佈局(layout)，上述佈局包括複數個排與列；以及複數個虛置金屬連接位於上述低介電常數(low-k)介電層的上部中。上述複數個虛置金屬圖案中相鄰近的虛置金屬圖案藉由上述複數個虛置金屬連接互連。
根據本發明另外的實施例，一種半導體裝置的形成方法，包括：形成一介電層於一基板之上；形成一硬掩膜於上述介電層之上；對上述硬掩膜進行圖案化；蝕刻上述介電層以形成複數個開口於上述介電層中，其中利用上述硬掩膜作為一蝕刻遮罩(etching mask)。填充上述複數個開口以形成複數個虛置金屬圖案以及複數個虛置金屬連接。上述複數個虛置金屬圖案中相鄰近的虛置金屬圖案藉由上述複數個虛置金屬連接互連。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．晶圓
20．．．基板
22．．．積體電路裝置
23．．．線
24．．．介電層
26．．．金屬元件
28．．．蝕刻停止層
30．．．介電層
34．．．硬掩膜
36．．．開口
38．．．開口
40．．．開口
44．．．光阻
46．．．開口
48．．．開口
50．．．擴散阻障層
52．．．金屬材料
136．．．溝槽
136A．．．溝槽的底面
138．．．溝槽
138A．．．溝槽的底面
140．．．溝槽
140A．．．溝槽的底面
148．．．導孔開口
236．．．金屬線
238．．．虛置金屬圖案
238’．．．虛置金屬圖案
239．．．直線
240．．．虛置金屬連接
240’．．．虛置金屬連接
248．．．導孔
α．．．排及列之間的夾角
A-A．．．截線
B-B．．．截線
C-C．．．截線
W1．．．虛置金屬連接的寬度
W2．．．虛置金屬圖案的寬度
L1．．．虛置金屬圖案的長度
第1、2、3A~7C及8圖係根據本發明之一些實施例，顯示在內連線結構之形成中的中間階段之截面圖，其中上述內連線結構包括溝槽、導孔、虛置圖案、以及虛置連接；以及
第9至13圖係根據本發明之替代實施例，顯示溝槽、導孔、虛置圖案、以及虛置連接的上視圖。
20．．．基板
22．．．積體電路裝置
24．．．介電層
26．．．金屬元件
28．．．蝕刻停止層
30．．．介電層
34．．．硬掩膜
50．．．擴散阻障層
52．．．金屬材料
236．．．金屬線
238．．．虛置金屬圖案
248．．．導孔

Claims (10)

  1. 一種半導體裝置，包括：一介電層；一金屬導線於該介電層中；一導孔位於該金屬導線之下並與其相連接；兩虛置金屬圖案鄰近於該金屬導線，其中該兩虛置金屬圖案對準於一直線；以及一虛置金屬導線與該兩虛置金屬圖案互連，其中該虛置金屬導線的寬度小於該兩虛置金屬圖案的長度及寬度，其中該寬度係以垂直於該直線的方向所量測而得，以及其中該兩虛置金屬圖案與該虛置金屬導線的底部大致上與該金屬導線的一底面同高。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括複數個虛置圖案配置成具有一重複的佈局(layout)，其中該複數個虛置圖案中相鄰近的虛置圖案藉由窄虛置金屬導線互連。
  3. 如申請專利範圍第2所述之半導體裝置，其中該複數個虛置圖案形成一陣列，包括複數個行與列，且其中在同一排的該複數個虛置圖案中相鄰近的虛置圖案藉由窄虛置金屬導線互連。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該金屬導線及該導孔形成一雙鑲嵌結構(dual damascene structure)，且其中該兩虛置金屬圖案與該虛置金屬導線不與任何下方的導孔相連接。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括一金屬硬掩膜於該介電層之上，其中該金屬硬掩膜經過圖案化，且其中該金屬硬掩膜的邊緣對準該兩虛置金屬圖案、該虛置金屬導線、以及該金屬線的各個邊緣。
  6. 一種半導體裝置，包括：一半導體基板；一低介電常數(low-k)介電層於該半導體基板之上；複數個虛置金屬圖案於該低介電常數(low-k)介電層的一上部中，其中將該複數個虛置金屬圖案設置於一佈局(layout)，該佈局包括複數個排與列；以及複數個虛置金屬連接位於該低介電常數(low-k)介電層的上部中，其中該複數個虛置金屬圖案中相鄰近的虛置金屬圖案藉由該複數個虛置金屬連接互連，以及其中該複數個虛置金屬圖案的底部與該複數個虛置金屬連接的底部大致同高。
  7. 如申請專利範圍第6項所述之半導體裝置，其中複數個虛置金屬連接中的各個連接之寬度小於該複數個虛置金屬圖案的長度及寬度。
  8. 如申請專利範圍第6項所述之半導體裝置，更包括一金屬硬掩膜位於該低介電常數(low-k)層之上，其中該金屬硬掩膜經過圖案化，且其中該金屬硬掩膜的邊緣對準該複數個虛置金屬圖案、該複數個虛置金屬連接的各個邊緣。
  9. 一種半導體裝置的形成方法，包括：形成一介電層於一基板之上；形成一硬掩膜於該介電層之上； 對該硬掩膜進行圖案化；蝕刻該介電層以形成複數個開口於該介電層中，其中利用該硬掩膜作為一蝕刻遮罩(etching mask)；以及填充該複數個開口以形成：複數個虛置金屬圖案；以及複數個虛置金屬連接，其中該複數個虛置金屬圖案中相鄰近的虛置金屬圖案藉由該複數個虛置金屬連接互連。
  10. 如申請專利範圍第9項所述之半導體裝置的形成方法，其中該蝕刻該介電層的步驟包括：形成一光阻並對該光阻進行圖案化，其中透過在該光阻中的一開口露出一部分的該介電層；蝕刻該介電層以形成一開口；以及在該光阻被消耗之後，繼續蝕刻該介電層以形成該複數個開口，其中該開口向下延伸以形成一低於該複數個開口的導孔開口(via opening)。
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