KR101701573B1 - 견고한 금속화 프로파일을 위한 이중층 하드 마스크 - Google Patents

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KR101701573B1
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Abstract

상이한 밀도를 갖는 2층 이상의 하드 마스크를 형성함으로써 견고한 금속화 프로파일이 형성된다. 다층 금속 하드 마스크는, 특히 최소 배선폭이 작은, 예컨대 50 nm 이하인 공정에서 유용하다. 하층일수록 보다 높은 밀도를 갖는다. 이와 같이 하여, 하층에 의해 충분한 프로세스 윈도우가 제공되는 동시에, 상층에 의해 라운드 하드 마스크 프로파일이 제공된다.

Description

견고한 금속화 프로파일을 위한 이중층 하드 마스크{BI-LAYER HARD MASK FOR ROBUST METALIZATION PROFILE}
본 발명은, 견고한 금속화 프로파일을 위한 이중층 하드 마스크에 관한 것이다.
반도체 집적 회로의 치수가 축소됨에 따라, 공정 중에 하드 마스크가 활용되고 있다. 하드 마스크는 에칭 선택도가 높고, 패턴을 전사하기 위하여 고품질의 이방성 에칭을 취득하는 것을 지원한다.
하드 마스크의 성능을 개선하기 위하여 여러 가지 방법이 개발되고 있다. 이들 방법 중에서, 손상을 야기하지 않으면서 하드 마스크를 제거하는 기술, 하드 마스크의 제거 후에 잔류물을 세정하는 기술, 하드 마스크 내의 응력을 조정하는 기술이 있다.
도 1은, 일부 실시예에 따른 인터커넥트 구조의 단면도를 도시한다.
도 2는, 일부 실시예에 따른 듀얼 다마신 인터커넥트 구조의 단면도를 도시한다.
도 3은, 견고한 금속화 프로파일을 형성하기 위한 방법의 일부 실시예의 흐름도를 도시한다.
도 4a 내지 도 4h는, 견고한 금속화 프로파일을 형성하기 위한 방법의 일부 실시예의 단면도를 도시한다.
본원 명세서에 있어서는, 동일 도면 부호가 전체적으로 동일 요소를 지칭하는데 사용되고 있고 다양한 구조들이 반드시 실척으로 도시되어 있는 것은 아닌 도면을 참고로 하여 설명한다. 이하의 설명에 있어서는, 설명의 편의상, 이해를 용이하게 하기 위하여, 많은 특정의 세부사항을 기술하고 있다. 도면의 세부사항은 본 발명을 한정하는 것으로 의도되지 않으며, 오히려 한정의 의도가 없는 실시예라는 것을 이해할 것이다. 그러나 예컨대, 본원 명세서에서 기술하는 하나 이상의 양태를 이들 특정의 세부사항 중 일부 없이도 실행할 수 있다는 것은 당업자에게 명백하다. 경우에 따라서는, 이해를 용이하게 하기 위하여, 기존의 구조 및 장치를 블록도 형태로 나타내고 있다.
하드 마스크층의 사용에 의해, 패턴의 전사를 돕는 높은 에칭 선택도가 도입된다. 도 1에 점선 109로 나타낸 바와 같이, 고밀도의 하드 마스크의 경우에는, 개방 에칭 후에 비교적 정방형의 형상이 얻어지는데, 이는, 이하의 도전성 재료의 충전 성능에 부정적 영향을 끼친다. 도 1의 쇄선 111로 나타낸 바와 같이, 저밀도의 하드 마스크에 의하여, 개방 에칭 후에 비교적 둥근 형상이 얻어진다. 그러나 저밀도의 하드 마스크는 빠른 에칭 속도를 갖기 때문에, 에칭이 진행됨에 따라 프로세스 윈도우를 악화시킨다. 이들 문제는, 최소 배선폭이 작은, 예컨대 50 nm 이하인 공정에서 현저하게 된다. 최소 배선폭이 감소함에 따라, 도전성 시드층과, 이 도전성 시드층 위의 도전층이 성공적으로 인터커넥트를 형성하도록 평활하고 정밀한 마스크 및 패턴에 대한 요구가 증가하고 있다. 밀도가 점진적으로 상이한 다수의 하드 마스크층을 형성함으로써 비교적 둥근 외형의 곡선 및 정밀한 패턴을 갖는 하드 마스크가 구현된다. 그 결과, 도전성 인터커넥트의 형성을 위한 양호한 갭 충전 및 정밀한 패턴에 도달한다.
도 1은, 일부 실시예에 따른 인터커넥트 구조(100)의 단면도를 도시한다. 다공질의 로우-k 유전체층(104)이 실리콘 기판 등의 기판(102) 위에 형성된다. 다공질의 로우-k 유전체층(104) 위에 반사 방지 코팅(ARC)층(106)이 형성된다. ARC층(106) 위에 제1 밀도의 제1 하드 마스크층(108)이 형성된다. 제1 하드 마스크층(108) 상에 제2 밀도의 제2 하드 마스크층(110)이 형성된다. 제1 및 제2 하드 마스크층(108, 110), ARC층(106) 및 유전체층(104)의 패터닝 후에, 도전층(114)이 하지 기판(102)에 대한 접속을 형성하도록 개구(112) 내에 충전된다.
제1 하드 마스크층(108) 또는 제2 하드 마스크층(110)은, 금속 하드 마스크층, 예컨대 TiN 층일 수 있다. 제2 하드 마스크층(110)의 제2 밀도는, 제1 하드 마스크층(108)의 제1 밀도보다 작다. 예컨대, 제1 밀도는 약 4.8 g/㎤보다 크고, 제2 밀도는 약 4.8 g/㎤보다 작다. 일부 실시예에 있어서, 제1 밀도에 대한 제2 밀도의 비는, 약 0.94보다 작다. 일부 실시예에 있어서, 제2 하드 마스크층(110)의 제2 두께는, 제1 하드 마스크층(108)의 제1 두께보다 크다. 밀도의 차이로 인하여, 각각의 에칭 속도가 상이하게 되는데, 밀도가 낮을수록, 층의 에칭 속도가 커진다. 패터닝 및 에칭 후에, 에칭 속도가 비교적 낮은 제1 하드 마스크층(108)은, 패터닝 정밀도를 유지하는 정방형의 외형 곡선을 갖는 반면, 에칭 속도가 비교적 높은 제2 하드 마스크층(110)은, 순차적으로 성막된 도전성 재료가 컨택트 또는 비아 홀을 평활하게 충전하는 것을 지원하는 둥근 외형 곡선을 갖는다. 일부 실시예에 있어서는, 제2 하드 마스크층보다 밀도가 훨씬 작은 제3 하드 마스크층을 제2 하드 마스크층 위에 추가로 배치할 수 있다. 마찬가지로, 상이한 밀도의 하드 마스크층을 연속해서 추가로 배치할 수도 있다.
도 2는, 일부 실시예에 있어서의 듀얼 다마신 인터커넥트 구조(200)의 단면도를 도시한다. 도 1의 인터커넥트 구조(100)와 마찬가지로, 비교적 밀도가 낮은 제2 하드 마스크층(210)이 비교적 밀도가 높은 제1 하드 마스크층(208) 위에 배치된다. 제1 하드 마스크층은 제2 하드 마스크층보다 얇다. 일부 실시예에 있어서, 제1 하드 마스크층 및 제2 하드 마스크층의 두께는 약 300 옹스트롬 내지 약 400 옹스트롬의 범위로 있다. 제2 하드 마스크층(210)은, 비교적 둥근 외형 곡선을 갖는 반면, 제1 하드 마스크층은, 비교적 정방형의 외형 곡선을 갖는다. 다공질의 로우-k 유전체층(204)과 도전층(214)의 사이에 배리어층 및 시드층(도시 생략)이 배치된다. 배리어층 및 시드층은, 도전층을 형성하고 유전체층(204) 내로의 도전성 재료의 확산을 저감하는 것을 지원할 수 있다. 다공질의 로우-k 유전체층(204)에 트렌치 구조(205) 및 트렌치 구조 아래의 비아 구조(203)가 형성된다. 일부 실시예에 있어서, 트렌치 및 비아 구조를 형성하는 것을 지원하기 위하여, 다공질의 로우-k 유전체층(204)의 에 있어서, 트렌치 구조(205)의 바닥면에 인접하여 제1 에칭 스톱층(216)을 형성할 수 있고, 비아 구조(203)의 바닥면에 인접하여 제2 에칭 스톱층(218)을 형성할 수 있다.
도 3은, 견고한 금속화 프로파일을 형성하는 방법의 일부 실시예의 흐름도(300)를 도시한다. 개시된 방법(예컨대, 도 3의 방법 300)을 일련의 동작 또는 이벤트로서 이하에서 예시 및 도시하고 있지만, 이러한 동작 또는 이벤트의 예시된 순서가 한정의 의미로 해석되어서는 안 되는 것을 이해할 것이다. 예컨대, 일부 동작은, 본원 명세서에서 예시 및/또는 도시하고 있는 것과는 별개로, 다른 동작 또는 이벤트와 상이한 순서로 및/또는 동시에 발생할 수도 있다. 또한, 본원 명세서에서 설명하는 실시예의 하나 이상의 양태를 구현하기 위하여 예시된 모든 동작이 필요하지 않을 수도 있다. 또한, 본원 명세서에서 설명하는 동작 중 하나 이상을 하나 이상의 별개의 동작 및/또는 단계로 실시할 수도 있다.
302에서, 기판 상에 제1 유전체층을 형성한다. 유전체층은 다공질의 로어-k 재료일 수 있다.
304에서, 제1 유전체층 위에 제1 밀도의 제1 하드 마스크층과 제2 밀도의 제2 하드 마스크층을 형성한다. 일부 실시예에 있어서, 하부의 제1 하드 마스크층의 제1 밀도는, 상부의 제2 하드 마스크층의 제2 밀도보다 크다.
306에서, 제1 하드 마스크층 및 제2 하드 마스크층에 비아 구조를 패터닝한다.
308에서, 제1 유전체층, 패터닝된 제1 하드 마스크층 및 패터닝된 제2 하드 마스크층의 위에 제2 유전체층 및 제3 하드 마스크층을 연속적으로 형성한다.
310에서, 제3 하드 마스크층에 트렌치 구조를 패터닝한다.
312에서, 제1 유전체층 및 제2 유전체층에 비아 구조 및 트렌치 구조를 에칭한다.
314에서, 비아 및 트렌치에 도전성 재료, 예컨대 구리를 충전하여 인터커넥트 구조를 형성한다.
316에서, 화학 기계 연마(CMP)를 실행하여 인터커넥트 구조의 상부 영역을 평탄화한다.
특히, 일부 실시예에 있어서, 비아 구조 및 트렌치 구조는, 견고한 금속화 프로파일을 형성하는 SAV(Self-Align-Via) 공정의 듀얼 다마신 구조의 예이다. 본 발명의 비아 구조 및 트렌치 구조는, 비아를 먼저, 그리고 트렌치를 나중에, 또는 트렌치를 먼저, 그리고 비아를 나중에 패터닝 및 에칭하는 설계 또는 SAV(Self-Align-Via) 공정에 의해 형성될 수 있다. 제1 유전체층에 기타 적절한 개방 구조를 패터닝 및 에칭하여 연결부를 형성할 수 있다. 방법(300)은, 제1 하드 마스크층 및 제2 하드 마스크층 상에, 제1 밀도 및 제2 밀도보다 작은 제4 밀도의 제4 하드 마스크층를 형성하는 단계를 더 포함할 수 있다.
이하에서는, 도 4a 내지 도 4h에 도시된 일련의 단면도를 참고로 하여 도 3의 방법의 일례를 설명한다. 방법(300)과 관련하여 도 4a 내지 도 4h를 설명하고 있지만, 도 4a 내지 도 4h에 개시된 구조가 그러한 방법으로 한정되지 않으며, 그 대신에 구조로서 독립적일 수도 있다는 것을 이해할 것이다.
도 4a에 있어서, 기판(402) 상에 제1 유전체층(404)이 형성된다. 제1 유전체층(404)은 다공질의 로우-k 재료층일 수 있고, 기판(402)은, 벌크 실리콘 웨이퍼, 이성분 기판(예컨대, GaAs 웨이퍼) 또는 보다 다성분의 기판을 포함한 임의의 유형의 반도체 재료로 이루어질 수 있고, 추가의 절연층 또는 도전층이 그 위에 또는 그들 사이에 배치될 수도 있고, 배치되지 않을 수도 있다.
도 4b에 있어서, 제1 유전체층(404) 위에 제1 밀도의 제1 하드 마스크층(408) 및 제2 밀도의 제2 하드 마스크층(410)이 연속해서 형성된다. 제1 하드 마스크층 및 제2 하드 마스크층은, TiN, 산화물-질화물-산화물(Oxide-Nitride-Oxide), 또는 질화 실리콘 산화물(SiON)일 수 있다. 제1 밀도가 제2 밀도보다 크다. 일부 실시예에 있어서, 제조 공정 중에 상이한 파워 및 압력을 이용함으로써 동일 성분에 의해 상이한 밀도를 구현할 수 있다.
도 4c에 있어서, 제1 하드 마스크층(408) 및 제2 하드 마스크층(410)에 비아 구조(403)가 패터닝된다.
도 4d에 있어서, 제1 유전체층(404), 제1 하드 마스크층(408) 및 제2 하드 마스크층(410) 위에 제2 유전체층(416)이 형성된다. 연속해서, 제2 유전체층(416) 위에 제3 하드 마스크층(418)이 형성된다. 제3 하드 마스크층은, 제1 하드 마스크층 및 제2 하드 마스크층보다 높은 밀도 및 낮은 에칭 속도를 갖는다.
도 4e에 있어서, 제3 하드 마스크층(418)에 트렌치 구조(405)가 패터닝된다.
도 4f에 있어서, 비아 구조(403) 및 트렌치 구조(405)가 에칭된다. 일부 실시예에 있어서는, 에칭을 위하여 대략 1500 A/min의 이방성 에칭 속도를 갖는 건식 에칭을 사용한다.
도 4g에 있어서, 비아 및 트렌치에 도전성 재료, 예컨대 구리가 충전되어 인터커넥트 구조(414)를 형성한다. 인터커넥트 구조(414)는, 시드층을 먼저, 그리고 전기도금 구리를 나중에 적층함으로써 형성될 수 있다.
도 4h에 있어서, 화학-기계 연마(CMP)를 실시하여 인터커넥트 구조의 상부 영역(420)을 평탄화한다.
이와 같이, 일부 실시예는 집적 회로 구조에 관한 것이다. 집적 회로 구조는, 실리콘 기판, 실리콘 기판 위의 다공질의 로우-k 유전체층, 그리고 상부의 제2 하드 마스크층의 밀도보다 높은 밀도를 갖는 제1 하드 마스크층을 포함한다. 집적 회로 구조는, 연결부를 형성하도록 개구 및 개구 내의 충전된 도전층을 더 포함한다.
다른 실시예는 듀얼 다마신 구조에 관한 것이다. 듀얼 다마신 구조는, 실리콘 기판, 실리콘 기판 위의 다공질의 로우-k 유전체층, 다공질의 로우-k 유전체층 위의 반사 방지 코팅층, 그리고 상부의 제2 하드 마스크층의 밀도보다 큰 밀도를 갖는 제1 하드 마스크층을 포함한다. 듀얼 다마신 구조는, 도전층에 의해 충전되는 다공질의 로우-k 유전체층에 비아 구조 및 트렌치 구조를 더 포함한다.
또 다른 실시예는, 견고한 금속화 프로파일을 형성하는 방법에 관한 것이다. 이 방법에 있어서는, 기판 상에 제1 유전체층을 형성한다. 유전체층은, 다공질의 로우-k 재료일 수 있다. 이어서, 제1 유전체층 위에 제1 밀도의 제1 하드 마스크층 및 제2 밀도의 제2 하드 마스크층을 연속해서 형성한다. 제1 밀도가 제2 밀도보다 크다. 제1 및 제2 하드 마스크층을 통하여, 그리고 유전체층을 통하여 개구를 패터닝하고 에칭한다. 개구 내에 도전성 재료를 충전하여 인터커넥트 구조를 형성한다.
본원 명세서에서 설명한 방법의 양태를 기술하는 데에 있어서는 명세서 전체에 걸쳐서 예시적인 구조를 참고로 하고 있지만(예컨대, 도 3에 설명한 방법을 기술하면서 도 4a 내지 도 4h에 제시된 구조를 참조), 이들 방법이 제시된 대응 구조에 의해 한정되는 것이 아님을 이해할 것이다. 오히려, 방법( 및 구조)은 서로 독립적인 것으로 고려되며, 도면들에 도시된 특정의 양태 중 어느 것과 관련하지 않으면서 독립적으로 실행될 수 있다. 또한, 본원 명세서에서 설명한 층은, 스핀-온, 스퍼터링, 성장 및/또는 성막 기술 등과 같은 임의의 적절한 방식으로 형성될 수 있다.
또한, 당업자는, 명세서 및 첨부의 도면을 읽고 이해함으로써 등가의 수정예 및/또는 변형예를 이해할 수 있다. 본원 명세서의 개시 내용은, 이들 모든 수정예 및 변형예를 포함하고, 일반적으로 이들에 의해 한정되지 않는 것으로 의도된다. 예컨대, 본원 명세서의 도면들은 특정의 도핑 타입을 갖는 것으로 도시 및 설명되어 있지만, 당업자는, 대안의 도핑 타입을 사용할 수도 있다는 것을 이해할 것이다.
또한, 여러 실시형태 중 단지 하나와 관련하여 특정의 양태 또는 특징을 개시하고 있지만, 이들 양태 또는 특징은, 바람직할 수 있는 다른 실시형태의 하나 이상의 다른 양태 및/또는 특징과 조합될 수도 있다. 또한, "구비하는", "갖는", "갖고 있는" 등의 표현 및/또는 이들 표현의 등가물이 본원 명세서에서 사용되고 있는 경우에, 이들 표현은 "포함하는(comprising)"과 마찬가지 방식으로 포괄적인 의미를 나타내는 것으로 의도된다. 또한, "예시적인(exemplary)"은 최고의 양태가 아닌, 단지 일례를 의미하는 것이다. 또한, 본원 명세서에서 예시된 특징, 층 및/또는 요소는 단순화 및 설명의 편의를 위하여 서로에 대하여 특정의 방위 및/또는 치수로 도시되어 있고, 이들의 실제의 치수 및/또는 방위는 본원 명세서에서 예시된 것과 실질적으로 다를 수도 있다는 것을 이해할 것이다.

Claims (20)

  1. 집적 회로(IC) 구조로서,
    기판;
    상기 기판 위의 유전체층;
    상기 유전체층 위의 제1 밀도의 제1 하드 마스크층;
    상기 제1 하드 마스크층 상에 배치되고, 둥근 윗면을 갖는, 제2 밀도의 제2 하드 마스크층;
    상기 제1 하드 마스크층, 제2 하드 마스크층 및 유전체층을 관통하는 개구; 그리고
    상기 개구에 충전되는 도전성 재료
    를 포함하고,
    상기 제2 하드 마스크층의 제2 밀도는, 상기 제1 하드 마스크층의 제1 밀도보다 작은 것인 집적 회로 구조.
  2. 제1항에 있어서, 최소 배선폭이 50 nm 이하인 것인 집적 회로 구조.
  3. 제1항에 있어서, 상기 제2 하드 마스크층 위에, 제1 밀도 및 제2 밀도보다 작은 제3 밀도의 제3 하드 마스크층을 더 포함하는 집적 회로 구조.
  4. 제1항에 있어서, 상기 제1 밀도는 4.8 g/㎤보다 크고, 상기 제2 밀도는 4.8 g/㎤보다 작은 것인 집적 회로 구조.
  5. 제1항에 있어서, 상기 제1 밀도에 대한 상기 제2 밀도의 비는 0.94보다 작은 것인 집적 회로 구조.
  6. 제1항에 있어서, 상기 제2 하드 마스크층의 제2 두께는, 상기 제1 하드 마스크층의 제1 두께보다 큰 것인 집적 회로 구조.
  7. 제1항에 있어서, 상기 제1 하드 마스크층 또는 제2 하드 마스크층은 TiN 인 것인 집적 회로 구조.
  8. 듀얼 다마신 구조로서,
    기판;
    상기 기판 위의 유전체층;
    상기 유전체층 내의 비아 구조 및 트렌치 구조;
    상기 유전체층 위의 반사 방지 코팅(ARC)층;
    상기 ARC층 위의 제1 밀도의 제1 하드 마스크층;
    상기 제1 하드 마스크층 상에 배치되고, 둥근 윗면을 갖는, 제2 밀도의 제2 하드 마스크층; 및
    상기 비아 및 트렌치를 충전하는 도전층
    을 포함하고,
    상기 제2 하드 마스크층의 제2 밀도는 상기 제1 하드 마스크층의 제1 밀도보다 작은 것인 듀얼 다마신 구조.
  9. 제8항에 있어서, 상기 제1 하드 마스크층 및 제2 하드 마스크층은, TiN, 산화물-질화물-산화물(Oxide-Nitride-Oxide) 또는 질화 실리콘 산화물(SiON)을 포함하는 것인 듀얼 다마신 구조.
  10. 견고한 금속화 프로파일을 형성하는 방법으로서,
    기판 위에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 위에, 제1 밀도의 제1 하드 마스크층 및 제2 밀도의 제2 하드 마스크층 - 상기 제2 하드 마스크층은 둥근 윗면을 갖는 것임 - 을 연속해서 형성하는 단계;
    상기 제2 하드 마스크층, 제1 하드 마스크층 및 제1 유전체층을 관통하여 개구를 패터닝 및 에칭하는 단계; 그리고
    상기 개구에 도전성 재료를 제공하여 인터커넥트 구조를 형성하는 단계
    를 포함하며,
    상기 제1 하드 마스크층의 제1 밀도는 상기 제2 하드 마스크층의 제2 밀도보다 큰 것인 견고한 금속화 프로파일 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3270411A1 (en) * 2015-07-08 2018-01-17 IMEC vzw Method for producing an integrated circuit device with enhanced mechanical properties
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
CN109755108B (zh) * 2017-11-07 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US20190393084A1 (en) * 2018-06-25 2019-12-26 Tokyo Electron Limited Method Utilizing Thermal Decomposition Material To Relax Queue Time Control
CN113161284A (zh) * 2020-01-07 2021-07-23 台湾积体电路制造股份有限公司 用于制造互连结构的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009078A (ja) 2000-05-15 2002-01-11 Asm Microchemistry Oy 交互層蒸着前の保護層
JP2004207712A (ja) * 2002-12-23 2004-07-22 Chartered Semiconductor Mfg Ltd 集積回路を製造する方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184128B1 (en) * 2000-01-31 2001-02-06 Advanced Micro Devices, Inc. Method using a thin resist mask for dual damascene stop layer etch
US6605545B2 (en) * 2001-06-01 2003-08-12 United Microelectronics Corp. Method for forming hybrid low-K film stack to avoid thermal stress effect
US20020187629A1 (en) * 2001-06-06 2002-12-12 I-Hsiung Huang Method for dual damascene process without using gap-filling materials
US6979654B2 (en) 2001-07-03 2005-12-27 United Microelectronics Corp. Method of avoiding dielectric layer deterioation with a low dielectric constant during a stripping process
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
US6589881B2 (en) * 2001-11-27 2003-07-08 United Microelectronics Corp. Method of forming dual damascene structure
US6713386B1 (en) 2001-12-19 2004-03-30 Lsi Logic Corporation Method of preventing resist poisoning in dual damascene structures
JP2003282704A (ja) * 2002-03-26 2003-10-03 Nec Electronics Corp デュアルダマシンによる半導体装置の製造方法
US20030232501A1 (en) 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
JP2004079901A (ja) * 2002-08-21 2004-03-11 Nec Electronics Corp 半導体装置及びその製造方法
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US7262133B2 (en) 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
KR100562985B1 (ko) * 2003-12-30 2006-03-23 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7282436B2 (en) 2004-05-11 2007-10-16 Texas Instruments Incorporated Plasma treatment for silicon-based dielectrics
JP2008502150A (ja) 2004-06-03 2008-01-24 エピオン コーポレーション 改善された二重ダマシン集積構造およびその製造方法
US20060046502A1 (en) 2004-08-27 2006-03-02 Ngo Minh V Deposition of hard-mask with minimized hillocks and bubbles
US7828987B2 (en) * 2006-03-20 2010-11-09 Applied Materials, Inc. Organic BARC etch process capable of use in the formation of low K dual damascene integrated circuits
CN101179047A (zh) * 2006-11-08 2008-05-14 国际商业机器公司 在低-k材料中使用双镶嵌工艺形成接触结构的方法
JP4294696B2 (ja) 2007-02-02 2009-07-15 東京エレクトロン株式会社 半導体装置の製造方法および製造装置、ならびに記憶媒体
US20090246713A1 (en) * 2008-03-31 2009-10-01 Tokyo Electron Limited Oxygen-containing plasma flash process for reduced micro-loading effect and cd bias
US8071485B2 (en) * 2009-06-29 2011-12-06 Globalfoundries Inc. Method of semiconductor manufacturing for small features
WO2012046361A1 (ja) * 2010-10-07 2012-04-12 パナソニック株式会社 半導体装置の製造方法
US8889544B2 (en) 2011-02-16 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric protection layer as a chemical-mechanical polishing stop layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009078A (ja) 2000-05-15 2002-01-11 Asm Microchemistry Oy 交互層蒸着前の保護層
JP2004207712A (ja) * 2002-12-23 2004-07-22 Chartered Semiconductor Mfg Ltd 集積回路を製造する方法

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Publication number Publication date
CN104701143A (zh) 2015-06-10
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US9385086B2 (en) 2016-07-05
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US20150162282A1 (en) 2015-06-11

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