JPH1012733A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積度の低下を防止しつつ、トレンチ構造に
よる良好な素子分離特性を確保することができる半導体
装置およびその製造方法を提供する。 【解決手段】 トレンチ１５内の分離絶縁膜１７の上部
周囲の全体にわたってエッチング選択比の高いエッチン
グ阻止膜１８を延設し、その後に行われるコンタクト孔
２４の形成のためのエッチングから分離絶縁膜１７を保
護する。これにより、トレンチ１５内の分離絶縁膜１７
が削られて不要な溝が形成されてしまうことを確実に防
止でき、素子分離特性の劣化が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子内分離または
素子間分離のためのトレンチを備えた半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ等のメモリ装置を初めと
する半導体装置の分野においては、素子微細化の進展に
よる装置性能の向上や集積度の向上が著しい。このよう
な高度の微細化および集積化がなされた半導体装置にお
いては、各半導体素子間あるいは半導体素子内における
所要部間の絶縁分離を行う場合に、分離用の溝（以下、
トレンチという。）に絶縁材料を充填して（埋め込ん
で）形成したトレンチ分離領域を用いる方法が知られて
いる。

【０００３】一方、半導体基板に形成された素子活性領
域（例えば、ＭＯＳ素子におけるソース・ドレイン領域
等）と上層配線層との接続は、一般に、半導体基板上の
層間絶縁膜に形成したコンタクト孔を介して行われるよ
うになっている。

【０００４】図９は、上記したような従来のトレンチ分
離構造を備えた半導体装置の製造過程における断面構造
を表すものである。この装置は、半導体基板１１１の表
面側に設けられた素子間分離用のトレンチ１１５と、こ
のトレンチ１１５の内面を覆うようにして形成された酸
化膜１１６と、トレンチ１１５内を埋め込むように形成
された分離絶縁膜１１７とを備えている。トレンチ１１
５に隣接する素子活性領域には、ゲート絶縁膜としての
酸化膜１１２と、この酸化膜１１２上に形成されたゲー
ト電極１１９と、このゲート電極１１９と自己整合的に
半導体基板１１１の表面近傍に形成された拡散層（ソー
ス領域１２１および図示しないドレイン領域）とからな
るＭＯＳトランジスタが形成されている。このうち、ソ
ース領域１２１はトレンチ１１５に隣接している。

【０００５】このような半導体装置では、ソース領域１
２１と上層配線層との接続は次のようにして行われる。
すなわち、上記構造のＭＯＳトランジスタを形成したの
ち、全面を覆うようにして層間絶縁膜１２２を形成し、
さらにその上にレジスト層１２０を全面に形成する。次
に、フォトリソグラフィ工程によってレジスト層１２０
のコンタクト孔形成部分に開口を形成した上で、レジス
ト層１２０をエッチングマスクとして異方性エッチング
法により層間絶縁膜１２２をエッチングし、コンタクト
孔１２４を形成する。次に、全面に配線層（図示せず）
を形成してコンタクト孔１２４内を配線材料で埋め込ん
だのち、その配線層を所定の配線パターンにパターニン
グする。

【０００６】

【発明が解決しようとする課題】このように、コンタク
ト孔１２４はレジスト層１２０のコンタクトパターンに
応じて形成されるが、一般に、そのコンタクトパターン
が本来の設計位置から多少ずれて形成されることが多
い。このため、コンタクト孔１２４の設計位置とトレン
チ１１５との離間距離が十分でない場合には、図９に示
したように、コンタクト孔１２４の一部がトレンチ１１
５にオーバラップし、これにより、層間絶縁膜１２２の
エッチング時において同時に分離絶縁膜１１７の一部も
削られ、溝１３０が形成される可能性がある。この場
合、トレンチ１１５内の分離絶縁膜１１７を挟んで隣接
する他の素子の拡散層（図示せず）と、コンタクト孔１
２４内に埋め込まれた配線材（図示せず）との距離（す
なわち、実質的な分離距離）が短くなり、図に破線で示
すようなリーク電流１３１が増大して分離特性を著しく
劣化させる要因となる。

【０００７】このような事態を回避するためには、コン
タクト孔１２４とトレンチ１１５との離間距離を十分大
きくするか、あるいはコンタクト孔１２４の形成位置を
極めて正確に制御する必要がある。しかしながら、前者
では半導体装置としての高集積化に支障をきたし、ま
た、後者は通常精度の制御方法では実現困難であり、仮
に実現できたとしてもコストアップの原因となりうる。

【０００８】本発明はかかる問題点を解決するためにな
されたもので、その課題は、集積度の低下を防止しつ
つ、トレンチ構造による良好な素子分離特性を確保する
ことができる半導体装置およびその製造方法を提供する
ことにある。

【０００９】

【課題を解決するための手段】請求項１記載の半導体装
置は、各種の半導体素子が形成される半導体基板を複数
領域に分離する分離溝と、分離溝内に埋め込まれた分離
絶縁膜と、少なくとも分離溝と半導体基板との境界部に
沿って分離絶縁膜を覆うように形成されたエッチング阻
止膜とを備えている。分離絶縁膜としては、例えばシリ
コン酸化膜が用いられ、エッチング阻止膜としては、例
えば多結晶シリコン膜が用いられる。

【００１０】請求項３記載の半導体装置の製造方法は、
各種の半導体素子が形成される半導体基板の表面側に素
子部用の分離溝を形成する工程と、分離溝内に分離絶縁
膜を埋め込む工程と、少なくとも、分離溝と半導体基板
との境界部に沿った分離絶縁膜上に、エッチング阻止膜
を形成する工程とを含んでいる。半導体基板上に選択的
に形成した耐酸化膜をエッチングマスクとする異方性エ
ッチングによって分離溝を形成した場合には、エッチン
グ阻止膜は、分離溝に分離絶縁膜を埋め込んだ後に、耐
酸化膜の側壁として形成する。

【００１１】本発明に係る半導体装置では、半導体基板
を複数領域に分離する分離溝内に埋め込まれた分離絶縁
膜の上に、少なくとも分離溝と半導体基板との境界部に
沿った領域を覆うようにしてエッチング阻止膜が配置さ
れ、これにより、コンタクト孔形成時におけるエッチン
グから下地の分離絶縁膜が保護される。

【００１２】本発明に係る半導体装置の製造方法では、
半導体基板に形成された分離溝内に分離絶縁膜が埋め込
まれた後、少なくとも分離溝と半導体基板との境界部に
沿った分離絶縁膜上にエッチング阻止膜が形成される。
すなわち、分離溝内の分離絶縁膜の上部周囲の全体にわ
たってエッチング阻止膜が延設され、これにより、その
後に行われるコンタクト孔形成のためのエッチングから
分離絶縁膜が保護される。

【００１３】特に、分離溝への分離絶縁膜の埋め込み
後、エッチング阻止膜を、分離溝の形成の際に用いた耐
酸化膜の側壁として形成するようにした場合には、エッ
チング阻止膜は耐酸化膜と自己整合的に形成される。こ
のため、エッチング阻止膜は分離絶縁膜の上にのみ形成
されることとなり、分離溝と半導体基板との境界部より
も外側（半導体基板側）にはみ出すことがない。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１５】図１は本発明の一実施の形態に係る半導体
装置の要部断面構造を表すものである。なお、ここで
は、素子分離の対象としてＮＭＯＳ素子を例にとって説
明するが、もちろんＰＭＯＳ素子あるいはその他の素子
に対しても適用可能である。

【００１６】図に示したように、この半導体装置は、ｐ
型シリコン基板等からなる半導体基板１１の表面側に設
けられた素子間分離用のトレンチ１５と、このトレンチ
１５の内面を覆うようにして形成された酸化膜１６と、
トレンチ１５内を埋め込むように形成されたシリコン酸
化膜（ＳｉＯ₂ ）等からなる分離絶縁膜１７とを備えて
いる。トレンチ１５に隣接する素子活性領域には、ゲー
ト絶縁膜としての酸化膜１２と、この酸化膜１２上に、
不純物を含む多結晶シリコン（ポリシリコン）等によっ
て形成されたゲート電極１９と、ゲート電極１９と自己
整合的に半導体基板１１の表面近傍に形成されたｎ型拡
散層（ソース領域２１および図示しないドレイン領域）
とからなるＭＯＳトランジスタが形成されている。

【００１７】ソース領域２１はトレンチ１５に隣接して
いる。このトレンチ１５に埋め込まれた分離絶縁膜１７
の上には、半導体基板１１（ソース領域２１）との境界
部に沿ってトレンチ１５内の分離絶縁膜１７の上部周囲
を覆うようにして所定幅のエッチング阻止膜１８形成さ
れている。

【００１８】以上の構造を覆うようにしてシリコン酸化
膜等からなる層間絶縁膜２２が形成され、さらにその上
には所定のパターンにパターニングされた導電性の密着
層２５および配線層２６が形成されている。ソース領域
２１の真上部の層間絶縁膜２２には、コンタクト孔２４
が形成され、これによりソース領域２１と配線層２６と
が電気的に接続されている。密着層２５は、例えばチタ
ン（Ｔｉ）およびチタンナイトライド（ＴｉＮ）の２層
構造からなり、また、配線層２６は例えばタングステン
（Ｗ）等により形成されている。

【００１９】エッチング阻止膜１８は、トレンチ１５内
の分離絶縁膜１７および層間絶縁膜２２を形成するシリ
コン酸化膜に対してエッチング選択比の大きい（エッチ
ングされにくい）材料、例えば多結晶シリコンによって
形成されている。

【００２０】次に、以上のような構造の半導体装置の作
用を説明する。

【００２１】上記のように、ソース領域２１と配線層２
６との接続は、コンタクト孔２４によって行われるが、
このコンタクト孔２４の形成位置はフォトリソグラフィ
工程におけるパターニングずれによって設計位置からず
れる場合が多く、さらに、トレンチ１５の位置もまた設
計位置からわずかにずれる可能性がある。したがって、
高集積化の要請からトレンチ１５とコンタクト孔２４と
の離間距離を十分とれない場合には、図示のようにコン
タクト孔２４の一部がトレンチ１５の領域にオーバラッ
プする可能性がある。

【００２２】ところが、トレンチ１５内の分離絶縁膜１
７の上部周囲には、トレンチ１５と半導体基板１１との
境界部に沿って、エッチング選択比の高いエッチング阻
止膜１８が延設されているので、コンタクト孔２４の一
部がトレンチ１５の領域とオーバラップしていたとして
も、層間絶縁膜２２のエッチングの際に、そのオーバチ
ップ部分の下地の分離絶縁膜１７がエッチング阻止膜１
８によって守られ、エッチングされるのを阻止すること
ができる。このため、従来のように不要な溝が形成され
ることがなく、素子分離特性の劣化を回避することがで
きる。

【００２３】次に、図２〜図８を参照して、以上のよう
な構成の半導体装置の製造方法を説明する。

【００２４】まず、図２に示したように、単結晶のシリ
コン基板にｐ型不純物を導入して形成した半導体基板１
１の表面に、熱酸化法によって例えば１０ｎｍ程度のい
わゆるパッド酸化膜としての酸化膜１２を形成したの
ち、例えばシリコン窒化膜（Ｓｉ₃ Ｎ₄ ；一般にはＳｉ
_X Ｎ_Y ）等からなる耐酸化膜１３を全面に形成する。

【００２５】次に、図３に示したように、トレンチ形成
領域に開口を有するようにパターニングされたレジスト
層１４を形成したのち、このレジスト層１４をエッチン
グマスクとして、耐酸化膜１３および酸化膜１２を例え
ばＲＩＥ（反応性イオンエッチング）法等の異方性エッ
チング法によってエッチングする。

【００２６】次に、図４に示したように、レジスト層１
４をアッシングにより除去したのち、耐酸化膜１３をエ
ッチングマスクとして半導体基板１１をエッチングし、
半導体基板１１に例えば２００ｎｍ程度の深さの素子分
離用のトレンチ１５を形成する。さらに、同図に示した
ように、熱酸化処理を行い、外部に露出した半導体基板
１１の表面およびトレンチ１５の内面に酸化膜１６を形
成する。この場合の酸化処理は、例えば塩酸を１％含む
ドライ酸素雰囲気中での１０００°Ｃ程度の加熱により
行い、酸化膜１６は例えば２０ｎｍ程度の膜厚とする。

【００２７】次に、図５に示したように、例えばバイア
スＥＣＲ−ＣＶＤ(Electron Cyclotron Resonance −Ch
emical Vapor Deposition)法等により、トレンチ１５を
埋め込むようにして全面にシリコン酸化膜等からなる分
離絶縁膜１７を例えば５００ｎｍ程度の膜厚に形成した
のち、いわゆるＣＭＰ（化学的機械的研磨）法により、
耐酸化膜１３を研磨ストッパとして（耐酸化膜１３が露
出するまで）、分離絶縁膜１７を研磨除去し、さらに、
ＲＩＥ法等の異方性エッチングにより、分離絶縁膜１７
を半導体基板１１の表面高さまでエッチングする。

【００２８】次に、図６に示したように、例えばＣＶＤ
法によって全面にポリシリコン膜を１００ｎｍ程度堆積
形成したのち、これをＲＩＥ法等の異方性エッチングに
よりエッチングすることにより、耐酸化膜１３の側面か
ら分離絶縁膜１７の表面にかけての領域に、高さ５０ｎ
ｍ、幅１００ｎｍ程度のサイドウォール（側壁）状のエ
ッチング阻止膜１８を被着形成する。

【００２９】次に、図７に示したように、例えばＨ₃ Ｐ
Ｏ₄ （オルトリン酸）等のエッチング液を用いたウェッ
トエッチングによって耐酸化膜１３を除去する。このよ
うにして、酸化膜１６および分離絶縁膜１７によって埋
め込まれたトレンチ１５により電気的に分離された素子
形成領域が形成されると共に、トレンチ１５と半導体基
板１１との境界部に沿った分離絶縁膜１７上に（すなわ
ち、トレンチ１５の上部周囲全体にわたって）、エッチ
ング阻止膜１８が形成される。このエッチング阻止膜１
８は、上記のようにポリシリコン膜等からなり、トレン
チ１５に埋め込まれた分離絶縁膜１７および次の工程で
形成する層間絶縁膜に比べて十分高いエッチング選択比
（エッチングされにくさを示す比）を有している。

【００３０】次に、同じく図７に示したように、不純物
を導入したポリシリコン層をＣＶＤ法等により全面に形
成したのち、このポリシリコン層および酸化膜１２をフ
ォトリソグラフィ法によって順次所定のパターンにパタ
ーニングすることにより、ゲート電極１９を形成する。
さらに、このゲート電極１９をマスクとして、例えばイ
オン注入および熱処理によって素子形成領域における半
導体基板１１の表面近傍にｎ型不純物を導入することに
より、ゲート電極１９と自己整合的にソース領域２１お
よび図示しないドレイン領域を形成する。これにより、
酸化膜１２からなるゲート酸化膜と、ゲート電極１９
と、ソース領域２１とドレイン領域（図示せず）からな
るＮＭＯＳトランジスタが形成される。

【００３１】次に、図８に示したように、ＣＶＤ法等に
より、全面にシリコン酸化膜からなる層間絶縁膜２２を
例えば４００ｎｍ程度の膜厚に形成したのち、その上に
レジスト層２３を塗布形成する。そして、このレジスト
層２３をフォトリソグラフィ工程によってコンタクト孔
形成部に開口を有するようにパターニングしたのち、こ
のレジスト層２３をエッチングマスクとして層間絶縁膜
２２をＲＩＥ法等によってエッチングすることにより、
半導体基板１１の表面のソース領域２１に達するコンタ
クト孔２４を形成する。このとき、レジスト層２４のフ
ォトリソグラフィ工程によるパターニングずれによって
コンタクト孔２４の一部がトレンチ１５の領域にオーバ
ラップしたとしても、その部分の分離絶縁膜１７上に
は、そのＲＩＥに対するエッチング選択比の高いエッチ
ング阻止膜１８が延設されているので、これがストッパ
となり、分離絶縁膜１７がエッチングされることが防止
され、従来のようにトレンチ１５と半導体基板１１との
境界部に不要な溝が形成されることがない。

【００３２】次に、図１に示したように、例えばチタン
およびチタンナイトライドからなる密着層２５を全面に
形成したのち、その上にＣＶＤ法等により例えばタング
ステン等の導電性材料からなる配線層２６を形成し、コ
ンタクト孔２４をこれらの密着層２５および配線層２６
によって埋め込む。これにより、ＮＭＯＳトランジスタ
のソース領域２１と配線層２６とを接続するコンタクト
が形成される。このとき、密着層２５としてのＴｉおよ
びＴｉＮの膜厚は、それぞれ例えば２０ｎｍ、４０ｎｍ
程度とし、配線層２６としてのＷの膜厚は例えば３００
ｎｍ程度とする。その後、同図に示したように、配線層
２６上にレジスト層（図示せず）を形成すると共に、こ
れをフォトリソグラフィ工程によりパターニングし、こ
れをエッチングマスクとしてＲＩＥ法により配線層２６
および密着層２５をエッチングし、所定の配線パターン
を得る。

【００３３】このように、本実施の形態の製造方法で
は、トレンチ１５内の分離絶縁膜１７の上部周囲の全体
にわたってエッチング阻止膜１８が延設され、その後に
行われるコンタクト孔２４の形成のためのエッチングか
ら分離絶縁膜１７が保護されるので、トレンチ１５内の
分離絶縁膜１７が削られて不要な溝が形成されてしまう
ことを確実に防止することができ、素子分離特性の劣化
が防止される。特に、本実施の形態では、トレンチ１５
に分離絶縁膜１７を埋め込んだ後、エッチング阻止膜１
８を、トレンチ１５の形成の際に用いた耐酸化膜１３の
サイドウォールとして形成するようにしたので、エッチ
ング阻止膜１８は耐酸化膜１３と自己整合的に形成さ
れ、トレンチ１５と半導体基板１１との境界部よりも外
側（半導体基板１１側）にはみ出すことがない。このた
め、コンタクト孔２４における有効コンタクト面積を減
少させてしまうことがなく、コンタクト抵抗の増大を防
止することができる。

【００３４】なお、上記の実施の形態では、便宜上、あ
る一方向における断面図を用い、その方向に存在するＭ
ＯＳ素子との素子分離関係についてのみ説明したが、こ
れに限らず、トレンチ１５の周囲に接して存在するすべ
ての素子との分離関係においても同様の効果を奏するの
はいうまでもない。エッチング阻止膜１８は、トレンチ
１５と半導体基板１１との境界部に沿って、トレンチ１
５内の分離絶縁膜１７の上部周囲の全体にわたって形成
されているからである。この場合、分離対象となる素子
は、ＭＯＳ素子には限られず、バイポーラトランジスタ
等の他のタイプの素子であってもよいのはもちろんであ
る。

【００３５】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記の実施の形態では、エッチング阻止膜１８は、半導体
基板１１（ソース領域２１）上に形成した耐酸化膜１３
のサイドウォールとして分離絶縁膜１７上に形成するよ
うにしたが（図６）、これに限ることはなく、他の方法
によって形成してもよい。また、エッチング阻止膜１８
の幅および膜厚は、上記した値に限定されるものではな
く、耐酸化膜１３の膜厚やＲＩＥによるエッチング量等
の制御により、適宜変更することが可能である。

【００３６】また、本実施の形態では、エッチング阻止
膜１８として多結晶シリコンを用いることとしたが、分
離絶縁膜１７および層間絶縁膜２２として用いる材料
（ここでは、シリコン酸化膜）よりもＲＩＥに対するエ
ッチング選択比の高い材料であれば他の材料を用いるこ
とも可能である。

【００３７】さらに、耐酸化膜１３として窒化シリコン
膜を用いることとしたが、他の材料を用いることも可能
である。

【発明の効果】以上説明したように、請求項１ないし請
求項３のいずれか１に記載の半導体装置によれば、半導
体基板を複数領域に分離する分離溝内に埋め込まれた分
離絶縁膜の上に、少なくとも分離溝と半導体基板との境
界部に沿った領域を覆うようにしてエッチング阻止膜を
配置するようにしたので、コンタクト孔形成時における
エッチングから下地の分離絶縁膜が保護される。このた
め、分離溝とコンタクト孔との離間距離が十分とれない
場合であっても、従来のようにコンタクト孔のエッチン
グ形成時に分離溝内の分離絶縁膜が削られて不要な溝が
形成されるという事態を防止し、分離距離の実質的な短
縮を防止することができるので、素子分離特性の劣化を
回避できる。

【００３８】また、請求項４または請求項５に記載の半
導体装置の製造方法によれば、半導体基板に形成した分
離溝内に分離絶縁膜を埋め込んだ後、少なくとも分離溝
と半導体基板との境界部に沿った分離絶縁膜上にエッチ
ング阻止膜を形成するようにしたので、分離溝内の分離
絶縁膜の上部周囲の全体にわたってエッチング阻止膜が
延設される。これにより、その後に行われるコンタクト
孔形成のためのエッチングから分離絶縁膜が保護され、
素子分離特性の劣化が防止される。

【００３９】特に、請求項５記載の半導体装置の製造方
法によれば、分離溝への分離絶縁膜の埋め込み後、エッ
チング阻止膜を、分離溝の形成の際に用いた耐酸化膜の
側壁として形成するようにしたので、エッチング阻止膜
を耐酸化膜と自己整合的に形成することができる。この
ため、エッチング阻止膜が分離溝と半導体基板との境界
部よりも外側（半導体基板側）にはみ出すことがなく、
コンタクト面積の減少によるコンタクト抵抗の増大とい
う不都合を防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の要部
構造を表す断面図である。

【図２】この半導体装置の製造方法における一工程を表
す断面図である。

【図３】図２に続く工程を表す断面図である。

【図４】図３に続く工程を表す断面図である。

【図５】図４に続く工程を表す断面図である。

【図６】図５に続く工程を表す断面図である。

【図７】図６に続く工程を表す断面図である。

【図８】図７に続く工程を表す断面図である。

【図９】従来の半導体装置の構造を表す断面図である。

【符号の説明】

１１…半導体基板、１２…酸化膜、１３…耐酸化膜、１
５…トレンチ（分離溝）、１６…酸化膜、１７…分離絶
縁膜、１８…エッチング阻止膜、１９…ゲート電極、２
１…ソース領域、２２…層間絶縁膜、２４…コンタクト
孔、２５…密着層、２６…配線層

Claims (5)

【特許請求の範囲】
1. 【請求項１】 各種の半導体素子が形成される半導体基
   板を複数領域に分離する分離溝と、 前記分離溝内に埋め込まれた分離絶縁膜と、 少なくとも前記分離溝と前記半導体基板との境界部に沿
   って前記分離絶縁膜を覆うように形成されたエッチング
   阻止膜とを備えたことを特徴とする半導体装置。
2. 【請求項２】 前記分離絶縁膜は、シリコン酸化膜から
   なることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記エッチング阻止膜は、多結晶シリコ
   ン膜からなることを特徴とする請求項１記載の半導体装
   置。
4. 【請求項４】 各種の半導体素子が形成される半導体基
   板の表面側に素子部用の分離溝を形成する工程と、 前記分離溝内に分離絶縁膜を埋め込む工程と、 少なくとも、前記分離溝と前記半導体基板との境界部に
   沿った前記分離絶縁膜上に、エッチング阻止膜を形成す
   る工程とを含むことを特徴とする半導体装置の製造方
   法。
5. 【請求項５】 前記分離溝は、半導体基板上に選択的に
   形成した耐酸化膜をエッチングマスクとして行う異方性
   エッチングにより形成され、 前記エッチング阻止膜は、前記分離溝に分離絶縁膜を埋
   め込む工程の後に、前記耐酸化膜の側壁として形成され
   ることを特徴とする請求項４記載の半導体装置の製造方
   法。