CN101960565A - 半导体基板接触通孔 - Google Patents

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Abstract

第一导电层(104)和硅酸盐玻璃层(106)的边缘沿着延伸至半导体基板(41)的通孔(164)彼此相邻地延伸。导电体(112/114)通过通孔(164)延伸至与半导体基板(41)接触。

Description

半导体基板接触通孔
背景技术
电器件有时包括半导体基板以形成诸如晶体管的电部件。高电压和连续工作有时导致电荷在晶体管附近的基板中的积聚，这可能降低晶体管的阈值电压并可以导致基板中的寄生横向双极型晶体管的形成。从晶体管附近的基板排出积聚电荷可以减少这样的问题。然而，用于与基板进行电接触的结构可能增大制造复杂性，可能增加制造成本，可能占用宝贵的空间且可能缺少令人满意的性能。
附图说明
图1是示意性地示出根据示例实施例的流体喷射装置的电路图。
图2是根据示例实施例的图1的流体喷射装置的剖视图。
图3～6是示意性地示出根据示例实施例的图1的流体喷射装置中的副抽头(sub tap)的形成的剖视图。
图7是根据示例实施例的图1的流体喷射装置的副抽头的另一实施例的顶视平面图。
图8是根据示例实施例的沿线8--8截取的图7的副抽头的剖视图。
图9是根据示例实施例的沿线9--9截取的图7的副抽头的剖视图。
具体实施方式
图1和2示出根据示例实施例的流体喷射装置20。图1是流体喷射装置20的示意图。如下文将描述的那样，流体喷射装置20包括用于从其半导体基板排出电荷的副抽头结构，其较不复杂，具有低制造成本并提供另人满意的性能。
如图1示意性地所示的，流体喷射装置20通常包括发射电路26、发射室28、发射电压源30、地址线32、地36和副抽头38。发射电路26包括如下这样的电部件或元件，所述电部件或元件由基板41支撑且被配置为选择性地将与发射室28相对的电阻器加热或使其发热以使得发射室28内的流体被部分汽化、从而迫使剩余流体从发射室28中出来。如图1示意性地所示的，发射电路26包括薄膜晶体管40和电阻器42。晶体管40包括连接到电阻器的漏极44、连接到地36的源极46和通过栅极电介质50与源极46和漏极44间隔开并电连接到地址线32的栅极48。电阻器42被电连接在漏极44与发射电压源30之间。在工作中，为了从特定发射室28喷射流体，地址线32向栅极48提供电荷，从而将漏极44电连接到源极46。结果，来自发射电压源30的电流流过电阻器42朝着地36流动，从而加热电阻器42以使流体汽化并从发射室28喷射流体。
副抽头38包括电导线、通孔、触点或将基板41电连接到地36的结构。副抽头38排出积聚在基板41中的电荷，特别是积聚在晶体管40周围的电荷。结果，减轻了晶体管的阈值电压的降低，该阈值电压的降低可以导致基板中的寄生横向双极型晶体管的形成。
图2是示出流体喷射装置20的示例实际结构的横截面图。如图2所示，流体喷射装置20包括基板41、电介质层100、导电层102和104、硅酸盐玻璃层106、电阻层108、导电层110、电介质层112、导电层114和116、阻挡层118和喷孔层119。另外，如示意性地示出的，流体喷射装置20还包括发射电压源30、地址线电压源32和地36。
基板41包括被配置为支撑发射电路26、发射室28和副抽头38的一个或多个层。特别地，基板41包括一种或多种材料，所述一种或多种材料被配置为选择性地被掺杂以使得可以使基板41的多个部分更具导电性而其它部分被维持较高的电阻率以便形成用于发射电路26的晶体管。根据一个示例实施例，基板41包括硅，其中，整个硅基板被轻微掺杂为具有在严格控制的规格内的中等电阻率，并且其中，所选区域被更重地掺杂，以便具有更高导电性(在下文中描述的区120和122)。在其它实施例中，基板41可以由其它半导体或半导电材料形成。
在所示示例中，基板41具有导电的掺杂区120、122和在这样的掺杂区120、122之间的轻掺杂区124。在用来向相关联的发射室28提供功率的晶体管中，掺杂区120充当源极；掺杂区122(被圆环形式的层102的栅极结构围住)充当漏极且轻掺杂区124充当沟道。
电介质层100包括在基板41上被图案化的一层或多层电介质材料。在一个实施例中，在两个阶段中形成层100。在第一阶段期间，对层100进行图案化，以便层100阻挡后续的对基板41的下层区域的较重的掺杂，以使得层100覆盖并限定轻掺杂区124。层100的这些区域还用于对提供层102和104的单个层的后续形成进行定位和对准。在第二阶段期间，在层102和104形成之后，且在掺杂以形成区120和122之后，对基板41进行氧化以使区120和122的表面钝化以生长层100的另外部分。
在所示的示例中，电介质层100跨越基板41延伸(除了在对应于副抽头38和更多掺杂区120、122的位置)。电介质层100将充当晶体管沟道的轻掺杂区124与导电层102提供的晶体管的覆盖栅极电分离。电介质层100足够薄以使得从层102提供的栅极发出的电场使得轻掺杂区124更具导电性。在所示的示例中，电介质层100包括基板41的氧化表面。在所示的实施例中(其中，基板41包括硅)，层100包括SiO2。在另一实施例中，可以以其它方式或由其它电介质材料形成层100。
导电层102、104包括一层或多层导电材料。层102、104与下面的层100的各部分自对准并抑制或防止层100的底层部分被后续蚀刻掉。层102覆盖电介质层100和轻掺杂区124并充当晶体管的栅极。在所示的示例实施例中，层102和104包括多晶硅(也称为多晶体硅，多-Si或poly)。层102和104(在电介质层100上自对准)在掺杂结区122、124的相同工艺步骤中被掺杂至低导电性，同时防止掺杂剂进入沟道区124和副抽头区域38。这减少用来生成所有电路部件的处理步骤的数目。
在其它实施例中，层102和104可以由被配置为抑制也导电的基板41的底层部分的掺杂的其它材料形成。在另一实施例中，层102可以仅仅是导电的，其中，电介质层100由被配置为在对区120进行掺杂时抑制基板41的掺杂的一个或多个层形成。在其它实施例中，层104可以可替换地包括被配置为抑制基板41的底层部分的掺杂的电介质材料。
硅酸盐玻璃层106包括基板41、层102和层104的一层电介质材料覆盖区120。层106具有相对大的厚度并使基板41的区120与层102以及与电阻层108和导电层110电绝缘。由于层106是硅酸盐玻璃，所以可以更容易地跨越基板41和层102、104沉积层106并对其进行地毯式涂敷。特别地，磷的添加增强了硅酸盐玻璃形成层106的流动性从而获得增强的覆盖度。在所示的示例实施例中，硅酸盐玻璃层106由聚硅酸盐玻璃(PSG)形成。在另一实施例中，层106可以由诸如硼磷硅酸盐玻璃(BPSG)的其它形式的硅酸盐玻璃形成。
电阻层108包括至少在发射室28的区域内沉积在层106上的电阻材料层。层108充当电阻器42，其在传送来自发射电压源30的电流时发出热量。发射室28的区域内的由层108发出的此热量使发射室28内的一部分流体汽化，从而强有力地喷射发射室28内的剩余部分的流体。在所示的示例中，层108包括钽铝(TaAl)层，即被一起共溅射的Ta和Al原子单层。在其它实施例中，层108可以由其它电阻材料形成。
导电层110(有时称为金属1层或金属1总线)包括一层或多层导电材料，其包括将层108的部分电连接到发射电压源30的第一部分126、将层108的第二间隔部分电连接到充当晶体管40的漏极的区122的第二部分128、与层102接触并将层102电连接到地址线电压源32的第三部分129、以及电连接到基板41的区120(充当晶体管40的源极)并在副抽头3周围延伸(至页面中)以将区120电连接到被连接到地36的结合焊盘132的第四部分130。层110的区128跨越层108的相邻部分并穿过通过层106和100形成的通孔134与基板41的区122电连接。在一个实施例中，通过向下钻穿层106和层100来形成通孔134。在所示的示例中，层110由铝层形成。根据一个实施例，除电阻器42的区域之外，层110与层108一起被图案化。在其它实施例中，层110可以由其它导电材料形成。
有时称为钝化层的电介质层112包括在层110上延伸并使层110的各部分电绝缘或隔离的一层或多层电介质材料。在所示的示例中，层112包括区140、142和144。区140延伸穿过层110而与层108接触，从而将层110的部分126和128电分离。区142延伸穿过层110至层106，从而将层110的区128与区129电分离。区144延伸穿过层110至层106，从而将层110的区129与区130分离。根据一个示例实施例，电介质层110可以包括SiC和SiN的连续层。在其它实施例中，电介质层110可以包括其它材料并具有更多或更少的电介质层。
导电层114包括图案化的导电材料层。层114包括区146和148。区146(有时称为空穴层)在发射室28内在层112上延伸并与层112接触，且与层108的形成电阻器42的那部分相对。区146保护由层108形成的电阻器42和层112的部分免受在流体喷射之后来自室28中的气泡破裂的损坏。区148通过层112中的通孔135延伸至与层110的区130接触并提供层110的区130与结合焊盘132的层116之间的电连接。在所示的示例中，区148还通过层112、层106和层104中的通孔延伸至与基板41的轻掺杂部分接触以提供副抽头38的部分。在所示的示例中，层114由钽形成。在其它实施例中，层114可以由诸如钨或钼的其它金属形成。
层116包括在层114的区148上图案化的导电材料层。层116具有与层114相比相对较低的电阻。层116形成结合焊盘132的表面。层116还充当延伸到基板41以提供副抽头38的导电层的部分。在所示的示例中，层116包括金层。在其它实施例中，层116可以由具有相对低的电阻的其它导电材料形成。在某些实施例中，可以将层116沉积为直接与区130和基板41接触，其中，省略了层114的区148。
有时称为阻挡层的层118包括被图案化以在层114的区146周围和电阻器42周围形成发射室28的一层或多层材料。有时称为喷孔板的层119包括在层118上延伸且被配置为限定发射室28的喷嘴开口150的一个或多个层。层118和120一起形成喷孔结构152。虽然喷孔结构152被示为由两层形成，但喷孔结构152可以可替换地由单层或多于两个的层形成。喷孔结构152可以由各种聚合物、环氧树脂材料、金属等形成。
根据一个示例实施例，可以利用以下过程来形成流体喷射装置28。最初在包括p型硅基板41的基板41上形成电介质层100。在一个实施例中，通过氧化物生长来形成层100。然后，跨越基板41并在层131上沉积包括多晶硅的层102和104作为单个连续层。在一个实施例中，通过低压化学汽相沉积(LPCVD)来沉积层102和104。然后，对所述单个连续层进行图案化和蚀刻以形成层102和104。然后对层41进行掺杂以形成区120和122。如上所述，层102抑制对区124的掺杂，同时层104抑制对副抽头38下面的部分基板41的掺杂。
在这样的掺杂之后，沉积硅酸盐玻璃层106，之后是固化或稠化。在一个实施例中，通过常压化学汽相沉积(APCVD)来沉积层106。如图2所示，对层106的部分进行图案化和蚀刻以形成通孔134并使层104的上表面暴露。然后，沉积层108和110。在一个实施例中，通过溅射来沉积层108和110。在这样的沉积之后，对层110和108的部分进行图案化和蚀刻以形成延伸至与层106接触的开口158和159并形成延伸穿过层110并另外延伸穿过层104至与基板41接触的开口160。然后，对层110的部分进行图案化和蚀刻以形成延伸至与层108(在区126、128之间)接触的开口156。
在形成此类开口或间隙后，沉积层112。在一个实施例中，通过溅射来沉积层112。如图1所示，进一步对层112的部分进行图案化和蚀刻以形成延伸通过层122至与基板41接触的通孔164。通孔164覆盖先前形成的开口160。
一旦形成通孔164，则沉积层114和116。在一个实施例中，通过溅射来沉积这样的层。然后，对这样的层进行图案化和蚀刻以形成区140和142。在已形成前述发射电路26之后，在电阻器42周围形成喷孔结构152以形成发射室28和喷嘴开口150。在其它实施例中，可以省略一个或多个这样的层，或者可以添加一个或多个附加层。在其它实施例中，该过程可以变化。
图3～6更详细地示出副抽头38(图1所示)的形成。图3示出在层100上已经沉积层104并进行图案化之后图1中的副抽头38的区域。图3还示出在已沉积硅酸盐玻璃层106并进行图案化以在层106中形成开口170之后副抽头38的区域。
图4示出在已沉积层110并已诸如通过蚀刻去除层110的部分以形成开口160之后副抽头38的区域。如图4所示，附加的、另外的或过分的蚀刻(附加的蚀刻在形成通过层110的开口160之后执行)还去除层104的部分以使层100通过开口170暴露。在这样的蚀刻期间，层106通过控制通过层104的基本上与开口170成直线的开口172的尺寸和位置而充当硬掩膜。在这样的蚀刻期间，开口170在尺寸方面也可以略微增大。由于层106充当硬掩膜，因此可以减少形成副抽头38的光刻步骤的数目。结果，可以减少制造时间和成本。另外，降低了通过层106、层104和层100的开口不对准的风险。
如图4进一步所示的，在对层110进行这样的蚀刻(或其它可去除处理)以形成开口160期间，被层110的已去除部分暴露的层106的上部分也被去除。对层110的这样的过蚀刻减小开口170和172周围的层106的厚度。在一个实施例中，这样的过蚀刻去除层106的约1000埃。结果，减小了总台阶高度H(层106的顶部与基板41之间的高度)。随后沉积的层114和116在存在后续化学工艺步骤的情况下具有有利于改进通过副抽头38进行的电荷排出的改善的覆盖度和增强的结构完整性。特别地，层114和116的改善的覆盖度抑制后续的化学工艺步骤侵袭存在于由层114/116提供的“帐篷”下面的铝、PSG和/或多晶硅层。此增强的保护还有益于最终的打印头，在那里，腐蚀性油墨蒸气可能通过层114/116中的任何裂缝或针孔侵袭铝和PSG。
图5还示出在已沉积层112并已去除一部分(诸如通过光刻图案化和蚀刻)之后副抽头38的区域。如图5所示，去除层112的一部分以形成通过层112的开口173。对层112的暴露部分进行过蚀刻以另外去除层100的暴露部分从而形成通过层100的开口174。开口174在很大程度上与开口172和170对准以完成延伸到基板41的总开口176。再次地，层106充当用于对层100的部分进行蚀刻和去除的硬掩膜以形成使基板41暴露的通孔176。
进一步如图5所示，在层112的这样的去除或过蚀刻期间，去除层106的另外的厚度。在一个实施例中，去除层106的约2000埃的另外的厚度以进一步减小形成副抽头38的通孔176的台阶高度H。结果，随后沉积的层114和116具有进一步改善的覆盖度，其有利于改进通过副抽头38进行的电荷排出。
图6示出在沉积层114和116(有时它们被共同称为金属2层或金属2总线)之后副抽头38的区域。在一个实施例中，通过溅射来沉积层114、116。在其它实施例中，可以以其它方式来实现沉积。如图6所示，根据一个示例实施例，通过光刻法和后续的等离子蚀刻来形成通过层112并与层110接触的通孔180。结果，层114、116被电连接到层110(同样如图1所示，在结合焊盘132下面)。
进一步如图6所示，层114、116沿着层106、104和100的相邻边缘在层112上延伸至与基板41电接触。如图6所示，在对层110和层112的过蚀刻期间对层106的去除减小了层114、116(金属2层)的台阶高度。在所示的示例中，层114和/116的台阶实际上在层110(金属1)的台阶之下至少约3000埃的距离D处。结果，层114/116具有增强的台阶覆盖度。
总而言之，上述副抽头38和用于形成副抽头38的上述过程提供若干优点。由于层106充当用于控制副抽头通孔的尺寸和位置的硬掩膜，所以可以省略用于以光刻方式限定这样的通孔的软掩膜，从而减少制造成本和时间。另外，降低了不对准的风险。通过降低不对准风险，可以更精确地控制副抽头38的定位，从而允许将副抽头38设置为更接近于晶体管44。这增强副抽头的效力(性能)，同时还使得副抽头38的总表面面积减小。
另外，由于副抽头38的通孔176周围那部分层106的厚度(通常为在基板41上形成的电路的层的最厚的位置)在层110和112的过蚀刻期间被腐蚀，所以减小了台阶高度且接触角沿着层114、116的通孔边缘减小。结果，层114、116具有改善的覆盖度，从而增强副抽头38从基板41排出电荷的能力。另外，实现了在存在后续化学工艺步骤的情况下的增强的结构完整性。特别地，层114和116的改善的覆盖度抑制后续的化学工艺步骤侵袭存在于由层114/116提供的“帐篷”下面的铝、PSG和/或多晶硅层。此增强的保护还有益于最终的打印头，在那里，腐蚀性油墨蒸气可能通过层114/116中的任何裂缝或针孔侵袭铝和PSG。
图7～9示出流体喷射装置320的副抽头338，图1和2所示的副抽头38的另一实施例。流体喷射装置320与流体喷射装置20基本上相同，不同的是流体喷射装置320包括副抽头338而不是副抽头38。在图1中示出流体喷射装置320的其余元件。图7是没有层114/116的副抽头338的区域的顶视平面图。图8和9是包括层114、116的该区域的剖视图。
副抽头338类似于副抽头38，不同的是副抽头338用覆盖整个结构的一个长通孔替换两个通孔，从而使副抽头338更紧凑。作为替代，省略层112的沿着由孔170、172和174形成的通孔176周围的层110的内边缘延伸的部分183(图6所示)，以使得层114、116接触通孔176周围的层110的顶部和侧边缘部分。特别地，如图7所示，通过层112的开口173(图6所示)被加宽以形成开口373。在一个实施例中，开口373的边缘375可以与图6所示的副抽头38的通孔180的外边缘181相对应。结果，副抽头338占用甚至更少的表面区域或基板面(real estate)。
根据一个示例实施例，通过层110的开口160约为6μm×8μm。通过层112的开口373约为6μm×20μm。结果，层110和层114、116在开口160的每侧上6μm×6μm的面积上相互重叠。由于副抽头338具有小于9μm且标称地约8μm的减小的宽度，因此用于层110的导电汇流线也可以具有减小的宽度，从而节省宝贵的基板面。
进一步如图8和9所示，在层110和层112的过蚀刻期间，层106的侧边缘变宽并逐渐变细。结果，齿廓或接触角A减小至75度以下，而不是约为90度。在一个实施例中，接触角减小至约70度。此减小的接触角进一步增强层114、116在层104和106的边缘上的覆盖度以增强副抽头338从基板41排出电荷的能力。图1所示的副抽头38也具有小于75度且标称地约为70度的接触角。类似于副抽头38，副抽头338提供改善的对准并降低不对准风险，产生平缓的台阶高度并减小副抽头38的区域所需的总面积。
虽然已参照示例实施例描述了本公开，但本领域的技术人员将认识到，在不脱离权利要求主体的精神和范围的情况下可以进行形式和细节方面的修改。例如，虽然不同的示例实施例可能已被描述为包括提供一个或多个益处的一个或多个特征，但可以预期，在所述示例实施例中或在其它可替换实施例中可以将所述特征彼此互换，或者可替换地相互组合。由于本公开的技术相对复杂，所以不是技术的所有变化都是可预见的。参照示例实施例描述并在以下权利要求中阐述的本公开显然意图尽可能宽泛。例如，除非另外具体说明，否则叙述单个特定元件的权利要求还包括多个此类特定元件。

Claims (19)

1.一种装置，包括：
半导体基板(41)；
基板(41)上的第一导电层(104)；
第一导电层(104)上的硅酸盐玻璃层(106)，所述硅酸盐玻璃层(106)和第一导电层(104)具有沿着延伸至基板(41)的通孔(164)的相邻边缘；
硅酸盐玻璃层(106)上的第二导电层(110)；
第二导电层(110)上的电介质层(112)；以及
所述电介质层上的第三导电层(114/116)，第三导电层(114/116)与第二导电层(110)电接触并通过通孔(164)延伸至与基板(41)电接触。
2.权利要求1的装置，其中，半导体基板(41)包括硅。
3.权利要求1的装置，其中，第一导电层(104)包括多晶硅。
4.权利要求1的装置，其中，所述边缘具有小于或等于70度的齿廓角。
5.权利要求1的装置，其中，硅酸盐玻璃层(106)具有与基板(41)间隔开第一距离的、第二导电层(110)下面的第一表面，和与基板(41)间隔开第二较小距离的、第三导电层(112/114)下面的第二表面。
6.权利要求1的装置，还包括第一导电层(104)与所述硅层之间的第二电介质层(112)，其中，所述通孔(164)延伸通过第二电介质层(112)。
7.权利要求1的装置，其中，第二导电层(110)包括钽。
8.权利要求1的装置，其中，基板(41)的多个部分被掺杂，且其中，这些部分形成至少一个晶体管。
9.权利要求1的装置，其中，第三导电层(112/114)包括电阻部分和电阻部分上的导电部分。
10.权利要求9的装置，还包括：
通过所述导电部分至所述电阻部分的开口(156)；
与该开口(156)相对的流体腔(28)；以及
与流体腔(28)连通的喷嘴孔(150)。
11.权利要求1的装置，其中，第一电介质层(112)覆盖接近通孔(164)的第二导电层(110)的边缘。
12.权利要求1的装置，其中，第三电介质层(112/114)覆盖接近通孔(164)的第二导电层(110)的边缘。
13.权利要求1的装置，其中，第二导电层(110)具有在所述通孔周围的、向外与硅酸盐玻璃层(106)的边缘间隔开的边缘。
14.权利要求1的装置，其中，第二导电层(110)具有在所述通孔(164)周围的、向外与第一导电层(104)的边缘间隔开的边缘。
15.权利要求1的装置，其中，第二导电层(110)具有在通孔(164)周围的具有小于或等于约9平方微米的宽度的边缘。
16.一种方法，包括：
在半导体基板(41)上形成第一导电层(104)；
对第一导电层(104)上的硅酸盐玻璃层(106)进行图案化；
使用图案化的硅酸盐玻璃层(106)作为硬掩模，蚀刻通孔使所述通孔通过第一导电层(104)。
17.权利要求16的方法，还包括对硅酸盐玻璃层(106)上的第二导电层(110)进行图案化。
18.权利要求17的方法，还包括对第二导电层(110)进行过蚀刻以蚀刻所述通孔(164)周围的硅酸盐玻璃层(106)的部分。
19.权利要求16的方法，还包括对第二导电层(110)上的钝化层(112)进行图案化，其中，该图案化包括对钝化层(112)进行过蚀刻以蚀刻所述通孔(164)周围的硅酸盐玻璃层(106)。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247633A (zh) * 2012-02-08 2013-08-14 株式会社日本显示器西 电路基板、制造电路基板的方法以及光电装置
CN109454995A (zh) * 2014-11-03 2019-03-12 意法半导体股份有限公司 微流体递送器件及其制造方法
CN109843594A (zh) * 2016-10-19 2019-06-04 锡克拜控股有限公司 用于形成热喷墨打印头的方法、热喷墨打印头和半导体晶圆
CN111433036A (zh) * 2017-12-08 2020-07-17 惠普发展公司，有限责任合伙企业 在导电接地结构之间的间隙
CN114684777A (zh) * 2020-12-30 2022-07-01 上海新微技术研发中心有限公司 Mems热泡打印头加热结构的制作方法
CN114684777B (zh) * 2020-12-30 2024-06-11 上海新微技术研发中心有限公司 Mems热泡打印头加热结构的制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358891A (en) * 1979-06-22 1982-11-16 Burroughs Corporation Method of forming a metal semiconductor field effect transistor
US4363830A (en) * 1981-06-22 1982-12-14 Rca Corporation Method of forming tapered contact holes for integrated circuit devices
DE3684298D1 (de) * 1986-01-09 1992-04-16 Ibm Verfahren zur herstellung eines kontakts unter verwendung der erweichung zweier glasschichten.
JPH0240935A (ja) * 1988-07-30 1990-02-09 Sony Corp 多層配線構造
JPH05243397A (ja) * 1992-03-03 1993-09-21 Fujitsu Ltd 半導体装置の製造方法
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
US5963840A (en) * 1996-11-13 1999-10-05 Applied Materials, Inc. Methods for depositing premetal dielectric layer at sub-atmospheric and high temperature conditions
US5895264A (en) * 1997-07-30 1999-04-20 Chartered Semiconductor Manufacturing Ltd. Method for forming stacked polysilicon
US6764958B1 (en) * 2000-07-28 2004-07-20 Applied Materials Inc. Method of depositing dielectric films
US6883894B2 (en) * 2001-03-19 2005-04-26 Hewlett-Packard Development Company, L.P. Printhead with looped gate transistor structures
TW502379B (en) * 2001-10-26 2002-09-11 Ind Tech Res Inst Drive transistor structure of ink-jet printing head chip and its manufacturing method
US6902256B2 (en) * 2003-07-16 2005-06-07 Lexmark International, Inc. Ink jet printheads
US7150516B2 (en) * 2004-09-28 2006-12-19 Hewlett-Packard Development Company, L.P. Integrated circuit and method for manufacturing
TWI252813B (en) * 2004-11-10 2006-04-11 Benq Corp Fluid injector device with sensors and method of manufacturing the same
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247633A (zh) * 2012-02-08 2013-08-14 株式会社日本显示器西 电路基板、制造电路基板的方法以及光电装置
CN103247633B (zh) * 2012-02-08 2017-09-22 株式会社日本显示器 电路基板、制造电路基板的方法以及光电装置
CN109454995A (zh) * 2014-11-03 2019-03-12 意法半导体股份有限公司 微流体递送器件及其制造方法
US11001061B2 (en) 2014-11-03 2021-05-11 Stmicroelectronics S.R.L. Method for manufacturing microfluid delivery device
CN109843594A (zh) * 2016-10-19 2019-06-04 锡克拜控股有限公司 用于形成热喷墨打印头的方法、热喷墨打印头和半导体晶圆
CN109843594B (zh) * 2016-10-19 2021-04-27 锡克拜控股有限公司 用于形成热喷墨打印头的方法、热喷墨打印头和半导体晶圆
US11225080B2 (en) 2016-10-19 2022-01-18 Sicpa Holding Sa Method for forming thermal inkjet printhead, thermal inkjet printhead, and semiconductor wafer
CN111433036A (zh) * 2017-12-08 2020-07-17 惠普发展公司，有限责任合伙企业 在导电接地结构之间的间隙
US11214060B2 (en) 2017-12-08 2022-01-04 Hewlett-Packard Development Company, L.P. Gaps between electrically conductive ground structures
CN111433036B (zh) * 2017-12-08 2022-03-04 惠普发展公司，有限责任合伙企业 流体分配模具及其制造方法
CN114684777A (zh) * 2020-12-30 2022-07-01 上海新微技术研发中心有限公司 Mems热泡打印头加热结构的制作方法
CN114684777B (zh) * 2020-12-30 2024-06-11 上海新微技术研发中心有限公司 Mems热泡打印头加热结构的制作方法

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