DE102015108695B4 - Ausbilden von Vias um eine Metallleitung herum - Google Patents

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Abstract

Verfahren zum Ausbilden eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist:Ausbilden einer ersten Metallleitung (11), die in einer ersten Isolierschicht (120) angeordnet ist; undAusbilden einer Ätzstoppschicht (125) über der ersten Isolierschicht (120); undAusbilden einer zweiten Isolierschicht (130) über der ersten Isolierschicht (120); undAusbilden einer Via-Öffnung in der zweiten Isolierschicht (130), wobei sich die Via-Öffnung bis zu der Ätzstoppschicht (125) erstreckt; undVertiefen der Via-Öffnung, so dass sich die Via-Öffnung durch die Ätzstoppschicht (125) in die erste Isolierschicht (120) erstreckt, wobei sich die Via-Öffnung in die erste Isolierschicht (120) benachbart der ersten Seitenwand der ersten Metallleitung (11) erstreckt; undAusbilden eines Via (20) mit einem Abschnitt um einen Abschnitt einer ersten Seitenwand der ersten Metallleitung (11) herum.

Description

  • Die vorliegende Erfindung betrifft Vias bzw. ein Verfahren zu deren Ausbildung.
  • Halbleiterbauelemente werden in vielen Elektronik- und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen integrierte Schaltungen, die auf Halbleiterwafern ausgebildet werden, indem viele Arten von Dünnschichten aus Material über den Halbleiterwafern abgeschieden werden und die Dünnschichten aus Material strukturiert werden, um die integrierten Schaltungen auszubilden.
  • Metallisierungsschichten sind üblicherweise die obersten Schichten von Halbleiterbauelementen. Die Herstellung von Halbleiterbauelementen ist typischerweise in zwei Phasen klassifiziert, das Front-End-of-Line (FEOL) und das Back-End-of-Line (BEOL). Das BEOL wird typischerweise als die Phase des Herstellungsprozesses angesehen, wo Metallisierungsschichten ausgebildet werden, und das FEOL wird so angesehen, dass es die Herstellungsprozesse vor der Ausbildung von Metallisierungsschichten beinhaltet.
  • Wenngleich einige integrierte Schaltungen eine einzige obere Metallisierungsschicht besitzen, umfassen andere integrierte Schaltungen Multi-Level-Interconnects, wobei zwei oder mehr Metallisierungsschichten über einem Halbleiterwafer oder einem Werkstück ausgebildet werden. Jede Leitende-Leitung-Schicht umfasst typischerweise mehrere leitende Leitungen, die durch ein Isoliermaterial voneinander getrennt sind, auch als ein Zwischenebenen-Dielektrikum (inter-level dielectric, ILD) bezeichnet. Die leitenden Leitungen in benachbarten horizontalen Metallisierungsschichten sind an vorbestimmten Plätzen durch zwischen den leitenden Leitungen ausgebildete Vias vertikal miteinander verbunden.
  • Eine der Herausforderungen in der Halbleitertechnologie erfordert das Entwickeln von Technologien, die die Prozesskosten minimieren, während sie die Leistung und Zuverlässigkeit maximieren. Zu zuverlässigkeitskritischen Anwendungen zählen Aeronautik, Raumfahrt/Satelliten, Kraftfahrzeug-, medizinische, Industrieanwendungen. Dies ist der Fall deshalb, weil der Ausfall des Produkts während der Verwendung in einer dieser Anwendungen schwerwiegende Konsequenzen hat. Im Fall eines Ausfalls besteht beispielsweise Gefahr von Verletzung und Tod (bei Aeronautik, Kraftfahrzeugen), Risiko teurer Konsequenzen (industriell: Straßenstopp, größere Schäden an Material, Ausrüstung usw.) und/oder die Unmöglichkeit, Unpraktizierbarkeit oder sehr hohen Kosten von Reparaturen (medizinische Implantate, Raumfahrt). Somit wird eine gegebene Technologie angesichts der Prozessbeschränkungen optimiert. Eine Herausforderung beim Ausbilden von Vias betrifft das Vermeiden von Defekten, die sich auf die Zuverlässigkeit auswirken. Was in der Technik benötigt wird, sind somit kosteneffektive Wege zum Ausbilden einer BEOL-Metallisierung ohne signifikante Steigerung bei den Kosten oder der Ausbeute, Leistungs- und Zuverlässigkeitsverlust.
  • Aus dem Dokument US 5 905 307 A ist ein Halbleiterbauelement bekannt, bei welchem obere Metallleitungen und untere Metallleitungen mittels Vias elektrisch gekoppelt sind. Die Vias können derart gestaltet sein, dass Abschnitte der Vias die Seitenwände der unteren und/oder oberen Metallleitungen kontaktieren. Die Öffnungen für die Vias werden mittels eines Ätzvorgangs in einem einzelnen Dielektrikum gebildet.
  • Gemäß einer nicht beanspruchten Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement eine erste Metallleitung, die in einer ersten Isolierschicht angeordnet ist, und ein Via mit einem Abschnitt um einen Abschnitt einer ersten Seitenwand der ersten Metallleitung herum.
  • Gemäß einer nicht beanspruchten alternativen Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement mehrere untere Metallleitungen, die in einer ersten Isolierschicht angeordnet sind. Mehrere obere Metallleitungen sind in einer zweiten Isolierschicht angeordnet. Die zweite Isolierschicht ist über der ersten Isolierschicht angeordnet. Mehrere Vias sind zwischen den mehreren unteren Metallleitungen und den mehreren oberen Metallleitungen angeordnet. Ein Via der mehreren Vias umgibt einen Abschnitt einer ersten Seitenwand einer ersten Metallleitung der mehreren unteren Metallleitungen.
  • In einer Ausgestaltung kann die erste Metallleitung einen ersten leitenden Liner und ein erstes Füllmaterial aufweisen, wobei das Via einen zweiten leitenden Liner und ein zweites Füllmaterial aufweist, wobei der erste leitende Liner den zweiten leitenden Liner an dem Abschnitt der Seitenwand der ersten Metallleitung kontaktiert. In noch einer Ausgestaltung kann der Abschnitt des Via einen Abschnitt einer zweiten Seitenwand der ersten Metallleitung umgeben. In noch einer Ausgestaltung kann der Abschnitt des Via Abschnitte von genau zwei Seitenwänden der ersten Metallleitung umgeben. In noch einer Ausgestaltung kann das Bauelement ferner aufweisen eine in einer zweiten Isolierschicht angeordnete obere Metallleitung, wobei die zweite Isolierschicht über der ersten Isolierschicht angeordnet ist. In noch einer Ausgestaltung kann das Via zwischen die erste Metallleitung und die obere Metallleitung gekoppelt sein. In noch einer Ausgestaltung kann der Abschnitt des Via einen leitenden Liner aufweisen. In noch einer Ausgestaltung kann das Bauelement ferner Folgendes aufweisen: eine zweite Metallleitung, die in der ersten Isolierschicht angeordnet ist; und eine dritte Metallleitung, die in der ersten Isolierschicht angeordnet ist, wobei der Abstand von der zweiten Metallleitung zur ersten Metallleitung im Wesentlichen der gleiche ist wie der Abstand von der dritten Metallleitung zur ersten Metallleitung.
  • In verschiedenen Ausführungsbeispielen wird ein Halbleiterbauelement bereitgestellt, das Folgendes aufweist: mehrere untere Metallleitungen, die in einer ersten Isolierschicht angeordnet sind; mehrere obere Metallleitungen, die in einer zweiten Isolierschicht angeordnet sind, wobei die zweite Isolierschicht über der ersten Isolierschicht angeordnet ist; und mehrere Vias, die zwischen den mehreren unteren Metallleitungen und den mehreren oberen Metallleitungen angeordnet sind, wobei ein Via der mehreren Vias einen Abschnitt einer ersten Seitenwand einer ersten Metallleitung der mehreren unteren Metallleitungen umgibt.
  • In einer Ausgestaltung können die mehreren Vias auf einem Koppelpunktarraygitter angeordnet sein. In noch einer Ausgestaltung kann der Abstand zwischen den Metallleitungen in den mehreren unteren Metallleitungen im Wesentlichen gleich sein. In noch einer Ausgestaltung kann jede der mehreren unteren Metallleitungen einen ersten leitenden Liner und ein erstes Füllmetall aufweisen, wobei jeder der mehreren Vias einen zweiten leitenden Liner und ein zweites Füllmetall aufweist, wobei der erste leitende Liner der mehreren unteren Metallleitungen den zweiten leitenden Liner der mehreren Vias kontaktiert. In noch einer Ausgestaltung kann der Via der mehreren Vias den Abschnitt der ersten Seitenwand der ersten Metallleitung und einen Abschnitt einer gegenüberliegenden zweiten Seitenwand der ersten Metallleitung umgeben. Gemäß der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden eines Halbleiterbauelements das Ausbilden einer ersten Metallleitung, die in einer ersten Isolierschicht angeordneten ist, und Ausbilden einer Ätzstoppschicht über der ersten Isolierschicht; und Ausbilden einer zweiten Isolierschicht über der Ätzstoppschicht; und Ausbilden einer Via-Öffnung in der zweiten Isolierschicht, wobei sich die Via-Öffnung bis zu der Ätzstoppschicht erstreckt; und Vertiefen der Via-Öffnung, so dass sich die Via-Öffnung durch die Ätzstoppschicht in die erste Isolierschicht erstreckt, wobei sich die Via-Öffnung in die erste Isolierschicht benachbart der ersten Seitenwand der ersten Metallleitung erstreckt, und das Ausbilden eines Via mit einem Abschnitt um einen Abschnitt der ersten Seitenwand der ersten Metallleitung herum.
  • In einer Ausgestaltung kann das Ausbilden des Via Folgendes aufweisen: Ausbilden eines leitenden Liners, wobei der leitende Liner die erste Seitenwand der ersten Metallleitung kontaktiert; und Füllen der Via-Öffnung mit einem leitenden Material. Optional weist das Verfahren ferner auf das Ausbilden einer oberen Metallleitung in der zweiten Isolierschicht.
  • In noch einer Ausgestaltung kann das Ausbilden der ersten Metallleitung das Ausbilden eines ersten leitenden Liners und das Ausbilden eines ersten Füllmetalls aufweisen, wobei das Ausbilden des ersten Via das Ausbilden eines zweiten leitenden Liners und das Ausbilden eines zweiten Füllmetalls aufweist, wobei der erste leitende Liner den zweiten leitenden Liner an der ersten Seitenwand der ersten Metallleitung kontaktiert. In noch einer Ausgestaltung kann der Abschnitt des Via einen Abschnitt der zweiten Seitenwand der ersten Metallleitung umgeben. In noch einer Ausgestaltung kann der Abschnitt des Via Abschnitte von genau zwei Seitenwänden der ersten Metallleitung umgeben. In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Ausbilden einer zweiten Metallleitung in der ersten Isolierschicht und Ausbilden einer dritten Metallleitung in der ersten Isolierschicht, wobei der Abstand von der zweiten Metallleitung zur ersten Metallleitung im Wesentlichen der gleiche ist wie der Abstand von der dritten Metallleitung zur ersten Metallleitung.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
    • 1A - 1E ein Halbleiterbauelement, das ein Wrap-Around-Via gemäß einer Ausführungsform der vorliegenden Erfindung umfasst, wobei 1A eine Querschnittsansicht des Halbleiterbauelements darstellt, das mehrere Metallschichten und Via-Ebenen, über einem Substrat angeordnet, veranschaulicht, wobei 1B eine Schnittansicht einer Ebene entlang der in 1A gezeigten Ebene 1B-1B darstellt, wobei 1C und 1D vergrößerte Querschnittsansichten eines Halbleiterbauelements einer Ebene entlang den in 1B dargestellten Ebenen 1C-1C und 1D-1D veranschaulichen, wobei 1E die vergrößerte Querschnittsansicht von 1C mit einer zusätzlichen Fehlausrichtung zwischen dem Via und der darunterliegenden Metallleitung veranschaulicht;
    • 2A und 2B eine alternative Ausführungsform eines zwischen zwei Metallleitungen ausgebildeten Wrap-Around-Via;
    • 3 eine obere Schnittansicht des Halbleiterbauelements mit unter dem Wrap-Around-Via liegenden Metallleitungen, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung;
    • 4A und 4B eine obere Schnittansicht des Halbleiterbauelements mit unter dem Wrap-Around-Via liegenden Metallleitungen, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung;
    • 5A - 5H Querschnittsansichten, die ein Halbleiterbauelement während verschiedener Fabrikationsstadien gemäß Ausführungsformen der vorliegenden Erfindung darstellen; und
    • 6 eine alternative Ausführungsform zum Herstellen des Halbleiterbauelements.
  • Die vorliegende Erfindung wird bezüglich bevorzugten Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich eine Struktur und ein Verfahren zum Ausbilden einer Interconnect-Metallisierung unter Damaszener-Prozessen.
  • In herkömmlichen Prozessen und Designs sind Vias wegen mehreren Gründen für einen Ausfall anfällig. Vias sind bekannterweise für Zuverlässigkeitsausfälle anfällig und können oftmals die größte einzelne Ausfallquelle in einer Metallisierung darstellen. Defekte im Via können auf Polymerreste oder Grenzfilme zurückzuführen sein. Defekte können auch wegen einer unvollständigen Metallfüllung des Via-Lochs entstehen. Weiterhin können während des Betriebs Hohlräume aufgrund von Prozessen wie etwa Elektromigration entstehen. Zudem kann auch eine zur mechanischen Beanspruchung in Beziehung stehende Migration eine Materialmigration und schließlich Hohlräume unter, in oder über dem Via bewirken. Diese Effekte können bei erhöhten Temperaturen sowie aufgrund von Stromverdrängung weiter beschleunigt werden, d.h. aufgrund von hohen Stromdichten und einer lokalen Erwärmung im Via.
  • Ansätze wie etwa die Verwendung redundanter Vias verbessern die Zuverlässigkeit, jedoch auf Kosten einer Flächeneinbuße. Bei verschiedenen Ausführungsformen verbessert die Erfindung die Zuverlässigkeit von Vias ohne eine signifikante Flächeneinbuße. Ausführungsformen der vorliegenden Erfindung verwenden die Robustheit des Kontakts zwischen dem leitenden Liner der Vias und dem leitenden Liner der darunterliegenden Metallleitung. Bei verschiedenen Ausführungsformen überwindet die vorliegende Erfindung diese Beschränkungen durch Ausbilden eines Wrap-Around-Via, der in mindestens einer Dimension breiter ist als die darunterliegende Metallleitung. Folglich faltet sich bei verschiedenen Ausführungsformen der Via mindestens teilweise um Seitenwände der darunterliegenden Metallleitung.
  • Eine Strukturausführungsform der vorliegenden Erfindung wird anhand von 1 beschrieben. Alternative Strukturausführungsformen werden anhand der 2-4 beschrieben. Ein Verfahren zum Herstellen des Halbleiterbauelements wird anhand von 5 beschrieben. Ein alternatives Verfahren zur Herstellung des Halbleiterbauelements wird anhand von 6 beschrieben.
  • Die 1A - 1E veranschaulichen ein Halbleiterbauelement, das ein Wrap-Around-Via gemäß einer Ausführungsform der vorliegenden Erfindung umfasst. 1A veranschaulicht eine Querschnittsansicht des Halbleiterbauelements, die mehrere Metallschichten und Via-Ebenen, über einem Substrat angeordnet, darstellt. 1B veranschaulicht eine Schnittansicht einer Ebene entlang der in 1A gezeigten Ebene 1B-1B. Die 1C und 1D veranschaulichen vergrößerte Querschnittsansichten eines Halbleiterbauelements einer Ebene entlang der in 1B dargestellten Ebenen 1C-1C und 1D-1D. 1E veranschaulicht die vergrößerte Querschnittsansicht von 1C mit einer zusätzlichen Fehlausrichtung zwischen dem Via und der darunterliegenden Metallleitung.
  • Das Substrat 1 umfasst die aktiven Bauelemente, die die aktive Schaltungsanordnung des Halbleiterbauelements bilden. Die aktive Schaltungsanordnung enthält die aktiven Bauelementgebiete und kann notwendige Transistoren, Widerstände, Kondensatoren, Induktoren oder andere Komponenten enthalten, die zum Ausbilden integrierter Schaltungen verwendet werden. Beispielsweise können aktive Bereiche, die Transistoren (z.B. CMOS-Transistoren) enthalten, durch Isolationsgebiete (z.B. flache Grabenisolation) voneinander getrennt sein.
  • Als nächstes wird eine Metallisierung über den aktiven Bauelementgebieten ausgebildet, um die aktiven Bauelemente elektrisch zu kontaktieren und zusammenzuschalten. Die Metallisierung und die aktiven Bauelementgebiete bilden zusammen eine vollständige funktionale integrierte Schaltung. Mit anderen Worten können die elektrischen Funktionen des Chips durch die zusammengeschaltete aktive Schaltungsanordnung durchgeführt werden.
  • 1A zeigt die mit den Metallebenen M1 bis Mt ausgebildete Metallisierung und entsprechende Via-Ebenen V1 bis Vt. Die Metallebenen verbinden die verschiedenen aktiven Bauelemente auf dem Chip, wohingegen die Via-Ebenen die verschiedenen Metallebenen verbinden. In Logikbauelementen kann die Metallisierung viele Schichten, zum Beispiel neun oder mehr, aus Kupfer oder alternativ aus anderen Metallen enthalten. Bei anderen Bauelementen wie etwa Speicherbauelementen kann die Anzahl an Metallebenen kleiner sein und kann aus Aluminium bestehen. Die Interconnect-Struktur ist typischerweise mit einer zusätzlichen Passivierungsschicht 9 und einer geeigneten Struktur, die Verbindungen für das Kapseln bildet, bedeckt.
  • Eine Schnittansicht von der Oberseite einer Metallebene Mn ist in 1B dargestellt. Jede Metallebene umfasst Metallleitungen, die in eine Zwischenebenen-Dielektrikumsschicht eingebettet sind. Beispielsweise umfasst die Metallebene Mn eine erste Metallleitung 11, eine zweite Metallleitung 12 und eine dritte Metallleitung 13 und eine vierte Metallleitung 14, in eine erste Zwischenebenen-Dielektrikumsschicht 120 eingebettet. Eine Metallleitung 30 auf oberer Ebene ist in eine zweite Zwischenebenen-Dielektrikumsschicht 130 in einer unteren Metallebene Mn angeordnet.
  • Wie in 1C und 1D dargestellt, ist die Metallleitung 30 auf oberer Ebene durch ein Via 20 an die dritte Metallleitung 13 gekoppelt. Die dritte Metallleitung 13 besitzt eine kritische Abmessung d13, wie in 1C dargestellt. Die kritische Abmessung aller Metallleitungen auf der gleichen Metallebene (Mn) kann die gleiche sein. Der Via 20 besitzt eine kritische Abmessung d20 entlang einer ersten Richtung D1 (1B). Die kritische Abmessung d20 des Via 20 ist größer als die kritische Abmessung d13 der dritten Metallleitung 13.
  • Die erste Zwischenebenen-Dielektrikumsschicht 120 ist von einer darunterliegenden Metall- oder Via-Ebene durch eine erste Ätzstoppschicht 110 getrennt. Die erste Zwischenebenen-Dielektrikumsschicht 120 kann durch eine zweite Ätzstoppschicht 125 von der zweiten Zwischenebenen-Dielektrikumsschicht 130 getrennt sein. Außerdem kann die dritte Ätzstoppschicht 141 über der zweiten Zwischenebenen-Dielektrikumsschicht 130 angeordnet sein. Bei einer oder mehreren Ausführungsformen kann die erste Ätzstoppschicht 110 optional sein. Somit erstreckt sich in verschiedenen Ausführungsformen der Via 20 durch die zweite Zwischenebenen-Dielektrikumsschicht 130 und in die erste Zwischenebenen-Dielektrikumsschicht 120.
  • Wie in 1C und 1D dargestellt, enthält die dritte Metallleitung 13 einen ersten leitenden Liner 111 an den Seitenwänden und der Bodenoberfläche der dritten Metallleitung 13. Der leitende Liner 111 kann mehrere Schichten wie etwa eine Haftschicht, eine Diffusionsbarrierenschicht und eine Keimschicht für ein Füllmaterial wie etwa Kupfer enthalten.
  • Analog enthalten der Via 20 und die Metallleitung 30 auf oberer Ebene einen zweiten leitenden Liner 121 und ein Füllmetall 122. Das Füllmetall 122 des Via 20 ist durch den zweiten leitenden Liner 121 von der dritten Metallleitung 13 getrennt.
  • Weiterhin faltet sich, wie in 1C dargestellt, der Via 20 zumindest teilweise um die dritte Metallleitung 13 herum. Bei verschiedenen Ausführungsformen faltet sich ein Via 20 um eine Metallleitung herum, falls er mit mindestens einem Abschnitt einer Seitenwand der Metallleitung überlappt. Der Via 20 überlappt die Metallleitung möglicherweise nicht entlang ihrer ganzen Tiefe. Der Grund dafür ist, dass der Via 20 eine Tiefe besitzt, die größer ist als ein herkömmlicher Via, der sich nur bis zu einer oberen Oberfläche der darunterliegenden Metallleitung erstreckt. Im Gegensatz dazu besitzt, wie in 1C dargestellt, der Via 20 eine untere Oberfläche 112 unter der oberen Oberfläche 113 der dritten Metallleitung 13. Um dies zu verdeutlichen, wie in 1B dargestellt, überlappt der Via 20 nicht mit der ganzen Seitenwand der dritten Metallleitung 13 entlang der Richtung D2. Vielmehr überlappt der Via 20 einen Abschnitt der Seitenwände 21 und 22.
  • Wie weiter in 1D dargestellt, ist in einer anderen Querschnittsansicht entlang der Linie 1D-1D in 1B entlang der zweiten Richtung D2 der Via 20 zwischen die Metallleitung 30 auf oberer Ebene und die dritte Metallleitung 13 wie in einem herkömmlichen Via gekoppelt.
  • Unter Bezugnahme auf 1C kontaktiert der zweite leitende Liner 121 den ersten leitenden Liner 111 an mehreren Plätzen entlang den Seitenwänden der dritten Metallleitung 13. Während des Betriebs liegt ein elektrischer und physischer Kontakt zwischen dem ersten leitenden Liner 111 und dem zweiten leitenden Liner 121 selbst dann vor, falls das ganze Kupfer in der dritten Metallleitung 13 oder dem Via 20 hinausmigriert. Somit steigt der Via-Widerstand aufgrund der Abwesenheit von Kupfer, erreicht aber einen durch den Barrierenkontaktwiderstand zwischen dem ersten leitenden Liner 111 und dem zweiten leitenden Liner 121 definierten stabilen Wert. Dieser Widerstandsanstieg kann für einen Schaltungsbetrieb in vielen Anwendungen zum Verhindern eines kritischen Ausfalls akzeptabel sein. Beispielsweise besitzt ein typischer CMOS-Transistor in einer Logikschaltung einen „ein“-Widerstand in der Größenordnung von KΩ. Falls ein Via in Reihe mit einem derartigen Transistor liegt, muss der Via-Widerstand kleiner sein als dieser Transistorwiderstand. Deshalb kann in dieser Konfiguration ein Via-Widerstand bis zu beispielsweise 50 Ω (etwa 5%) toleriert werden. Falls analog ein Via verwendet wird, um ein Logiktransistorgatter anzuschließen, müssen nur sehr kleine Kapazitäten (in der Größenordnung von Femtofarad) geladen werden. Folglich sind nur sehr kleine Ströme notwendig und ist ein Spannungsabfall sogar an einem relativ hohen Reihenwiderstand klein. Ein Barrierenkontakt, wie in verschiedenen Ausführungsformen beschrieben, kann somit ausreichen, um eine Schaltungsfunktionalität für viele oder alle Vias in einer Schaltung sicherzustellen.
  • In verschiedenen Ausführungsformen ist der Via 20, um einen derartigen zuverlässigen und reproduzierbaren Barrierenkontakt zu erzielen, derart ausgebildet, dass er mindestens eine Seite der unteren Metallleitung überlappt. Bei weiteren Ausführungsformen überlappt der Via 20 beide Seiten der unteren Metallleitung.
  • Bei verschiedenen Ausführungsformen ist die Via-Öffnung für den Via so ausgebildet, dass sich der Boden der Via-Öffnung unter der oberen Oberfläche der unteren Metallleitung befindet. Somit falten sich die leitenden Barrierenliner, die während der Ausbildung des Via verwendet werden, um Seitenwände der unteren Metallleitung. Auf diese Weise wird ein erweiterter vertikaler Kontakt zwischen den leitenden Barrierenlinern der unteren Metallleitung und der oberen Metallleitung an den Seitenwänden der unteren Metallleitung ausgebildet. Wegen der Überlappung der leitenden Liner ist der Barrierenwiderstand gegenüber einer Fehlausrichtung immun. Ein Beispiel für eine derartige Fehlausrichtung ist in 1E gezeigt.
  • In Ausführungsformen, die eine Aluminiummetallisierung verwenden, werden leitende Liner möglicherweise nicht verwendet. Sogar bei solchen Ausführungsformen jedoch verbessert die Verwendung des Wrap-Around-Via den Kontakt aufgrund der vergrößerten Kontaktfläche zwischen dem Via und der unteren Metallleitung und kann beispielsweise vorteilhaft sein, um die mechanische Stabilität zu verbessern und das Risiko einer Delamination und andere Risiken zu reduzieren.
  • Unter Bezugnahme auf 1B ist der Abstand zwischen der ersten Metallleitung 11 und der zweiten Metallleitung 12 ein erster Abstand d12, der Abstand zwischen der zweiten Metallleitung 12 und der dritten Metallleitung 13 ist ein zweiter Abstand d23, während der Abstand zwischen der dritten Metallleitung 13 und der vierten Metallleitung 14 ein dritter Abstand d34 ist. Technologiespezifikationen erfordern üblicherweise eine konstante Mindestteilung. Dementsprechend sind der erste Abstand d12, der zweite Abstand d23 und der dritte Abstand d34 im Layout gleich und sind in dem tatsächlichen Bauelement im Wesentlichen gleich. Der Raum zwischen dem Via und dem unteren Metall ist nicht durch eine Maske definiert, sondern durch eine Ausrichtung zwischen dem Metall und einer Via-Maske. Falls ein Kantenplatzierungsfehler (Abmessungsfehler und Fehlausrichtung) ausreichend klein ist, kann dieser Abstand kleiner sein als die lithographische Grenze für Formen auf der gleichen Maske. Deshalb erfordern Technologiespezifikationen auch einen Mindestabstand zwischen Via und darunterliegenden Metallleitungen. Beispielsweise muss der seitliche Abstand zwischen dem Via 20 und der benachbarten Metallleitung (ersten Metallleitung 11 oder vierten Metallleitung 14) größer sein als ein Mindestabstand. Mit anderen Worten kann sich wegen dieser Beschränkung die zweite Metallleitung 12 nicht neben dem Via 20 erstrecken. Dies vergrößert die Fläche, die zum Ausbilden eines Via erforderlich ist und deshalb in einigen Ausführungsformen nicht verwendet werden kann.
  • 2A und 2B veranschaulichen eine alternative Ausführungsform eines zwischen zwei Metallleitungen ausgebildeten Wrap-Around-Via. 2A veranschaulicht eine Querschnittsansicht entlang der Ebene 1C - 1C von 1B, während 2B eine Querschnittsansicht entlang der Ebene 1B - 1B von 1B veranschaulicht.
  • Im Gegensatz zur vorausgegangenen Ausführungsform faltet sich in dieser Ausführungsform der Via 20 um die dritte Metallleitung 13 herum, um die vollständige Seitenwand der dritten Metallleitung 13 zu bedecken. Bei dieser Ausführungsform überlappt der Via 20 einen Abschnitt der Seitenwand der Metallleitung entlang ihrer ganzen Tiefe. Wie in 2A dargestellt, erstreckt sich der Via 20 hinunter zur ersten Ätzstoppschicht 110. Somit wird der erste leitende Liner 111 von dem zweiten leitenden Liner 121 bedeckt.
  • 3 veranschaulicht eine obere Schnittansicht des Halbleiterbauelements mit Metallleitungen, die unter dem Wrap-Around-Via liegen, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Ausführungsformen der vorliegenden Erfindung sparen erhebliche Fläche insbesondere beim Verlegen von Logikzellen im Vergleich zu anderen Strukturen mit ähnlicher Zuverlässigkeit ein (wie etwa doppelte Vias). Bei einigen Ausführungsformen können die Wrap-Around-Vias derart platziert werden, dass nur die Hälfte einer Metallbahn entweder in der oberen oder unteren Schicht verloren geht (im Gegensatz zu einer Doppel-Via-Anordnung, wo eine Bahn verloren geht). Der Grund ist, dass ein Doppel-Via eine zusätzliche Bahn aus oberem Metall oder unterem Metall erfordert, so dass die Via-Via-Beabstandung als die standardmäßige Metall-zu-Metall-Beabstandung beibehalten wird.
  • In dieser Ausführungsform wird anstelle einer zusätzlichen Metallleitung die benachbarte Metallleitung von der den Via kontaktierenden Metallleitung weiter weg bewegt. Beispielsweise ist der zweite Abstand d23 größer als der dritte Abstand d34, so dass der seitliche Abstand L23 zwischen der zweiten Metallleitung 12 und dem Via 20 etwa gleich dem seitlichen Abstand L34 zwischen dem Via 20 und der vierten Metallleitung 14 ist. Folglich benötigt diese Ausführungsform weniger Fläche als die bezüglich 1 beschriebene Ausführungsform.
  • Die 4A und 4B veranschaulichen obere Schnittansichten des Halbleiterbauelements mit Metallleitungen, die unter dem Wrap-Around-Via liegen, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 4A wird möglicherweise in einer anderen Ausführungsform zum Ausbilden des Wrap-Around-Via 20 kein zusätzlicher Raum benötigt. Dementsprechend können in dieser Ausführungsform die Metallleitungen in der darunterliegenden Metallebene mit einer Mindestteilungs- Metallleitung auf einem Gitter ausgebildet werden. Dies ermöglicht die Platzierung der Vias als ein Array auf der Metallleitung und ist deshalb bezüglich der Verwendung von Siliziumfläche am effizientesten.
  • Die in 4A dargestellte Ausführungsform kann in Abhängigkeit von dem erzielbaren Kantenplatzierungsfehler (als Funktion der Genauigkeit und Fehlausrichtung der gedruckten Größe), der zu keinem Verlust an Metallbahn führt, verwendet werden. Somit veranschaulicht diese Ausführungsform einen Koppelpunkt-Via, der keinerlei Abweichung von dem Metallgitter mit der regelmäßigen Mindestgröße erfordert und somit keinen zusätzlichen Platz erfordert. Weiterhin ist die Realisierung eines Koppelpunkt-Via die Vorbedingung für Metallisierungsschemata, wo nur perfekt regelmäßige Metallgitter gedruckt werden können. Unter Verwendung von Ausführungsformen der vorliegenden Erfindung jedoch erfordert das Implementieren derartiger Metallisierungsschemata keinen Kompromiss bei der Zuverlässigkeit aufgrund des robusten Barrierenkontakts, der selbst dann überlebt, falls unter, in oder über dem Via Kupferhohlräume ausgebildet werden.
  • 4B veranschaulicht eine obere Schnittansicht eines Wrap-Around-Via-Arrays gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Für Verbindungen, die große Ströme führen, ist ein einzelnes Via-Loch möglicherweise selbst dann nicht ausreichend, falls es als ein einzelnes Wrap-Around-Via-Loch realisiert wird. Stattdessen können bei einer oder mehreren Ausführungsformen Arrays von Wrap-Around-Vias 20 ausgebildet werden. Beispielsweise durch Ausbilden einer gitterartigen Struktur im unteren Metall 10 und Platzieren von Vias auf den Knoten des Gitters, so dass mehrere robuste Liner-zu-Liner-Verbindungen ausgebildet werden, als Beispiel, wie in verschiedenen Ausführungsformen beschrieben. Wenn Strom durch viele Vias 20 und viele Liner-zu-Liner-Verbindungen verteilt wird. Somit können unter Verwendung dieser Ausführungsform größere Ströme als mit einem einzelnen Wrap-Around-Via zwischen den unteren und oberen Metallleitungen geführt werden. Diese Ausführungsform kann auch in Analogschaltungen verwendet werden, wo Vias zwischen Hochstrom-Stromleitungen benötigt werden.
  • Die 5A - 5H veranschaulichen Querschnittsansichten, die ein Halbleiterbauelement während verschiedenen Fabrikationsstadien gemäß Ausführungsformen der vorliegenden Erfindung darstellen.
  • 5A veranschaulicht eine in einer Isolierschicht über einem Werkstück 100 ausgebildete Metallleitung. Das Werkstück 100 kann ein Halbleitersubstrat mit vielen Metallebenen und Via-Ebenen, über dem Substrat ausgebildet, enthalten.
  • Wie in 5A dargestellt, wird ein erster Ätzstoppliner 110 über dem Werkstück ausgebildet, gefolgt von einer ersten Zwischenebenen-Dielektrikumsschicht 120. Die erste Zwischenebenen-Dielektrikumsschicht 120 kann ein dielektrisches Low-k-Material sein wie etwa ein Material ausgewählt aus der Gruppe bestehend aus Siliziumdioxid (SiO2), fluoriertem Silikatglas (FSG), kohlenstoffdotiertem Glas, Organosilikatglas (OSG), wasserstoffdotiertem Glas, porösem kohlenstoffdotiertem Glas, porösem Siliziumdioxid, polymeren Dielektrika, F-dotiertem amorphen Kohlenstoff, silikonbasierten polymeren Dielektrika wie etwa Wasserstoff-Silsesquioxan (HSQ) und Methylsilsesquioxan (MSQ). Bei einigen Ausführungsformen umfasst die erste Zwischenebenen-Dielektrikumsschicht 120 Ultra-Low-k-Materialien wie etwa poröses Silikatglas, Xerogel, Aerogel, nanogeclustertes Silica (NCS), poröses Organosilikatglas, poröse Organika. Die erste Zwischenebenen-Dielektrikumsschicht 120 kann entweder ein Spin-On-Material sein oder durch Techniken wie etwa CVD abgeschieden werden.
  • Als ein Beispiel wird eine dritte Metallleitung 13 in der ersten Zwischenebenen-Dielektrikumsschicht 120 ausgebildet. Die dritte Metallleitung 13 kann unter Verwendung eines Damascene- oder eines Dual-Damascene-Prozesses in einer oder mehreren Ausführungsformen ausgebildet werden und kann Kupfer umfassen.
  • Unter Bezugnahme auf 5B wird eine zweite Ätzstoppschicht 125 über der ersten Zwischenebenen-Dielektrikumsschicht 120 abgeschieden. Bei einigen Ausführungsformen kann die zweite Ätzstoppschicht 125 ausgelassen werden. Eine zweite Zwischenebenen-Dielektrikumsschicht 130 wird über der zweiten Ätzstoppschicht 125 abgeschieden.
  • Eine erste Hartmaskenschicht 211 wird über der zweiten Zwischenebenen-Dielektrikumsschicht 130 abgeschieden. Die erste Hartmaskenschicht 211 umfasst SiO2 wie etwa Tetraethyloxysilan (TEOS), Siliziumcarbid (SiC) oder kohlenstoffdotiertes Glas, jedoch können in verschiedenen Ausführungsformen andere Materialien verwendet werden.
  • Eine erste Antireflexbeschichtungsschicht (ARC-Schicht) 212 wird über der ersten Hartmaskenschicht 211 abgeschieden. Ein erster Fotoresist 213 wird über der ersten ARC-Schicht 212 abgeschieden. Eine Via-Maske wird verwendet, um den ersten Fotoresist 213 zu exponieren. Der erste Fotoresist 213 wird als nächstes beispielsweise durch ein Härten bei niedriger Temperatur entwickelt. Der exponierte erste Fotoresist 213 wird geätzt, um die erste ARC-Schicht 212 zu exponieren. Ein anisotroper RIE-Prozess ätzt die erste ARC-Schicht 212, die erste Hartmaskenschicht 211 und die zweite Zwischenebenen-Dielektrikumsschicht 130.
  • Unter Bezugnahme auf 5C wird eine Via-Öffnung 215 ausgebildet. Die Via-Ätzung kann an der zweiten Ätzstoppschicht 125 (falls anwesend) gestoppt werden. Bei einigen Ausführungsformen wird die zweite Ätzstoppschicht 125 in einer CF4/CO oder Ar/CO2/CF4/CH2F2-Ätzchemie geätzt. Danach kann nach dem Ätzen der exponierten zweiten Ätzstoppschicht 125 eine zeitlich gesteuerte Ätzung durchgeführt werden, um unter der oberen Oberfläche der dritten Metallleitung 13 zu ätzen, wie in 5D dargestellt. Die zeitlich gesteuerte Ätzung muss so gesteuert werden, dass Prozessvariationen und Fehlausrichtungen berücksichtigt werden. Der erste Fotoresist 213 kann ganz oder teilweise während der Ausbildung der Via-Öffnungen 215 geätzt werden. Alternativ kann in Abwesenheit der zweiten Ätzstoppschicht 125 eine einzelne zeitlich gesteuerte Ätzung verwendet werden. Eine derartige zeitlich gesteuerte Ätzung ist jedoch möglicherweise für mehr Variation anfällig.
  • Bei einer oder mehreren Ausführungsformen kann eine zusätzliche Dielektrikumsätzung durchgeführt werden, um eine etwaige, auf Seitenwänden der dritten Metallleitung 13 verbleibende erste Zwischenebenen-Dielektrikumsschicht 120 zu entfernen. Die zusätzliche Dielektrikumsätzung kann eine isotrope Ätzung sein und kann so ausgelegt sein, um den Stringer oder Abstandhalter, die nach der anisotropen Ätzung verbleiben, zu entfernen.
  • Wie als nächstes in 5E dargestellt, wird ein Dummy-Füllmaterial 127 als nächstes zum Füllen der Via-Öffnungen 215 verwendet und bildet die Dummy-gefüllten Via-Öffnungen. Bei einer oder mehreren Ausführungsformen umfasst das Dummy-Füllmaterial 127 ein planarisiertes Spin-On-Material und/oder andere BARC-Materialien (Bottom Anti-Reflective Coating). Das Dummy-Füllmaterial 127 wird überfüllt, um eine glatte Oberfläche auszubilden.
  • Als nächstes unter Bezugnahme auf 5E wird eine zweite Hartmaskenschicht 221 über dem Dummy-Füllmaterial 127 abgeschieden, gefolgt von einer Abscheidung einer zweiten Antireflexbeschichtungsschicht (ARC-Schicht) 222. Die zweite Hartmaskenschicht 221 umfasst eine Niedertemperaturoxidschicht. Ein zweiter Fotoresist 223 wird über der zweiten ARC-Schicht 222 abgeschieden. Eine Metallleitungsmaske 225 wird zum Strukturieren des zweiten Fotoresist 223 verwendet.
  • 5F veranschaulicht das Bauelement nach einem anisotropen Ätzprozess unter Verwendung der Metallleitungsmaske. Eine anisotrope Ätzung wird verwendet, um durch die zweite ARC-Schicht 222 und die zweite Hartmaskenschicht 221 zu ätzen. Die anisotrope Ätzung umfasst eine reaktive Ionenätzung (RIE) in verschiedenen Ausführungsformen. In verschiedenen Ausführungsformen werden die zweite ARC-Schicht 222 und die zweite Hartmaskenschicht 221 unter Verwendung einer CF4/CHF3-Chemie geätzt.
  • Danach geht, wie in 5G veranschaulicht, die Ätzung weiter durch Entfernen des Dummy-Füllmaterials 127 aus den Dummy-gefüllten Via-Öffnungen 215. Die RIE geht weiter unter Verwendung einer CO/N2, Ar/O2 oder O2/CO/N2-Chemie, um das Dummy-Füllmaterial 127 und die zweite Zwischenebenen-Dielektrikumsschicht 130 zu ätzen. Bei einer oder mehreren Ausführungsformen kann die RIE-Chemie anders gewählt werden, um das Dummy-Füllmaterial 127 und die zweite Zwischenebenen-Dielektrikumsschicht 130 zu ätzen. Andere geeignete Ätzchemien können verwendet werden, um das Dummy-Füllmaterial 127 zu ätzen.
  • Ein etwaiger verbleibender zweiter Fotoresist 223, die zweite ARC-Schicht 222 und die zweite Hartmaskenschicht 221 werden geätzt und entfernt. Ein etwaiges verbleibendes Dummy-Füllmaterial 127 wird ebenfalls geätzt und entfernt, wodurch der Metallleitungsgraben und der Via-Graben oder die Via-Öffnung ausgebildet werden.
  • Unter Bezugnahme auf 5G wird ein zweiter leitender Liner 121 in den Metallleitungsgräben und Via-Öffnungen und über einer oberen Oberfläche der zweiten Zwischenebenen-Dielektrikumsschicht 130 durch einen geeigneten Prozess wie etwa PVD, Sputtern, CVD abgeschieden. Der zweite leitende Liner 122 umfasst ein Diffusionsbarrierenmetall wie etwa Titannitrid, Titan, Tantal, Tantalnitrid, Wolframnitrid, Wolframcarbonitrid (WNC), Ruthenium oder andere geeignete leitende Nitride oder Oxide.
  • Der zweite leitende Liner 121 dient als Startschicht für das nachfolgende Elektroplattieren und auch als eine Diffusionsbarriere zum Kapseln des Leitermaterials. Da die Barrierenschicht den Boden und die Seitenwände der Metallleitungsgräben und Via-Öffnungen bedeckt, ist die Abscheidung so ausgelegt, dass sie mehr oder weniger konform ist. Weiterhin wird die Barriere des zweiten leitenden Liners 121 aus einem Material mit einem hohen Schmelzpunkt ausgebildet, beispielsweise Tantal oder Titan und Nitride davon. Im Gegensatz zu Kupfer sind solche Materialien bezüglich Migrationsprozessen (Elektro- und Stressmigration) sogar bei erhöhten Temperaturen robust.
  • Bei einer oder mehreren Ausführungsformen kann die Abscheidung des zweiten leitenden Liners 121 so eingestellt werden, dass eine dickere Schicht an den Seitenwänden der dritten Metallleitung 13 ausgebildet wird, insbesondere an den tiefen Bodenseitenwänden, was das Seitenverhältnis vergrößert. Eine dickere Schicht wird möglicherweise benötigt, um Kupferlecks zu vermeiden und um eine stabile Kontaktschicht mit dem ersten leitenden Liner 111 auszubilden.
  • Wie als nächstes in 5H dargestellt, wird ein Füllmetall 122 über dem zweiten leitenden Liner 121 abgeschieden. Das Füllmetall 122 wird durch einen elektrochemischen Abscheidungsprozess in verschiedenen Ausführungsformen abgeschieden. Das Füllmetall 122 umfasst Kupfer oder seine Legierungen, wenngleich es in einigen Ausführungsformen Aluminium, Gold, Wolfram und Kombinationen davon oder andere geeignete leitende Materialien umfassen kann. Das Füllmetall 122 und der zweite leitende Liner 121 bilden die Metallleitung 30 auf oberer Ebene sowie den Via 20, der die Metallleitung 30 auf oberer Ebene mit der dritten Metallleitung 13 verbindet. Das Füllmetall 122, das Kupfer sein kann, kann in den Metallleitungsgräben und Via-Öffnungen sowie über der oberen Oberfläche der zweiten Zwischenebenen-Dielektrikumsschicht 130 abgeschieden werden.
  • Bei verschiedenen Ausführungsformen wird das Füllmetall 122 eingeleitet ohne die Ausbildung von Hohlräumen aufgrund einer Änderung beim Seitenverhältnis bei den Seitenwänden der dritten Metallleitung 13.
  • Wie in 5H dargestellt, wird das Füllmetall 122 unter Verwendung eines geeigneten Prozesses wie etwa eines chemisch-mechanischen Polierens (CMP) planarisiert und poliert. Über der oberen Oberfläche der zweiten Zwischenebenen-Dielektrikumsschicht 130 abgeschiedenes Füllmetall 122 wird durch den CMP-Prozess entfernt, wodurch benachbarte Metallleitungen in der zweiten Zwischenebenen-Dielektrikumsschicht 130 getrennt werden. Nach dem CMP-Prozess bleibt Füllmetall 122 nur in den Metallleitungsgräben und Via-Öffnungen zurück, um Metallleitungen und Vias wie etwa die Metallleitung 30 auf oberer Ebene und den Via 20 auszubilden.
  • Die obere Oberfläche der Metallleitung 30 wird durch eine dielektrische Diffusionsbarriere gekapselt, um das Migrieren von Kupfer in das Dielektrikum zu verhindern. Nachfolgende Metallebenen und Via-Ebenen können über dem Füllmetall 122 und der zweiten Zwischenebenen-Dielektrikumsschicht 130 ausgebildet werden, indem die in 5B - 5H dargestellten Prozesse wiederholt werden.
  • 6 veranschaulicht eine alternative Ausführungsform des Herstellens des Halbleiterbauelements. 6 beschreibt den Prozessfluss, der beim Ausbilden des in 2 beschriebenen Wrap-Around-Via verwendet wird.
  • Bei verschiedenen Ausführungsformen können Ätzstoppschichten verwendet werden, um die Tiefe des Via 20 präziser zu definieren. Insbesondere falls das Metallisierungsschema derart ist, dass es eine Ätzstoppschicht für die Ausbildung der unteren Metallleitung (z.B. dritten Metallleitung 13) verwendet. Diese Ätzstoppschicht (z.B. erste Ätzstoppschicht 110) kann wiederverwendet werden, um den Via-Ätzprozess entlang der Seitenwand der unteren Metallleitung zu stoppen. Auf diese Weise kann die volle Seitenwandhöhe der unteren Metallleitung verwendet werden, um einen Barrierenkontakt zu bilden, ohne ein zusätzliches Risiko einzuführen, dass die erste Zwischenebenen-Dielektrikumsschicht 120 zu tief geätzt wird und unbeabsichtigterweise etwaige Metallstrukturen darunter kontaktiert.
  • Dementsprechend wird im Gegensatz zu 5C, die eine zeitlich gesteuerte Ätzung verwendete, um unter der dritten Metallleitung 13 zu ätzen, in dieser Ausführungsform der anisotrope Ätzprozess an dem ersten Ätzstoppliner 110 gestoppt. Somit faltet sich der Via 20 in dieser Ausführungsform vollständig um mindestens zwei der Seitenwände der dritten Metallleitung 13 herum (wie auch in 2 dargestellt). Wie zuvor beschrieben, kann ein isotroper Dielektrikumsätzprozess verwendet werden, um einen etwaigen verbleibenden Abstandshalter des ersten dielektrischen Materials 120 an den Seitenwänden der dritten Metallleitung 13 zu entfernen. Die nachfolgende Verarbeitung kann ablaufen, wie weiter unter Verwendung der 5E - 5H beschrieben.
  • Wie in verschiedenen Ausführungsformen beschrieben, kann ein Material, das ein Metall umfasst, beispielsweise ein reines Metall, eine Metalllegierung, eine Metallverbindung, eine intermetallische Verbindung und andere sein, d.h. jedes Material, das Metallatome enthält. Beispielsweise kann Kupfer ein reines Kupfer oder ein beliebiges Material sein, das Kupfer enthält, wie etwa unter anderem eine Kupferlegierung, eine Kupferverbindung, eine intermetallische Kupferverbindung, ein Kupfer umfassender Isolator und ein Kupfer umfassender Halbleiter.

Claims (6)

  1. Verfahren zum Ausbilden eines Halbleiterbauelements, wobei das Verfahren Folgendes aufweist: Ausbilden einer ersten Metallleitung (11), die in einer ersten Isolierschicht (120) angeordnet ist; und Ausbilden einer Ätzstoppschicht (125) über der ersten Isolierschicht (120); und Ausbilden einer zweiten Isolierschicht (130) über der ersten Isolierschicht (120); und Ausbilden einer Via-Öffnung in der zweiten Isolierschicht (130), wobei sich die Via-Öffnung bis zu der Ätzstoppschicht (125) erstreckt; und Vertiefen der Via-Öffnung, so dass sich die Via-Öffnung durch die Ätzstoppschicht (125) in die erste Isolierschicht (120) erstreckt, wobei sich die Via-Öffnung in die erste Isolierschicht (120) benachbart der ersten Seitenwand der ersten Metallleitung (11) erstreckt; und Ausbilden eines Via (20) mit einem Abschnitt um einen Abschnitt einer ersten Seitenwand der ersten Metallleitung (11) herum.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des Via (20) Folgendes aufweist: Ausbilden eines leitenden Liners (111), wobei der leitende Liner (111) die erste Seitenwand der ersten Metallleitung (11) kontaktiert; und Füllen der Via-Öffnung mit einem leitenden Material, wobei optional das Verfahren weiterhin aufweist das Ausbilden einer oberen Metallleitung (30) in der zweiten Isolierschicht (130).
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden der ersten Metallleitung (11) das Ausbilden eines ersten leitenden Liners (111) und das Ausbilden eines ersten Füllmetalls aufweist, wobei das Ausbilden des ersten Via (20) das Ausbilden eines zweiten leitenden Liners (121) und das Ausbilden eines zweiten Füllmetalls aufweist, wobei der erste leitende Liner (111) den zweiten leitenden Liner (121) an der ersten Seitenwand der ersten Metallleitung (11) kontaktiert.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Abschnitt des Via (20) einen Abschnitt der zweiten Seitenwand der ersten Metallleitung (11) umgibt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der Abschnitt des Via (20) Abschnitte von genau zwei Seitenwänden der ersten Metallleitung (11) umgibt.
  6. Verfahren nach einem der Ansprüche 1 bis 5, das Weiterhin Folgendes aufweist: Ausbilden einer zweiten Metallleitung (12) in der ersten Isolierschicht (120) und Ausbilden einer dritten Metallleitung (13) in der ersten Isolierschicht (120), wobei der Abstand von der zweiten Metallleitung (12) zur ersten Metallleitung (11) im Wesentlichen der gleiche ist wie der Abstand von der dritten Metallleitung (13) zur ersten Metallleitung (11).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359373A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170040257A1 (en) 2015-08-04 2017-02-09 International Business Machines Corporation Hybrid subtractive etch/metal fill process for fabricating interconnects
CN107665877B (zh) * 2016-07-29 2021-05-25 奥特斯奥地利科技与系统技术有限公司 带有埋藏的导电带的元件载体
KR20190050776A (ko) * 2016-09-30 2019-05-13 인텔 코포레이션 코발트 인터커넥트들을 가능하게 하기 위해 텅스텐 함유 접착 층들을 사용하여 인터커넥트 신뢰성 성능을 향상시키기 위한 마이크로전자 디바이스들 및 방법들
US11443982B2 (en) 2018-11-08 2022-09-13 International Business Machines Corporation Formation of trench silicide source or drain contacts without gate damage
US10886236B1 (en) * 2019-08-19 2021-01-05 Nanya Technology Corporation Interconnect structure
KR20220108246A (ko) 2021-01-25 2022-08-03 삼성전자주식회사 반도체 장치
CN114415432B (zh) 2021-12-17 2022-12-27 惠科股份有限公司 阵列基板及其制备方法、显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905307A (en) * 1995-05-01 1999-05-18 Oki Electric Industry Co., Ltd. Semiconductor device incorporating multilayer wiring structure
US6316836B1 (en) * 1998-05-27 2001-11-13 Nec Corporation Semiconductor device interconnection structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470790A (en) 1994-10-17 1995-11-28 Intel Corporation Via hole profile and method of fabrication
JP3452678B2 (ja) * 1995-03-03 2003-09-29 三菱電機株式会社 配線構成体の製造方法
US6096637A (en) 1997-02-25 2000-08-01 Compaq Computer Corporation Electromigration-resistant via structure
US6153935A (en) * 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
US6573606B2 (en) 2001-06-14 2003-06-03 International Business Machines Corporation Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
CN1201386C (zh) * 2001-08-22 2005-05-11 联华电子股份有限公司 利用镶嵌制程形成金属电容器的方法及其产品
US20030148618A1 (en) * 2002-02-07 2003-08-07 Applied Materials, Inc. Selective metal passivated copper interconnect with zero etch stops
JP2004039916A (ja) * 2002-07-04 2004-02-05 Nec Electronics Corp 半導体装置およびその製造方法
US6806579B2 (en) * 2003-02-11 2004-10-19 Infineon Technologies Ag Robust via structure and method
KR100640662B1 (ko) * 2005-08-06 2006-11-01 삼성전자주식회사 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
US7585764B2 (en) 2005-08-09 2009-09-08 International Business Machines Corporation VIA bottom contact and method of manufacturing same
JP4613828B2 (ja) * 2006-01-13 2011-01-19 パナソニック株式会社 立体回路基板およびその製造方法
US7348648B2 (en) 2006-03-13 2008-03-25 International Business Machines Corporation Interconnect structure with a barrier-redundancy feature
US7732924B2 (en) 2007-06-12 2010-06-08 International Business Machines Corporation Semiconductor wiring structures including dielectric cap within metal cap layer
US8993435B2 (en) * 2010-03-15 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k Cu barriers in damascene interconnect structures
CN102437105B (zh) * 2011-11-28 2014-08-13 上海华力微电子有限公司 具有部分冗余通孔的集成电路制作方法及集成电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905307A (en) * 1995-05-01 1999-05-18 Oki Electric Industry Co., Ltd. Semiconductor device incorporating multilayer wiring structure
US6316836B1 (en) * 1998-05-27 2001-11-13 Nec Corporation Semiconductor device interconnection structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359373A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
US11776895B2 (en) * 2021-05-06 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same

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