CN105321930B - 过孔及其形成方法 - Google Patents

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Abstract

本公开涉及过孔及其形成方法。根据本发明的一个实施例，一种半导体器件包括：第一金属线，其设置在第一绝缘层中；以及过孔，其具有部分，该部分围绕第一金属线的第一侧壁的部分。

Description

过孔及其形成方法
技术领域
本发明总体上涉及半导体器件，并且在具体的实施例中涉及过孔及其形成方法。
背景技术
半导体器件被用于许多电子应用及其它应用。半导体器件包括，通过在半导体晶片之上沉积许多类型的材料薄膜并且将该材料薄膜图案化以形成集成电路而形成在半导体晶片上的集成电路。
金属化结构层通常是半导体器件的最上层。半导体器件的制造典型地被分为两个阶段：前段制程(FEOL)和后段制程(BEOL)。BEOL典型地被认为是形成金属化结构层的制造过程，而FEOL被认为包括了在金属化结构层的形成之前的制造过程。
虽然一些集成电路具有单个金属化结构顶层，但是另外的集成电路包括多层级互连(multi-level interconnects)，其中在半导体晶片或工件之上形成了两个以上的金属化结构层。每个导电线层典型地包括由绝缘材料彼此间隔开的多个导电线，该绝缘材料也称作中间层级电介质(ILD)。在相邻的水平金属化结构层中的导电线经由形成在导电线之间的过孔而在预定位置处被垂直地连接。
半导体技术的挑战之一是，需要开发将工艺成本最小化同时将性能和可靠性最大化的工艺。重视可靠性的应用包括航空、空间/卫星、汽车、医学、工业应用。这是因为，产品在用于这些应用之一中时发生故障，会导致严重的后果。例如，如果发生故障，会导致：受伤和死亡的危险(航空、汽车)；昂贵后果的风险(工业：生产线停止、材料或设备等的严重损坏)；以及/或者，不可能维修、不可实行维修、或者维修成本很高(医学植入设备、空间)。因此，鉴于工艺限制，对给出的技术进行优化。有关形成过孔的一个挑战涉及影响可靠性的缺陷的避免。因此，本领域需要如下的形成BEOL金属化结构的方式，其是成本有效的，并且不会明显地增加成本、或者明显地降低成品率、性能和可靠性。
发明内容
根据本发明的一个实施例，一种半导体器件包括：第一金属线，其设置在第一绝缘层中；以及过孔，其具有部分围绕第一金属线的第一侧壁的部分。
根据本发明的一个备选实施例，一种半导体器件包括：多个下部金属线，其设置在第一绝缘层中。多个上部金属线被设置在第二绝缘层中。第二绝缘层被设置在第一绝缘层之上。多个过孔被设置在该多个下部金属线与该多个上部金属线之间。该多个过孔中的过孔围绕该多个下部金属线中的第一金属线的第一侧壁中的部分。
根据本发明的一个备选实施例，一种形成半导体器件的方法包括：形成设置在第一绝缘层中的第一金属线；以及形成过孔，其具有部分围绕第一金属线的第一侧壁的部分。
附图说明
为了更全面地理解本发明及其优点，参照附图进行如下说明，其中：
图1A-图1E根据本发明的一个实施例示出了包括环绕型过孔(wrap-around via)的半导体器件，其中图1A示出了半导体器件的截面图，示出了设置在衬底之上的金属层级和过孔层级的多重层；其中图1B示出了沿图1示出的平面1B-1B的平面截面图；其中图1C和图1D示出了沿图1B示出的平面1C-1C和1D-1D的平面的半导体器件的放大截面图；其中图1E示出了图1C的放大截面图，具有在过孔和基底金属线之间的附加失对准；
图2A和图2B示出了形成在两个金属线之间的环绕型过孔的备选实施例；
图3根据本发明的备选实施例示出了具有作为环绕型过孔的基底的金属线的半导体器件的顶视截面图；
图4A和图4B根据本发明的备选实施例示出了具有作为环绕型过孔的基底的金属线的半导体器件的顶视截面图；
图5A-图5H根据本发明的实施例示出了半导体器件在制造的各个阶段的截面图；以及
图6示出了制造半导体器件的备选实施例。
具体实施方式
将在特定背景下，即用于通过使用大马士革工艺来形成互连的结构和方法中，根据优选实施例对本发明进行描述，。
在传统的工艺和设计中，过孔容易受到由于许多因素而造成的故障的影响。已知的，过孔容易受到可靠性故障的影响，并且可靠性故障经常是在金属化结构中的故障的最大单一源。过孔中的缺陷可能是由于聚合物残余物或界面层的影响而造成的。缺陷也可能是由于过孔洞的不完整金属填充的影响而造成的。此外，也可能在操作过程中由于诸如电迁移等过程的影响而形成间隙。此外，有关迁移的机械应力也可能导致材料迁移，并且最终导致在过孔之下、之中或之上形成间隙。这些作用可能在升高的温度下以及由于电流聚集的影响(即，由于在过孔内部的高电流密度和局部加热的影响)而加速。
诸如使用冗余过孔等的方法提升了可靠性，但是付出了面积损失的代价。在各种实施例中，本发明改进了过孔的可靠性，而没有造成明显的面积损失。本发明的各个实施例利用了在过孔的导电衬层与基底金属线的导电衬层之间的鲁棒性。在各种实施例中，本发明通过形成环绕型过孔来克服这些限制，该环绕型过孔与基底金属线相比在至少一个维度上更宽。因此，在各种实施例中，过孔至少部分地环绕基底金属线的侧壁。
将参照图1来描述本发明的一个结构实施例。将参照图2-图4来描述备选的结构实施例。将参照图5来描述一种用于制造半导体器件的方法。将参照图6来描述一种备选的用于制造半导体器件的方法。
图1A-图1E根据本发明的一个实施例示出了包括环绕型过孔的半导体器件。图1A示出了半导体器件的截面图，示出了设置在衬底之上的金属层级和过孔层级的多重层。图1B示出了沿图1A示出的平面1B-1B的平面的截面图。图1C和图1D示出了沿图1B示出的平面1C-1C和1D-1D的平面的截面图。图1E示出了图1C的放大截面图，具有在过孔和基底金属线之间的附加失对准。
衬底1包括形成半导体器件的有源电路装置的有源器件。有源电路装置包含有源器件区域，并且可以包括必要的晶体管、电阻器、电容器、或其它用于形成集成电路的部件。例如，包括晶体管(例如，CMOS晶体管)的有源面积可以通过隔离区域(例如，浅沟槽隔离)而彼此分隔开。
接下来，金属化结构形成在有源器件区域之上，以使有源器件电连接和互连。金属化结构和有源器件区域在一起形成了完整的功能集成电路。换言之，芯片的电学功能可以由互连的有源电路装置来执行。
图1A示出了形成有金属层级M1至Mt以及对应的过孔层级V1至Vt的金属化结构。在芯片上，金属层级将各个有源器件连接，而过孔层级将不同的金属层级连接。在逻辑器件中，金属化结构可以包括铜或者备选的其它金属的许多层，例如九层以上。在诸如存储器器件的其它器件中，金属层级的数目可以更少并且可以是铝。互连结构典型地覆盖有附加的钝化层9以及形成用于封装的连接件的适当结构。
图1B示出了从金属层级Mn顶部观察的截面图。每个金属层级包括嵌入在中间层级介电层中的金属线。例如，金属层级Mn包括嵌入到第一中间层级介电层120中的第一金属线11、第二金属线12、第三金属线13和第四金属线14。上部层级金属线30设置在下部金属层级Mn中的第二中间层级介电层130中。
如图1C和图1D示出的，上部层级金属线30经由过孔20而耦合至第三金属线13。第三金属线13具有如图1C示出的关键尺寸d13。在相同的金属层级(Mn)上的所有金属线的关键尺寸可以相同。过孔20具有沿第一方向D1的关键尺寸d20(图1B)。过孔20的关键尺寸d20比第三金属线13的关键尺寸d13更大。
第一中间层级介电层120通过第一蚀刻停止层110与基底金属层级或过孔层级分隔开。第一中间层级介电层120可以通过第二蚀刻停止层125与第二中间层级介电层130分隔开。附加地，第三蚀刻停止层141可以设置在第二中间层级介电层130之上。在一个或多个实施例中，第一蚀刻停止层110可以是可选的。因此，在各种实施例中，过孔20延伸通过第二中间层级介电层130并且进入到第一中间层级介电层120中。
如图1C和图1D所示，第三金属线13在第三金属线13的侧壁和底表面处包括第一导电衬层111。第一导电衬层111可以包括多重层，诸如粘附层、扩散阻挡层、种子层，用于填充诸如铜等的金属。
类似地，过孔20和上部层级金属线30包括第二导电衬层121和填充金属122。过孔20的填充金属122通过第二导电衬层121与第三金属线13分隔开。
此外，如图1C示出的，过孔20至少部分地环绕第三金属线13。在各种实施例中，如果过孔20与金属线的一个侧壁的至少部分重叠，则过孔20环绕金属线。过孔20可以不沿金属线的完整深度地与金属线重叠。这是因为过孔20具有大于传统过孔的深度，传统过孔仅延伸深至基底金属线的顶表面。与之形成对照的，如图1C示出的，过孔20具有在第三金属线13顶表面113之下的下表面112。明确地讲，如图1B示出的，过孔20不沿方向D2与第三金属线13的完整侧壁重叠。而是，过孔20重叠侧壁21和22的部分。
如图1D进一步示出的，在不同的沿图1B的线1D-1D的截面图中，过孔20耦合在上部层级金属线30与第三金属线13之间，正如按传统过孔的形式。
参照图1C，第二导电衬层121在沿第三金属线13的侧壁的多重位置处，接触第一导电衬层111。在操作过程中，甚至第三金属线13或过孔20中的所有铜迁移出来，在第一导电衬层111与第二导电衬层121之间也存在电学和物理接触。因此，过孔电阻将由于缺失铜的影响而升高，但会达到由在第一导电衬层111与第二导电衬层121之间的阻挡接触电阻所限定的稳定值。该电阻的增加在许多应用中对于电路操作可能是可接受的，从而避免了关键的故障。例如在逻辑电路中的典型的CMOS晶体管具有KΩ数量级的“导通”电阻。如果过孔与这类晶体管串联，则过孔电阻必须小于该晶体管电阻。因此，在该配置中，可能容许高达例如50Ω(约5％)的过孔电阻。类似地，如果过孔用于连接逻辑晶体管栅极，则仅仅很小的电容必须充电(在飞法数量级)。因此，仅仅需要很小的电流，并且甚至跨相对高的串联电阻的电压降也是小的。因此，对于针对电路中的许多或所有过孔而言，在各种实施例中描述的阻挡接触足以保证电路的功能性。
在各种实施例中，为了获得这类可靠的并且可再现的阻挡接触，过孔20被形成为，过孔20重叠下部金属线的至少一侧。在另外的实施例中，过孔20重叠下部金属线的两侧。
在各种实施例中，用于过孔的过孔开口被形成为，过孔开口的底部在下部金属线的上表面下方。因此，在过孔形成期间所使用的导电阻挡衬层环绕下部金属线的侧壁。如此，在下部金属线的侧壁处形成了在下部金属线的导电阻挡衬层与上部金属线的导电阻挡衬层之间的延伸的垂直接触。因为导电衬层的重叠，所以阻挡电阻对于失对准不敏感。图1E示出了这类失对准的一个示例。
在使用铝的金属化结构的实施例中，可以不使用导电衬层。然而，甚至在这类实施例中，环绕型过孔的使用也由于在过孔与下部金属线之间的接触面积增加的影响而改进了接触，并且可以是有益的，例如，改进了机械稳定性、以及减少了多层分立的风险等等。
参照图1B，在第一金属线11到第二金属线12之间的距离是第一距离d12，在第二金属线12与第三金属线13之间的距离是第二距离d23，而在第三金属线13与第四金属线14之间的距离是第三距离d34。技术说明书通常要求了恒定的最小间距。因此，第一距离d12、第二距离d23和第三距离d34在布图中相等，并且在实际器件中也基本上相等。在过孔与下部金属之间的间隔不由一个掩膜限定，而是在金属掩膜与过孔掩膜之间对准。如果边沿放置误差(尺寸误差和失对准)足够地小，那么该距离可以比针对在相同掩膜上的图形的光刻极限更小。因此，技术说明书还要求了在过孔与基底金属线之间的最小距离。例如，在过孔20与相邻金属线(第一金属线11或第四金属线14)之间的横向距离必须大于最小距离。换言之，由于该限制，第二金属线12可能不紧邻过孔20地延伸。这就增加了用于形成过孔所要求的面积，因此可能不用于一些实施例。
图2A和图2B示出了形成在两个金属线之间的环绕型过孔的备选实施例。图2A示出了沿图1B的平面1C-1C的截面图，而图2B示出了沿图1B的平面1B-1B的截面图。
不同于上文的实施例，在本实施例中，过孔20环绕第三金属线13，从而覆盖第三金属线13的完整侧壁。在本实施例中，过孔20沿金属线的完整深度与金属线的侧壁的部分重叠。如图2A示出的，过孔20向下延伸到第一蚀刻停止层110。因此，第一导电衬层111被第二导电衬层121覆盖。
图3根据本发明的备选实施例示出了具有作为环绕型过孔的基底的金属线的半导体器件的顶部截面图。
本发明的各个实施例与具有类似可靠性的其它结构(诸如双过孔)相比，节约了相当大的面积，特别是在为逻辑单元布线时。在一些实施例中，环绕型过孔可以放置为，使得在上层或下层中仅仅损失半个金属道(track)(与在双过孔布置中损失一个道形成对照)。这是因为，双过孔要求上部金属或下部金属的附加道，从而使得过孔间的间隔被保留为标准的金属间的间隔。
在本实施例中，替换附加金属线，将相邻金属线从接触过孔的金属线进一步移开。例如，第二距离d23大于第三距离d34，从而使得在第二金属线12与过孔20之间的横向距离L23约等于在过孔20与第四金属线14之间的横向距离L34。因此，本实施例与参照图1所描述的实施例相比消耗了更小的面积。
图4A和图4B根据本发明的一个备选实施例示出了具有作为环绕型过孔的基底的金属线的半导体器件的顶视截面图。
参照图4A，在另一实施例中，可能不要求附加的间隔以形成环绕型过孔20。因此，在本实施例中，在基底金属层级中的金属线可以在网格上的最小间距金属线处形成。这就使得能够将过孔在金属线上放置为矩阵，并且因此就使用硅面积而言是最有效的。
可以取决于可获得的边沿放置误差(作为印刷尺寸精度和失对准的函数)来使用图4A示出的实施例，使得不损失金属道。因此，本实施例示出了交叉点过孔，其不要求任何相对正则(regular)最小尺寸金属网格的偏移，并且从而不要求附加的空间。此外，对于其中仅仅可以印制完美正则金属网格的金属化结构模式，交叉点过孔的实现是首要的。然而，通过使用本发明的实施例，这类金属化结构模式的实施并不要求在可靠性方面的折中，这是因为残存的鲁棒的阻挡接触的影响，即便在过孔下方、内部或上方形成铜间隙。
图4B根据本发明的实施例示出了环绕型过孔阵列的顶视截面图。
对于承载高电流的连接，单个过孔洞可能是不够的，甚至实现为单个环绕型过孔洞还可能是不够的。替代地，在一个或多个实施例中，可以形成环绕型过孔20的阵列。例如，在下部金属10中形成网状图案，并且将过孔放置在网的节点上，从而形成多重鲁棒线间的连接，例如如各个实施例所描述的。由于电流被分配通过许多过孔20和许多线间连接，所以通过使用本实施例，与单个环绕型过孔相比可以在下部金属线和上部金属线之间承载更大的电流。本实施例也可以用于模拟电路中，其中需要在高电流功率线之间的过孔。
图5A-图5H根据本发明的实施例示出了截面图，示出了在制造的各个阶段期间的半导体器件。
图5A示出了形成在工件100之上的绝缘层中的金属线。工件100可以包括半导体衬底，其具有形成在该衬底之上的许多金属层级和过孔层级。
如图5A示出的，在工件之上形成第一蚀刻停止衬层110，随后形成第一中间层级介电层120。第一中间层级介电层120可以是低k介电材料，诸如选自包括下列各项的组的材料：二氧化硅(SiO2)、氟硅酸玻璃(FSG)、碳掺杂玻璃、有机硅酸玻璃(OSG)、氢掺杂玻璃、多孔碳掺杂玻璃、多孔二氧化硅、聚合物电介质、F掺杂非晶碳、基于硅树脂的聚合物电介质，诸如氢硅倍半氧烷(HSQ)和甲基硅倍半氧烷(MSQ)。在一些实施例中，第一中间层级介电层120包括超低k材料，诸如多孔硅酸玻璃、干凝胶、气凝胶、纳米聚类硅石(NCS)、多孔有机硅酸玻璃、多孔有机物。第一中间层级介电层120可以是旋涂材料，或者通过诸如CVD等技术沉积。
作为一个示例，在第一中间层级介电层120中形成第三金属线13。在一个或多个实施例中，第三金属线13可以通过使用大马士革或者双大马士革工艺形成，并且可以包括铜。
参照图5B，在第一中间层级介电层120之上沉积第二蚀刻停止层125。在一些实施例中，可以省略第二蚀刻停止层125。可以在第二蚀刻停止层125之上沉积第二中间层级介电层130。
在第一中间层级介电层130之上沉积第一硬掩膜层211。第一硬掩膜层211包括SiO2，诸如正硅酸乙酯(TEOS)、碳化硅(SiC)或碳掺杂玻璃，但是在各个实施例中也可以使用其它材料。
在第一硬掩膜211之上沉积第一抗反射涂覆(ARC)层212。在第一ARC层212之上沉积第一光刻胶层213。使用过孔掩膜以露出第一光刻胶层213。接下来例如通过低温烘烤而将第一光刻胶层213显影。蚀刻露出的第一光刻胶层213，以露出第一ARC层212。各向异性RIE工艺蚀刻第一ARC层212、第一硬掩膜层211和第二中间层级介电层130。
参照图5C，形成过孔开口215。过孔蚀刻可以停止在第二蚀刻停止层125(如果存在)。在一些实施例中，在CF4/CO或Ar/CO2/CF4/CH2F2蚀刻化学试剂中蚀刻第二蚀刻停止层125。随后，在蚀刻露出的第二蚀刻停止层125之后，可以进行定时的蚀刻以蚀刻到第三金属线13的顶表面之下，如图5D示出的。该定时的蚀刻必须被控制，以便应对工艺偏差和失对准。在形成过孔开口215期间，可以蚀刻第一光刻胶层213的部分或全部。备选地，在没有第二蚀刻停止层125的情况下，可以使用单个定时的蚀刻。然而，这类定时的蚀刻可能容易受到更多偏差的影响。
在一个或多个实施例中，可以进行附加的电介质蚀刻，以去除在第三金属线13的侧壁上剩余的任何第一层级介电层120。该附加的电介质蚀刻可以是各向同性蚀刻，并且可以去除在该各向同性蚀刻之后剩余的纵梁(stringer)或间隔件。
如接下来在图5E中示出的，接下来将伪填充材料127用于填充过孔开口215，并且形成伪填充的过孔开口。在一个或多个实施例中，伪填充材料127包括平面化旋涂材料和/或其它底部抗反射涂覆材料(BARC)。过填充伪填充材料127，以便形成平滑的表面。
接下来参照图5E，在伪填充材料127之上沉积第二硬掩膜层221，随后沉积第二抗反射涂覆(ARC)层222。第二硬掩膜层221包括低温氧化层。在第二ARC层222之上沉积第二光刻胶层223。将金属线掩膜225用于将第二光刻胶层223图案化。
图5F示出了在使用金属线掩膜进行各向异性蚀刻工艺之后的器件。各向异性蚀刻用于蚀刻通过第二ARC层222、第二硬掩膜层221。在各个实施例中，该各向异性蚀刻包括反应离子蚀刻(RIE)。在各个实施例中，使用CF4/CHF3化学试剂来蚀刻第二ARC层222和第二硬掩膜层221。
随后，如图5G示出的，通过从伪填充的过孔开口215去除伪填充材料127来进行蚀刻。RIE工艺使用CO/N2、Ar/O2或O2/CO/N2化学试剂来蚀刻伪填充材料127和第二中间层级介电层130。在一个或多个实施例中，可以不同地选择RIE化学试剂来蚀刻伪填充材料127和第二中间层级介电材料层130。可以使用其它合适的蚀刻化学试剂来蚀刻伪填充材料127。
蚀刻并且去除任何剩余的第二光刻胶层223、第二ARC层222和第二硬掩膜层221。也蚀刻并且去除任何剩余的伪填充材料127，从而形成金属线沟槽和过孔沟槽或过孔开口。
参照图5G，通过适合的工艺(诸如PVD、溅射、CVD)，将第二导电衬层121沉积到金属线沟槽和过孔开口中、以及在第二中间层级介电层130的顶表面之上。第二导电衬层121包括扩散阻挡材料，诸如氮化钛、钛、钽、氮化钽、氮化钨、氮化钨碳(WCN)、钌、或者其它合适的导电氮化物或氧化物。
第二导电衬层121充当用于随后的电镀的开始层，并且也作为用于包封导体金属的扩散阻挡结构。由于阻挡层覆盖金属线沟槽和过孔开口的底部和侧壁，所以沉积被设计为或多或少地是共形的。此外，第二导电衬层121的阻挡结构是由具有高熔点的材料形成的，例如钽或钛及其氮化物。与铜形成对照的，这类材料对于迁移过程(电迁移和应力迁移)是鲁棒的，甚至在升高的温度下。
在一个或多个实施例中，可以调整第二导电衬层121的沉积，以便在第三金属线13的侧壁上形成更厚的层，特别是在深底部侧壁上，这就增加了深宽比。可能需要更厚的层，以便避免铜的泄漏，并且以便用第一导电衬层111形成稳定的接触层。
如接下来在图5H中示出的，在第二导电衬层121之上沉积填充金属122。在各个实施例中，填充金属122通过采用电化学沉积工艺沉积。沉积金属122包括铜或其合金，虽然在一些实施例中其可以包括铝、金、钨及其组合或者其它合适的导电材料。填充金属122和第二导电衬层121形成上部层级金属线20、以及将上部层级金属线20与第三金属线13连接的过孔20。可以是铜的填充金属122可以沉积到金属线沟槽和过孔开口中、以及在第二中间层级介电层130的顶表面之上。
在各个实施例中，由于在紧邻第三金属线13的侧壁处的深宽比的变化的影响，填充金属122被引入而不形成间隙。
如图5H示出的，通过使用诸如化学机械剖光(CMP)的合适的工艺，将填充金属122平坦化并且剖光。通过CMP工艺，去除沉积在第二中间层级介电层130的顶表面之上的填充金属122，从而将在第二中间层级介电层130中的相邻金属线分隔。在该CMP工艺之后，填充金属122仅仅在金属线沟槽和过孔开口内部余留，以便形成金属线和过孔，诸如上层级金属线30和过孔20。
由电介质扩散阻挡结构包封金属线30的顶表面，以便避免铜迁移到电介质中。可以通过重复图5B-图5H所示出的工艺，在填充金属122和第二中间层级介电层130之上形成随后的金属层级和过孔层级。
图6示出了制造半导体器件的备选实施例。图6描述了在图2描述的形成环绕型过孔时所采用的工艺流程。
在各个实施例中，蚀刻停止层可以用于更精确地限定过孔20的深度。具体而言，如果金属化结构模式是这样的，其将蚀刻停止层用于形成下部金属线(例如，第三金属线13)。可以将该蚀刻停止层(例如，第一蚀刻停止层110)重复用于使沿下部金属线侧壁的过孔蚀刻工艺停止。如此，下部金属线的整个侧壁高度都可以用于形成阻挡接触，而不会引入任何如下的附加风险：过深地蚀刻第一中间层级介电层120、以及不慎接触任何下方的金属结构。
因此，与采用定时的蚀刻以蚀刻到第三金属线13下方的图5C不同，在本实施例中，各向异性蚀刻工艺在第一蚀刻停止衬层110上停止。因此，在本实施例中，过孔20完全地环绕第三金属线13的侧壁中的至少两个(如图2也示出的)。如上文所描述的，可以将各向同性电介质蚀刻工艺用于去除在第三金属线13的侧壁上的第一介电材料120的剩余间隔件。随后的处理可以如参照图5E-图5H所进一步描述的。
如在各个实施例中描述的，包括金属的材料可以例如是纯金属、金属合金、金属化合物、金属间化合物等等，即，任何包括金属原子的材料。例如，铜可以是纯铜，或者任何包括铜的材料，诸如但是不限于铜合金、铜化合物、铜金属间化合物、包括铜的绝缘体、和包括铜的半导体。
虽然已经详细地描述了本发明及其优点，但是应理解的是，此处可以在不背离由所附权利要求书所限定的本发明的精神和范围的前提下，做出各种改变例、替代例和备选例。例如，对于本领域技术人员显而易见的是，可以在保留在本发明的范围内的情况下，将本文所描述的特征、功能、工艺和材料中的许多特征、功能、工艺和材料改变。
虽然已经参照各个说明性实施例对本发明进行了描述，但是本说明书并非意在被解释为是限制意义的。对于本领域技术人员而言，这些说明性实施例的各种改变和组合、以及本发明的其它实施例，将参照本说明而显而易见。仅举一例，图1-图6所述的各个实施例可以相互组合为多个备选实施例。因此，所附权利要求书意在涵盖任何这类修改例或实施例。

Claims (14)

1.一种半导体器件，包括：
第一金属线，设置在第一绝缘层中，所述第一金属线具有第一部分、第二部分和连接所述第一部分和所述第二部分的第三部分，所述第一部分和所述第二部分平行并且所述第三部分垂直于所述第一部分和所述第二部分；以及
过孔，具有部分，所述部分围绕所述第一金属线的所述第二部分的第一侧壁的部分以及所述第一金属线的所述第二部分的相对的第二侧壁的部分；
第二金属线，设置在所述第一绝缘层中；以及
第三金属线，设置在所述第一绝缘层中，其中从所述第一金属线的所述第二部分到所述第二金属线的距离大于从所述第一金属线的所述第一部分到所述第三金属线的距离。
2.根据权利要求1所述的器件，其中所述第一金属线包括第一导电衬层和第一填充金属，其中所述过孔包括第二导电衬层和第二填充金属，其中所述第一导电衬层接触位于所述第一金属线的所述侧壁的部分上的所述第二导电衬层。
3.根据权利要求1所述的器件，其中所述过孔的部分围绕所述第一金属线的恰好两个侧壁的部分。
4.根据权利要求1所述的器件，进一步包括：上部金属线，设置在第二绝缘层中，所述第二绝缘层设置在所述第一绝缘层之上。
5.根据权利要求4所述的器件，其中所述过孔耦合在所述第一金属线与所述上部金属线之间。
6.根据权利要求1所述的器件，其中所述过孔的部分包括导电衬层。
7.一种半导体器件，包括：
多个下部金属线，设置在第一绝缘层中；
多个上部金属线，设置在第二绝缘层中，所述第二绝缘层设置在所述第一绝缘层之上；以及
多个过孔，设置在所述多个下部金属线与所述多个上部金属线之间，其中所述多个过孔中的每个过孔围绕所述多个下部金属线中的金属线的侧壁的部分，其中所述多个下部金属线垂直于所述多个上部金属线定向，其中所述多个过孔中的每个过孔是所述多个下部金属线中的一个下部金属线与所述多个上部金属线中的一个上部金属线之间的交叉点过孔，从而形成交叉点阵列网格。
8.根据权利要求7所述的器件，其中在所述多个下部金属线中的所述金属线之间的距离相等。
9.根据权利要求7所述的器件，其中所述多个下部金属线中的每一个均包括第一导电衬层和第一填充金属，其中所述多个过孔中的每一个均包括第二导电衬层和第二填充金属，其中所述多个下部金属线的所述第一导电衬层接触所述多个过孔的所述第二导电衬层。
10.根据权利要求7所述的器件，其中所述多个过孔中的所述过孔围绕所述多个下部金属线中的金属线的所述侧壁的部分以及所述多个下部金属线中的金属线的相对的第二侧壁的部分。
11.一种半导体器件，包括：
蚀刻停止层，设置在衬底之上；
第一绝缘层，设置在所述蚀刻停止层之上；
第一金属线，设置在所述蚀刻停止层之上和所述第一绝缘层中；
第二绝缘层，所述第二绝缘层设置在所述第一绝缘层之上；
第二金属线，设置在所述第二绝缘层中；以及
过孔，设置在所述第一金属线与所述第二金属线之间，所述过孔具有部分，所述部分围绕所述第一金属线的第一侧壁的部分以及所述第一金属线的相对的第二侧壁的部分，其中所述过孔沿着所述第一侧壁的部分以及沿着所述第二侧壁的部分延伸，以接触所述蚀刻停止层。
12.一种半导体器件，包括：
下部金属，包含导电的网状图案，所述网状图案包括水平导电部分、垂直导电部分和位于所述水平导电部分与所述垂直导电部分的交点处的节点；以及
多个过孔，耦合至所述下部金属的所述节点，其中所述多个过孔中的每个过孔重叠并围绕所述水平导电部分中的一个与所述垂直导电部分中的一个的部分。
13.根据权利要求12所述的器件，其中所述多个过孔中的每个过孔围绕交叉于每个所述节点处的所述水平导电部分中的两个水平导电部分的两个侧壁。
14.根据权利要求13所述的器件，其中所述多个过孔中的每个过孔围绕交叉于每个所述节点处的所述垂直导电部分中的两个垂直导电部分的两个侧壁。
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