CN102446824A - 一种大马士革的集成方法 - Google Patents

一种大马士革的集成方法 Download PDF

Info

Publication number
CN102446824A
CN102446824A CN2011102726654A CN201110272665A CN102446824A CN 102446824 A CN102446824 A CN 102446824A CN 2011102726654 A CN2011102726654 A CN 2011102726654A CN 201110272665 A CN201110272665 A CN 201110272665A CN 102446824 A CN102446824 A CN 102446824A
Authority
CN
China
Prior art keywords
layer
low
hard mask
metal
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102726654A
Other languages
English (en)
Other versions
CN102446824B (zh
Inventor
陈玉文
李磊
胡友存
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201110272665.4A priority Critical patent/CN102446824B/zh
Publication of CN102446824A publication Critical patent/CN102446824A/zh
Application granted granted Critical
Publication of CN102446824B publication Critical patent/CN102446824B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种大马士革的集成方法，其所形成的通孔和沟槽图案可以得到很好地控制，并且消除了由于相邻的沟槽之间和相邻通孔之间由于出现互连而带来的电流泄漏情况的发生，工艺过程简单，易控制。

Description

一种大马士革的集成方法
技术领域
本发明涉及半导体制备技术领域，具体来说是涉及一种大马士革的集成方法。
背景技术
在半导体的生产工艺中，随着设备尺寸的不断缩小，内部连线的尺寸也需要相应地缩小，以便容纳更小尺寸的部件。在传统的半导体制备工艺中，金属互连线的材料一般采用金属铝，因其有着热稳定性、抗抗湿性的二氧化硅一直是金属互连线路间使用的重要的介质材料。以前，芯片中互连线的材料主要书金属铝，但是，随着半导体元件向着微型化的方向发展，芯片中互连线的数目也随之增加，导致RC延迟（RC Delay，R是指电阻，C是指电容）的产生，延缓了讯号的传输速度，进而影响了性能。
在现有技术中为了减少RC延迟，发展成为用可以有效降低导线电阻的金属铜来代替金属铝作为互连线的材料。而且，金属铜还具有熔点高，电阻系数较低等优点，因此，在实践中得到了广泛的应用。同时，使用低介电常数（Low k，其中，k是材料的介电常数的度量）的材料以减低寄生电阻。基于上述两种材料的半导体制造工艺成为大马士革工艺，其克服了较大的电阻以及寄生电容的问题，并其可以制造出具有高密度多层的金属互连结构，因此得到了广泛的应用。但是，现有技术中也存在着各种各样的大马士革工艺，或者通孔优先，或者沟槽优先，但是现有技术中的大马士革工艺存在着通孔和沟槽图案难以控制的缺点，并且相邻的沟槽之间或者相邻的通孔之间有可能互连导致电流泄漏问题的产生。因此，需要一种新的大马士革集成方法以克服上述的缺陷。
发明内容
本发明的目的在于提供一种大马士革的集成方法，其可有效防止相邻沟槽之间或者相邻通孔之间的互连，从而避免了电流泄漏问题的发生。
为解决上述目的，本发明所提供的技术方案为：
一种大马士革的集成方法，其中，包括以下的步骤：
步骤S1：在一层间介质层中形成有金属互连线，并在层间介质层上从下至上依次淀积有通孔刻蚀阻挡层、通孔低介电常数层、通孔低介电常数保护层、通孔金属硬掩膜层以及通孔金属硬掩膜低介电常数保护层；
步骤S2：在通孔金属硬掩膜低介电常数保护层之上涂覆一层光刻胶，并进行光刻工艺，形成位于光刻胶中的开口；
步骤S3：通过开口依次刻蚀通孔金属硬掩膜低介电常数保护层以及通孔金属硬掩膜层，刻蚀终止于通孔低介电常数保护层，形成位于通孔金属硬掩膜低介电常数保护层中的通孔、以及通孔金属硬掩膜层中的通孔，并去除光刻胶层；
步骤S4：通过通孔金属硬掩膜层，依次刻蚀通孔低介电常数保护层、通孔低介电常数层和通孔刻蚀阻挡层，分别形成在竖直方向上位于层间介质层中的金属互连线上方的通孔结构；
步骤S5：在通孔金属硬掩膜层之上以及通孔结构的侧壁和底部沉积金属阻挡层和铜籽晶层，金属阻挡层和铜籽晶层与金属互连线相接触，并采用电化学镀ECP工艺生长金属铜；
步骤S6：采用化学机械研磨法将金属铜抛光至通孔低介电常数层，形成位于抛光后的通孔低介电常数层和通孔刻蚀阻挡层中的铜互连线；
步骤S7：在抛光后的包含有铜互连线的通孔低介电常数层上从下至上依次淀积沟槽刻蚀阻挡层、沟槽低介电常数层、沟槽低介电常数保护层、沟槽金属硬掩膜层以及沟槽金属硬掩膜低介电常数保护层；
步骤S8：在沟槽金属硬掩膜低介电常数保护层之上采用旋涂法涂覆一层第二光刻胶层，并进行光刻工艺，形成与后续步骤中所需的沟槽结构相应的开口；
步骤S9：通过步骤S8中形成的开口依次刻蚀沟槽金属硬掩膜低介电常数保护层以及沟槽金属硬掩膜层，刻蚀停止于沟槽低介电常数保护层，形成位于沟槽金属硬掩膜低介电常数保护层中沟槽以及沟槽金属硬掩膜层中的沟槽，并去除第二光刻胶层；
步骤S10：通过沟槽金属硬掩膜层，依次刻蚀沟槽低介电常数保护层、沟槽低介电常数层和沟槽刻蚀阻挡层，形成沟槽结构；
步骤S11：在沟槽金属硬掩膜层之上以及沟槽结构的侧壁和底部沉积第二金属阻挡层和第二铜籽晶层，并采用电化学镀ECP工艺生长金属铜；
步骤S12：采用化学机械研磨法将金属铜抛光至沟槽低介电常数层，形成位于抛光后的沟槽低介电常数层和沟槽刻蚀阻挡层中的铜互连线。
上述的方法，其中，构成的通孔刻蚀阻挡层的材料为SiN或SiC或 SiOC或 SiOCN或 SiCN。
上述的方法，其中，采用化学气相沉积法淀积通孔刻蚀阻挡层。
上述的方法，其中，构成的通孔低介电常数层的材料为有机聚合物。
上述的方法，其中，采用旋涂法将由有机聚合物构成的通孔低介电常数层淀积在通孔刻蚀阻挡层之上。
上述的方法，其中，构成通孔低介电常数层的材料为二氧化硅基材料。
上述的方法，其中，采用化学气相沉积法淀积由二氧化硅基材料构成的通孔低介电常数层。
上述的方法，其中，构成通孔低介电常数保护层的材料为SiO2.
上述的方法，其中，采用物理气相沉积法或者化学气相沉积法淀积通孔低介电常数保护层。
上述的方法，其中，采用物理气相沉积法或者化学气相沉积法淀积通孔金属硬掩膜层。
上述的方法，其中，构成通孔金属硬掩膜层的材料为Ta或者Ti或者Tu或者TaN或者TiN 或者TuN或者上述的混合物。
上述的方法，其中，构成通孔金属硬掩膜低介电常数保护层的材料为SiO2。
上述的方法，其中，采用化学气相沉积法淀积通孔金属硬掩膜低介电常数保护层。
上述的方法，其中，在步骤S2中采用旋涂法在通孔低介电常数保护层之上涂覆一层光刻胶。
上述的方法，其中，构成金属阻挡层的材料为Ta或者TaN。
上述的方法，其中，采用物理气相沉积法淀积金属阻挡层。
上述的方法，其中，构成的沟槽刻蚀阻挡层的材料为SiN或SiC或 SiOC或 SiOCN或 SiCN。
上述的方法，其中，采用化学气相沉积法淀积沟槽刻蚀阻挡层。
上述的方法，其中，构成的沟槽低介电常数层的材料为有机聚合物。
上述的方法，其中，采用旋涂法将由有机聚合物构成的通孔低介电常数层淀积在沟槽刻蚀阻挡层之上。
上述的方法，其中，构成沟槽低介电常数层的材料为二氧化硅基材料。
上述的方法，其中，采用化学气相沉积法淀积由二氧化硅基材料构成的沟槽低介电常数层。
上述的方法，其中，构成沟槽低介电常数保护层的材料为SiO2。
上述的方法，其中，采用物理气相沉积法或者化学气相沉积法淀积沟槽低介电常数保护层。
上述的方法，其中，采用物理气相沉积法或者化学气相沉积法淀积沟槽金属硬掩膜层。
上述的方法，其中，构成沟槽金属硬掩膜层的材料为Ta或者Ti或者Tu或者TaN或者TiN 或者TuN或者上述的混合物。
上述的方法，其中，构成沟槽金属硬掩膜低介电常数保护层的材料为SiO2。
上述的方法，其中，采用化学气相沉积法淀积沟槽金属硬掩膜低介电常数保护层。
上述的方法，其中，在步骤S8中采用旋涂法在沟槽低介电常数保护层之上涂覆一层光刻胶。
上述的方法，其中，构成第二金属阻挡层的材料为Ta或者TaN。
上述的方法，其中，采用物理气相沉积法淀积第二金属阻挡层。
本发明的一种大马士革的集成方法，其所形成的通孔和沟槽图案可以得到很好地控制，并且消除了由于相邻的沟槽之间和相邻通孔之间由于出现互连而带来的电流泄漏情况的发生，工艺过程简单，易控制。
附图说明
图1所示的本发明的一种大马士革的集成方法的流程图；
图2A-2L为图1示的本发明的一种大马士革的集成方法的的流程图中的各个步骤所形成的器件结构的剖面结构示意图。
具体实施方式
下面结合说明书附图和具体实施方式来对本发明的一种大马士革的集成方法做进一步详细地说明。
如图1和图2A-2L所示，本发明的一种大马士革的集成方法，其中，包括以下的步骤：
步骤S1：提供一包含有金属互连线101a（参见图2A所示，为了视图的美观，图中只给出了一个金属互连线的标号）的层间介质层101，金属互连线101a通常为第一层金属布线层M1，并在层间介质层101上从下至上依次淀积有通孔刻蚀阻挡层102、通孔低介电常数层103、通孔低介电常数保护层104、通孔金属硬掩膜层105以及通孔金属硬掩膜低介电常数保护层106；在本步骤中，构成通孔刻蚀阻挡层102的原材料为SiCN，构成通孔低介电常数层103的材料为SiOCH，构成通孔低介电常数保护层104的材料为SiO2，构成通孔金属硬掩膜层105的材料为TiN，构成通孔金属硬掩膜低介电常数保护层106的材料为SiO2，其中，通孔刻蚀阻挡层102、通孔低介电常数层103、通孔低介电常数保护层104、通孔金属硬掩膜层105以及通孔金属硬掩膜低介电常数保护层106均可采用化学气相沉积法（CVD）。优选地，通孔金属硬掩膜层105还可采用物理气相沉积法淀积；同时，本技术领域的技术人员可以理解的是，在其他的实施方式中，通孔刻蚀阻挡层还可以采用其他的材料制成，诸如SiN、SiC、 SiOC或者 SiCN等等；构成通孔低介电常数层103的材料也可以选择为有机聚合物，并采用旋涂法进行涂覆；
步骤S2：在通孔金属硬掩膜低介电常数保护层106之上涂覆一层光刻胶107，并进行光刻工艺（包括曝光、显影等工序），形成位于光刻胶107中的开口107a（参见图2B所示，为了视图的美观，图中只给出了一个开口的标号）；其中，开口107a的宽度定义了后续步骤中所需的通孔结构的宽度；
步骤S3：以光刻胶107为掩膜，通过开口107a依次刻蚀通孔金属硬掩膜低介电常数保护层106以及通孔金属硬掩膜层105，刻蚀终止于通孔低介电常数保护层104，形成位于通孔金属硬掩膜低介电常数保护层106中的通孔以及通孔金属硬掩膜层105中的通孔，并移除光刻胶107； 
步骤S4：通过通孔金属硬掩膜层106中的通孔，采用干法刻蚀依次刻蚀通孔低介电常数保护层104、通孔低介电常数层103和通孔刻蚀阻挡层102，分别形成在竖直方向上位于层间介质层101中的金属互连线101a上方的通孔结构100（参见图2D所示，为了视图的美观，图中只给出了一个通孔结构100的标号）；
步骤S5：在通孔金属硬掩膜层106之上以及通孔结构100的侧壁和底部沉积金属阻挡层和铜籽晶层（Cu Seed），并采用电化学镀ECP工艺生长金属铜109；本步骤中，构成金属阻挡层的材料为TaN，优选地，在其他的实施方式中，还可以选用Ta作为形成金属阻挡层的材料；
步骤S6：采用化学机械研磨法将金属铜抛光至通孔低介电常数层103，形成位于抛光后的通孔低介电常数层103和通孔刻蚀阻挡层102中的铜互连线100A；
步骤S7：在抛光后的包含有铜互连线100A的通孔低介电常数层103上从下至上依次淀积沟槽刻蚀阻挡层201、沟槽低介电常数层202、沟槽低介电常数保护层203、沟槽金属硬掩膜层204以及沟槽金属硬掩膜低介电常数保护层205；其中，在本步骤中，构成沟槽刻蚀阻挡层201的原材料为SiCN，构成通沟槽低介电常数层202的材料为SiOCH，构成沟槽低介电常数保护层203的材料为SiO2，构成沟槽金属硬掩膜层204的材料为TiN,构成沟槽金属硬掩膜低介电常数保护层205的材料为SiO2，其中，沟槽刻蚀阻挡层201、沟槽低介电常数层202、沟槽低介电常数保护层203、沟槽金属硬掩膜层204以及沟槽金属硬掩膜低介电常数保护层205均可采用化学气相沉积法（CVD）淀积。优选地，沟槽金属硬掩膜层105还可采用物理气相沉积法淀积；同时，本技术领域的技术人员可以理解的是，在其他的实施方式中，沟槽刻蚀阻挡层还可以采用其他的材料制成，诸如SiN、SiC、 SiOC或者 SiCN等等；构成沟槽低介电常数层202的材料也可以选择为有机聚合物，并采用旋涂法进行涂覆；
步骤S8：在沟槽金属硬掩膜低介电常数保护层205之上采用旋涂法涂覆一层第二光刻胶层206，并进行光刻工艺（包括曝光、显影等工艺），形成与后续步骤中所需的沟槽结构200相应的开口206a（参见图2H所示，为了视图的美观，图中只给出了一个开口的标号），其中，开口206a的宽度定义了后续步骤中所需形成的沟槽结构200的宽度；
步骤S9：以第二光刻胶层206为掩膜，采用干法刻蚀通过开口206a依次刻蚀沟槽金属硬掩膜低介电常数保护层205以及沟槽金属硬掩膜层204，刻蚀停止于沟槽低介电常数保护层203，形成位于沟槽金属硬掩膜低介电常数保护层205中的沟槽以及沟槽金属硬掩膜层204中的沟槽，并采用灰化法移除第二光刻胶层206；
步骤S10：以沟槽金属硬掩膜层205为掩膜，采用干法刻蚀依次刻蚀沟槽低介电常数保护层203、沟槽低介电常数层202和沟槽刻蚀阻挡层201，且刻蚀停止于沟槽刻蚀阻挡层201，形成沟槽结构200（参见图2J所示，为了视图的美观，图中只给出了一个沟槽结构的标号）；同时，在本步骤中，采用湿法清洗去除刻蚀后残留的聚合物；
步骤S11：在沟槽金属硬掩膜层205之上以及沟槽结构的侧壁和底部沉积第二金属阻挡层和第二铜籽晶层，并采用电化学镀ECP工艺生长金属铜207；
步骤S12：采用化学机械研磨法将金属铜207抛光至沟槽低介电常数层202，形成位于抛光后的沟槽低介电常数层202和沟槽刻蚀阻挡层201中的铜互连线200A。
综上所述，本发明的一种大马士革的集成方法，其所 形成的通孔和沟槽图案可以得到很好地控制，并且消除了由于相邻的沟槽之间和相邻通孔之间由于出现互连而带来的电流泄漏情况的发生，工艺过程简单，易控制。
应当指出的是，上述内容只是本发明的具体实施例的列举，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；且上述具体实施例并非用来限制本发明的实施范围，即凡依本发明专利申请内容所作的等效变换与修饰，都落入本发明的保护范围。

Claims (31)

1.一种大马士革的集成方法，其特征在于，包括以下的步骤：
步骤S1：在一层间介质层中形成有金属互连线，并在层间介质层上从下至上依次淀积有通孔刻蚀阻挡层、通孔低介电常数层、通孔低介电常数保护层、通孔金属硬掩膜层以及通孔金属硬掩膜低介电常数保护层；
步骤S2：在通孔金属硬掩膜低介电常数保护层之上涂覆一层光刻胶，并进行光刻工艺，形成位于光刻胶中的开口；
步骤S3：通过开口依次刻蚀通孔金属硬掩膜低介电常数保护层以及通孔金属硬掩膜层，刻蚀终止于通孔低介电常数保护层，形成位于通孔金属硬掩膜低介电常数保护层中的通孔、以及通孔金属硬掩膜层中的通孔，并去除光刻胶层；
步骤S4：通过通孔金属硬掩膜层，依次刻蚀通孔低介电常数保护层、通孔低介电常数层和通孔刻蚀阻挡层，分别形成在竖直方向上位于层间介质层中的金属互连线上方的通孔结构；
步骤S5：在通孔金属硬掩膜层之上以及通孔结构的侧壁和底部沉积金属阻挡层和铜籽晶层，金属阻挡层和铜籽晶层与金属互连线相接触，并采用电化学镀ECP工艺生长金属铜；
步骤S6：采用化学机械研磨法将金属铜抛光至通孔低介电常数层，形成位于抛光后的通孔低介电常数层和通孔刻蚀阻挡层中的铜互连线；
步骤S7：在抛光后的包含有铜互连线的通孔低介电常数层上从下至上依次淀积沟槽刻蚀阻挡层、沟槽低介电常数层、沟槽低介电常数保护层、沟槽金属硬掩膜层以及沟槽金属硬掩膜低介电常数保护层；
步骤S8：在沟槽金属硬掩膜低介电常数保护层之上采用旋涂法涂覆一层第二光刻胶层，并进行光刻工艺，形成与后续步骤中所需的沟槽结构相应的开口；
步骤S9：通过步骤S8中形成的开口依次刻蚀沟槽金属硬掩膜低介电常数保护层以及沟槽金属硬掩膜层，刻蚀停止于沟槽低介电常数保护层，形成位于沟槽金属硬掩膜低介电常数保护层中沟槽以及沟槽金属硬掩膜层中的沟槽，并去除第二光刻胶层；
步骤S10：通过沟槽金属硬掩膜层，依次刻蚀沟槽低介电常数保护层、沟槽低介电常数层和沟槽刻蚀阻挡层，形成沟槽结构；
步骤S11：在沟槽金属硬掩膜层之上以及沟槽结构的侧壁和底部沉积第二金属阻挡层和第二铜籽晶层，并采用电化学镀ECP工艺生长金属铜；
步骤S12：采用化学机械研磨法将金属铜抛光至沟槽低介电常数层，形成位于抛光后的沟槽低介电常数层和沟槽刻蚀阻挡层中的铜互连线。
2.如权利要求1所述的方法，其特征在于，构成的通孔刻蚀阻挡层的材料为SiN或SiC或 SiOC或 SiOCN或 SiCN。
3.如权利要求1或2所述的方法，其特征在于，采用化学气相沉积法淀积通孔刻蚀阻挡层。
4.如权利要求1所述的方法，其特征在于，构成的通孔低介电常数层的材料为有机聚合物。
5.如权利要去4所述的方法，其特征在于，采用旋涂法将由有机聚合物构成的通孔低介电常数层淀积在通孔刻蚀阻挡层之上。
6.如权利要求1所述的方法，其特征在于，构成通孔低介电常数层的材料为二氧化硅基材料。
7.如权利要求6所述的方法，其特征在于，采用化学气相沉积法淀积由二氧化硅基材料构成的通孔低介电常数层。
8.如权利要求1所述的方法，其特征在于，构成通孔低介电常数保护层的材料为SiO2。
9.如权利要求1或8所述的方法，其特征在于，采用物理气相沉积法或者化学气相沉积法淀积通孔低介电常数保护层。
10.如权利要求1所述的方法，其特征在于，采用物理气相沉积法或者化学气相沉积法淀积通孔金属硬掩膜层。
11.如权利要求1所述的方法，其特征在于，构成通孔金属硬掩膜层的材料为Ta或者Ti或者Tu或者TaN或者TiN 或者TuN或者上述的混合物。
12.如权利要求1所述的方法，其特征在于，构成通孔金属硬掩膜低介电常数保护层的材料为SiO2。
13.如权利要求1或12所述的方法，其特征在于，采用化学气相沉积法淀积通孔金属硬掩膜低介电常数保护层。
14.如权利要求1所述的方法，其特征在于，在步骤S2中采用旋涂法在通孔低介电常数保护层之上涂覆一层光刻胶。
15.如权利要求1所述的方法，其特征在于，构成金属阻挡层的材料为Ta或者TaN。
16.如权利要求1或15所述的方法，其特征在于，采用物理气相沉积法淀积金属阻挡层。
17.如权利要求1所述的方法，其特征在于，构成的沟槽刻蚀阻挡层的材料为SiN或SiC或 SiOC或 SiOCN或 SiCN。
18.如权利要求1或17所述的方法，其特征在于，采用化学气相沉积法淀积沟槽刻蚀阻挡层。
19.如权利要求1所述的方法，其特征在于，构成的沟槽低介电常数层的材料为有机聚合物。
20.如权利要去19所述的方法，其特征在于，采用旋涂法将由有机聚合物构成的通孔低介电常数层淀积在沟槽刻蚀阻挡层之上。
21.如权利要求1所述的方法，其特征在于，构成沟槽低介电常数层的材料为二氧化硅基材料。
22.如权利要求21所述的方法，其特征在于，采用化学气相沉积法淀积由二氧化硅基材料构成的沟槽低介电常数层。
23.如权利要求1所述的方法，其特征在于，构成沟槽低介电常数保护层的材料为SiO2。
24.如权利要求1或23所述的方法，其特征在于，采用物理气相沉积法或者化学气相沉积法淀积沟槽低介电常数保护层。
25.如权利要求1所述的方法，其特征在于，采用物理气相沉积法或者化学气相沉积法淀积沟槽金属硬掩膜层。
26.如权利要求1所述的方法，其特征在于，构成沟槽金属硬掩膜层的材料为Ta或者Ti或者Tu或者TaN或者TiN 或者TuN或者上述的混合物。
27.如权利要求1所述的方法，其特征在于，构成沟槽金属硬掩膜低介电常数保护层的材料为SiO2。
28.如权利要求1或27所述的方法，其特征在于，采用化学气相沉积法淀积沟槽金属硬掩膜低介电常数保护层。
29.如权利要求1所述的方法，其特征在于，在步骤S8中采用旋涂法在沟槽低介电常数保护层之上涂覆一层光刻胶。
30.如权利要求1所述的方法，其特征在于，构成第二金属阻挡层的材料为Ta或者TaN。
31.如权利要求1或30所述的方法，其特征在于，采用物理气相沉积法淀积第二金属阻挡层。
CN201110272665.4A 2011-09-15 2011-09-15 一种大马士革的集成方法 Active CN102446824B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110272665.4A CN102446824B (zh) 2011-09-15 2011-09-15 一种大马士革的集成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110272665.4A CN102446824B (zh) 2011-09-15 2011-09-15 一种大马士革的集成方法

Publications (2)

Publication Number Publication Date
CN102446824A true CN102446824A (zh) 2012-05-09
CN102446824B CN102446824B (zh) 2014-02-05

Family

ID=46009205

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110272665.4A Active CN102446824B (zh) 2011-09-15 2011-09-15 一种大马士革的集成方法

Country Status (1)

Country Link
CN (1) CN102446824B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709232A (zh) * 2012-06-21 2012-10-03 上海华力微电子有限公司 一种用于铜互连的金属硬掩膜层的制备方法
CN102790010A (zh) * 2012-08-16 2012-11-21 上海华力微电子有限公司 改善可靠性的铜互连层制备方法及半导体器件
CN102810508A (zh) * 2012-08-16 2012-12-05 上海华力微电子有限公司 改善刻蚀形貌并提升可靠性的铜互连制备方法
CN102867780A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 一种铜互连工艺
CN102891104A (zh) * 2012-09-17 2013-01-23 上海华力微电子有限公司 一种提高Cu CMP效率的方法
CN103839876A (zh) * 2012-11-27 2014-06-04 盛美半导体设备（上海）有限公司 半导体器件的制造方法及装置
CN104112702A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 在半导体制造中降低超低k介电层损伤的方法
CN110620037A (zh) * 2019-09-12 2019-12-27 上海华力集成电路制造有限公司 一种金属硬掩膜及其制作和使用方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030096496A1 (en) * 2001-11-20 2003-05-22 I-Hsiung Huang Method of forming dual damascene structure
CN101996927A (zh) * 2009-08-14 2011-03-30 中芯国际集成电路制造(上海)有限公司 多层互连结构及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030096496A1 (en) * 2001-11-20 2003-05-22 I-Hsiung Huang Method of forming dual damascene structure
CN101996927A (zh) * 2009-08-14 2011-03-30 中芯国际集成电路制造(上海)有限公司 多层互连结构及其形成方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709232A (zh) * 2012-06-21 2012-10-03 上海华力微电子有限公司 一种用于铜互连的金属硬掩膜层的制备方法
CN102790010B (zh) * 2012-08-16 2014-08-27 上海华力微电子有限公司 改善可靠性的铜互连层制备方法及半导体器件
CN102790010A (zh) * 2012-08-16 2012-11-21 上海华力微电子有限公司 改善可靠性的铜互连层制备方法及半导体器件
CN102810508A (zh) * 2012-08-16 2012-12-05 上海华力微电子有限公司 改善刻蚀形貌并提升可靠性的铜互连制备方法
CN102810508B (zh) * 2012-08-16 2015-01-07 上海华力微电子有限公司 改善刻蚀形貌并提升可靠性的铜互连制备方法
CN102867780A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 一种铜互连工艺
CN102891104A (zh) * 2012-09-17 2013-01-23 上海华力微电子有限公司 一种提高Cu CMP效率的方法
CN102891104B (zh) * 2012-09-17 2015-07-29 上海华力微电子有限公司 一种提高Cu CMP效率的方法
CN103839876A (zh) * 2012-11-27 2014-06-04 盛美半导体设备（上海）有限公司 半导体器件的制造方法及装置
CN103839876B (zh) * 2012-11-27 2018-05-18 盛美半导体设备（上海）有限公司 半导体器件的制造方法及装置
CN104112702A (zh) * 2013-04-18 2014-10-22 中芯国际集成电路制造(上海)有限公司 在半导体制造中降低超低k介电层损伤的方法
CN104112702B (zh) * 2013-04-18 2016-12-28 中芯国际集成电路制造(上海)有限公司 在半导体制造中降低超低k介电层损伤的方法
CN110620037A (zh) * 2019-09-12 2019-12-27 上海华力集成电路制造有限公司 一种金属硬掩膜及其制作和使用方法

Also Published As

Publication number Publication date
CN102446824B (zh) 2014-02-05

Similar Documents

Publication Publication Date Title
CN102446824B (zh) 一种大马士革的集成方法
US9640435B2 (en) Patterning approach for improved via landing profile
CN100576494C (zh) 利用保护性通路盖层形成半导体器件的双镶嵌布线的方法
US6426249B1 (en) Buried metal dual damascene plate capacitor
CN100369247C (zh) 改进的hdp氮化物基ild盖层
US8466056B2 (en) Method of forming metal interconnect structures in ultra low-k dielectrics
US6468894B1 (en) Metal interconnection structure with dummy vias
US8298935B2 (en) Dual damascene process
KR100497580B1 (ko) 응력 조정 캡층을 포함한 상호 접속 구조
US8110342B2 (en) Method for forming an opening
US8927413B2 (en) Semiconductor structure and semiconductor fabricating process for the same
US7598168B2 (en) Method of fabricating dual damascene interconnection and etchant for stripping sacrificial layer
US9460988B2 (en) Interconnect structures
US9595465B2 (en) Vias and methods of formation thereof
US9466525B2 (en) Interconnect structures comprising flexible buffer layers
US20130078806A1 (en) Method for Fabricating Copper Interconnections in an Ultra Low Dielectric Constant Film
CN103367290B (zh) 具有密集通孔阵列的接合焊盘结构
CN103730406A (zh) 一种双大马士革结构的制备方法
CN103871964A (zh) 互连线结构及其形成方法
JP5400355B2 (ja) 半導体装置
CN103094197B (zh) 互连结构制造方法
CN103094196A (zh) 互连结构及其制造方法
WO2012048509A1 (zh) 一种低介电常数介质与铜互连的结构及其集成方法
US7199038B2 (en) Method for fabricating semiconductor device
CN103094198A (zh) 互连结构制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB03 Change of inventor or designer information

Inventor after: Chen Yuwen

Inventor after: Li Lei

Inventor after: Hu Youcun

Inventor after: Zhang Liang

Inventor after: Ji Feng

Inventor before: Chen Yuwen

Inventor before: Li Lei

Inventor before: Hu Youcun

COR Change of bibliographic data

Free format text: CORRECT: INVENTOR; FROM: CHEN YUWEN LI LEI HU YOUCUN TO: CHEN YUWEN LI LEI HU YOUCUN ZHANG LIANG JIFENG

C14 Grant of patent or utility model
GR01 Patent grant