CN110620037A - 一种金属硬掩膜及其制作和使用方法 - Google Patents
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Abstract
本发明提供一种金属硬掩膜及其制作和使用方法,将氮化钛和氮化钽按质量比为1:2至1:3混合;利用反应磁控溅射方法将混合后的所述氮化钛和氮化钽进行调制;调制成膜厚为100埃至200埃的金属硬掩膜。本发明通过调制制作含有氮化钛和氮化钽的金属硬掩膜,使用其作为新的刻蚀硬掩膜材料,代替传统氮化钛薄膜,可以降低刻蚀时使用的掩膜层厚度,提高金属硬掩膜的硬度和均匀度,在相同光阻厚度条件下变相增加刻蚀空间,增加工艺窗口宽度,提高产品的良率。
Description
技术领域
本发明涉及半导体制造领域,特别是涉及一种金属硬掩膜及其制作和使用方法。
背景技术
目前的技术,金属硬掩模通过光刻曝光及干刻形成,但随着尺寸的逐渐减小,光阻厚度被严重限制,为了保证足够的工艺窗口,会适当牺牲刻蚀时间,导致局部区域会有钛残留,造成后续良率损失。同时,传统的金属硬掩膜只含有氮化钛,其硬度和均匀度都不是很好,利用这种金属硬掩膜进行刻蚀的过程中,往往需要较厚的金属硬掩膜层,常常会造成被刻蚀层的刻蚀不均匀甚至损坏,以及造成产品良率下降的问题。
因此,需要提出一种新的金属硬掩膜来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种金属硬掩膜及其制作和使用方法,用于解决现有技术中的金属硬掩膜硬度和均匀度不佳而使得被刻蚀层出现刻蚀不均匀甚至造成产品良率下降的问题。
为实现上述目的及其他相关目的,本发明提供一种金属硬掩膜的制作方法,该方法至少包括以下步骤:步骤一、将氮化钛和氮化钽按质量比1:2至1:3混合;步骤二、利用反应磁控溅射方法将混合后的所述氮化钛和氮化钽进行调制;步骤三、调制成膜厚为100埃至200埃的金属硬掩膜。
优选地,步骤二中采用反应磁控溅射方法对所述氮化钛和氮化钽调制过程中,采用的溅射波长的周期为6~9nm。
本发明还提供一种金属硬掩膜,至少包括:氮化钛和氮化钽;其中所述氮化钛与所述氮化钽的质量比为1:2至1:3;所述金属硬掩膜的厚度为100埃至200埃。
优选地,该金属硬掩膜为氮化钛和氮化钽经反应磁控溅射方法调制后形成的混合物。
本发明还提供一种金属硬掩膜的使用方法,该使用方法至少包括以下步骤:(a)提供衬底;(b)在所述衬底上形成一层厚度为100埃至200埃的金属硬掩膜;(c)在所述金属硬掩膜上悬涂光阻层;(d)对所述光阻进行曝光和显影,在所述金属硬掩膜上形成光阻图形;(e)按照所述光阻图形对所述金属硬掩膜和所述衬底进行刻蚀。
优选地,步骤(e)中的刻蚀为干法刻蚀。
优选地,步骤(e)中对所述金属硬掩膜和衬底刻蚀后,所述金属硬掩膜与所述衬底接触的下表面被刻蚀穿透,所述衬底不被刻蚀穿透。
优选地,步骤(b)中在衬底上形成厚度为109埃的所述金属硬掩膜。
优选地,该使用方法还包括步骤(f)刻蚀后去除剩余光阻。
如上所述,本发明的金属硬掩膜及其制作和使用方法,具有以下有益效果:本发明通过调制制作含有氮化钛和氮化钽的金属硬掩膜,使用其作为新的刻蚀硬掩膜材料,代替传统氮化钛薄膜,可以降低刻蚀时使用的掩膜层厚度,提高金属硬掩膜的硬度和均匀度,在相同光阻厚度条件下变相增加刻蚀空间,增加工艺窗口宽度,提高产品的良率。
附图说明
图1显示为本发明的金属硬掩膜的制作方法流程示意图;
图2a至图2c显示为现有技术中金属硬掩膜的使用方法在工艺中的结构示意图;
图3a至图3c显示为本发明的金属硬掩膜的使用方法在工艺中的结构示意图。
图4显示为本发明的金属硬掩膜的使用方法流程示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
本发明提供一种金属硬掩膜的制作方法,如图1所示,图1显示为本发明的金属硬掩膜的制作方法流程示意图。该方法在本实施例中包括以下步骤:
步骤一、将氮化钛和氮化钽按质量比为1:2至1:3混合;现有技术中用于干法刻蚀的金属硬掩膜一般只含有氮化钛,本发明将氮化钛(TiN)和氮化钽(TaN)进行混合,将制作出含有二者的混合物的金属硬掩膜。本实施例中制作该金属硬掩膜的方法中,所述氮化钛和氮化钽的质量比优选为1:1.8,经工艺实施证明,该以质量比混合形成的所述金属硬掩膜,其硬度对实施刻蚀工艺的效果更佳,例如使得被刻蚀层刻蚀的更加均匀等。
步骤二、利用反应磁控溅射方法将混合后的所述氮化钛和氮化钽进行调制;本发明进一步地,步骤二中采用反应磁控溅射方法对所述氮化钛和氮化钽调制过程中,采用的溅射波长的周期为6~9nm。本实施例进一步地,采用的所述溅射波长的周期为7.5nm,经过工艺实施证明,采用此溅射波长周期7.5nm将氮化钛和氮化钽进行调制,制作出的所述金属硬掩膜致密度更好,对实施刻蚀工艺的被刻蚀层刻蚀效果更好。
步骤三、调制成膜厚为100埃至200埃的金属硬掩膜。本发明进一步地,调制成的膜厚为109埃。形成该109埃厚度的所述金属硬掩膜,并且在溅射波长周期7.5nm将氮化钛和氮化钽进行调制的条件下,以及步骤一中所述氮化钛和氮化钽的质量比为1:1.8,以上三个条件(109埃厚度、溅射波长周期7.5nm、氮化钛和氮化钽的质量比为1:1.8)相互配合制作出的所述金属硬掩膜,在刻蚀工艺实施中证明,所述金属硬掩膜的硬度、致密度等对刻蚀工艺效果更佳,使得被刻蚀层的刻蚀速率更加均匀,不会导致局部钛残留,相比传统的金属硬掩膜厚度均在200埃以上,本发明形成的所述金属硬掩膜在刻蚀使用过程中不需达到200埃以上,有效减少了金属掩膜层的厚度,在相同光阻厚度的条件下变相增加刻蚀空间,增加了工艺窗口。
本发明还提供一种金属硬掩膜,该金属硬掩膜包括:氮化钛和氮化钽;其中所述氮化钛与所述氮化钽的质量比为1:2至1:3;所述金属硬掩膜的厚度为100埃至200埃。本发明优选地,所述金属硬掩膜中的氮化钛和氮化钽的质量比为1:1.8,并且所述金属硬掩膜的厚度为109埃。进一步地,该金属硬掩膜为氮化钛和氮化钽经反应磁控溅射方法调制后形成的混合物。在溅射波长周期7.5nm将氮化钛和氮化钽进行调制的条件下,以及所述氮化钛和氮化钽的质量比为1:1.8,以上三个条件(109埃厚度、溅射波长周期7.5nm、氮化钛和氮化钽的质量比为1:1.8)相互配合制作出的所述金属硬掩膜,在刻蚀工艺实施中证明,所述金属硬掩膜的硬度、致密度等对刻蚀工艺效果更佳,使得被刻蚀层的刻蚀速率更加均匀,不会导致局部钛残留,相比传统的金属硬掩膜厚度均在200埃以上,本发明形成的所述金属硬掩膜在刻蚀使用过程中不需达到200埃以上,有效减少了金属掩膜层的厚度,在相同光阻厚度的条件下变相增加刻蚀空间,增加了工艺窗口。
本发明还提供该金属硬掩膜的使用方法,如图4所示,图4显示为本发明的金属硬掩膜的使用方法流程示意图。并且参考图3a至图3c,图3a至图3c显示为本发明的金属硬掩膜的使用方法在工艺中的结构示意图。该使用方法至少包括以下步骤:
(a)提供衬底;如图3a所示,所述衬底01其上表面为形成所述金属硬掩膜所用。
(b)在所述衬底上形成一层厚度为100埃至200埃的金属硬掩膜,如图a所示,本发明进一步地,步骤(b)中在衬底01上形成厚度为109埃的所述金属硬掩膜04。
(c)如图3a所示,在所述金属硬掩膜04上悬涂光阻层03;
(d)对所述光阻03进行曝光和显影,在所述金属硬掩膜上形成光阻图形;如图3b所示,将所述光阻曝光和显影后,在所述金属硬掩膜04上形成的光阻图形用于下一步的刻蚀。
(e)按照所述光阻图形对所述金属硬掩膜和所述衬底进行刻蚀。如图3c所示,进一步地,步骤(e)中的刻蚀为干法刻蚀。更进一步地,步骤(e)中对所述金属硬掩膜04和衬底01刻蚀后,所述金属硬掩膜04与所述衬底01接触的下表面被刻蚀穿透,所述衬底01不被刻蚀穿透。亦即所述衬底的上表面的一部分被刻蚀。
该使用方法还包括步骤(f)刻蚀后去除剩余光阻。本实施例中利用干法刻蚀所述金属硬掩膜和所述衬底后,将剩余的所述金属硬掩膜上表面的光阻去除。
传统的金属硬掩膜的使用方法如图2a至图2c所示,图2a中,在衬底01上形成传统的金属硬掩膜02,通常传统的金属硬掩膜02的厚度与本发明中的所述金属硬掩膜的厚度相比较厚,传统的金属硬掩膜02的厚度一般在200埃以上,而本发明的所述金属硬掩膜的厚度在200埃以下。图2a中,在所述传统的金属硬掩膜上形成光阻03之后,利用曝光和显影,如图2b所示,形成光阻图形,之后再利用干法刻蚀对传统的金属硬掩膜和衬底进行刻蚀,由图2c可知,利用传统的金属硬掩膜刻蚀衬底,衬底的刻蚀深度较深,这样由于传统金属硬掩膜的硬度、致密度以及均匀度不佳,容易发生刻蚀不稳定,因此将衬底刻蚀的深度较深。容易出现刻蚀损坏及产品良率的下降。
综上所述,本发明的金属硬掩膜的硬度、致密度等对刻蚀工艺效果更佳,使得被刻蚀层的刻蚀速率更加均匀,不会导致局部钛残留,相比传统的金属硬掩膜厚度均在200埃以上,本发明形成的所述金属硬掩膜在刻蚀使用过程中不需达到200埃以上,有效减少了金属掩膜层的厚度,在相同光阻厚度的条件下变相增加刻蚀空间,增加了工艺窗口。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种金属硬掩膜的制作方法,其特征在于,该方法至少包括以下步骤:
步骤一、将氮化钛和氮化钽按质量比为1:2至1:3混合;
步骤二、利用反应磁控溅射方法将混合后的所述氮化钛和氮化钽进行调制;
步骤三、调制成膜厚为100埃至200埃的金属硬掩膜。
2.根据权利要求1所述的金属硬掩膜的制作方法,其特征在于:步骤二中采用反应磁控溅射方法对所述氮化钛和氮化钽调制过程中,采用的溅射波长的周期为6~9nm。
3.一种金属硬掩膜,其特征在于:至少包括:氮化钛和氮化钽;其中所述氮化钛与所述氮化钽的质量比为1:2至1:3;所述金属硬掩膜的厚度为100埃至200埃。
4.根据权利要求3的金属硬掩膜,其特征在于:该金属硬掩膜为氮化钛和氮化钽经反应磁控溅射方法调制后形成的混合物。
5.根据权利要求3或4的金属硬掩膜的使用方法,其特征在于:该使用方法至少包括以下步骤:
(a)提供衬底;
(b)在所述衬底上形成一层厚度为100埃至200埃的金属硬掩膜;
(c)在所述金属硬掩膜上悬涂光阻层;
(d)对所述光阻进行曝光和显影,在所述金属硬掩膜上形成光阻图形;
(e)按照所述光阻图形对所述金属硬掩膜和所述衬底进行刻蚀。
6.根据权利要求5所述的金属硬掩膜的制作方法,其特征在于:步骤(e)中的刻蚀为干法刻蚀。
7.根据权利要求6所述的金属硬掩膜的制作方法,其特征在于:步骤(e)中对所述金属硬掩膜和衬底刻蚀后,所述金属硬掩膜与所述衬底接触的下表面被刻蚀穿透,所述衬底不被刻蚀穿透。
8.根据权利要求5所述的金属硬掩膜的制作方法,其特征在于:步骤(b)中在衬底上形成厚度为109埃的所述金属硬掩膜。
9.根据权利要求5所述的金属硬掩膜的制作方法,其特征在于:该使用方法还包括步骤(f)刻蚀后去除剩余光阻。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114664649A (zh) * | 2022-05-19 | 2022-06-24 | 浙江大学杭州国际科创中心 | 碳化硅高深宽比槽刻蚀工艺优化方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446824A (zh) * | 2011-09-15 | 2012-05-09 | 上海华力微电子有限公司 | 一种大马士革的集成方法 |
CN103738914A (zh) * | 2014-01-09 | 2014-04-23 | 上海华虹宏力半导体制造有限公司 | Mems器件的制造方法 |
CN104891428A (zh) * | 2015-04-17 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 三轴各向异性磁阻的制造方法 |
CN105225942A (zh) * | 2014-06-27 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法 |
CN109755126A (zh) * | 2017-11-07 | 2019-05-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
-
2019
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446824A (zh) * | 2011-09-15 | 2012-05-09 | 上海华力微电子有限公司 | 一种大马士革的集成方法 |
CN103738914A (zh) * | 2014-01-09 | 2014-04-23 | 上海华虹宏力半导体制造有限公司 | Mems器件的制造方法 |
CN105225942A (zh) * | 2014-06-27 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法 |
CN104891428A (zh) * | 2015-04-17 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 三轴各向异性磁阻的制造方法 |
CN109755126A (zh) * | 2017-11-07 | 2019-05-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114664649A (zh) * | 2022-05-19 | 2022-06-24 | 浙江大学杭州国际科创中心 | 碳化硅高深宽比槽刻蚀工艺优化方法 |
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