CN106960816A - 双重图形化的方法 - Google Patents

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Abstract

一种双重图形化的方法，包括：在核心层顶部表面和侧壁表面、以及第二区域的基底表面形成侧墙层，且位于第二子区域的基底表面的侧墙层顶部与第一区域的基底表面齐平；在侧墙层表面形成牺牲层，且牺牲层顶部高于核心层顶部或与和核心层顶部齐平；对牺牲层顶部以及侧墙层顶部进行平坦化处理，去除高于核心层顶部的牺牲层以及侧墙层；去除牺牲层和核心层，且第一区域的基底表面与第二子区域的侧墙层顶部齐平；以第一子区域的侧墙层为掩膜，刻蚀去除位于第二子区域的侧墙层以及位于第二子区域的第一厚度的基底，还刻蚀去除位于第一区域的第二厚度的基底，在基底内形成目标图形。本发明减小目标图形两侧的基底表面高度差值，提高形成的目标图形质量。

Description

双重图形化的方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种双重图形化的方法。
背景技术
半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进。随着半导体技术的不断进步，器件的功能不断强大，但是半导体制造难度也与日俱增。光刻技术是半导体制造工艺中最为关键的生产技术，随着半导体工艺节点的不断减小，现有的光源光刻技术已经无法满足半导体制造的需求要，超紫外光光刻技术(EUV)、多波束无掩膜技术和纳米压印技术成为下一代光刻候选技术的研究热点。但是上述的下一代光刻候选技术仍然存在有不便与缺陷，亟待加以进一步的改进。
当摩尔定律继续向前延伸的脚步不可逆转的时候，双重图形化(DP：Double-Patterning)技术无疑成为了业界的最佳选择之一，双重图形化技术只需要对现有的光刻基础设施进行很小的改动，就可以有效地填补更小节点的光刻技术空白，改进相邻半导体图形之间的最小间距(pitch)。双重图形化技术的原理是将一套高密度的图形分解成两套分立的、密度低一些的图形，然后将它们制备到晶圆上。现有技术的双重图形化技术主要有：自对准双重图形化(SADP：Self-Aligned Double-Patterning)、二次光刻和刻蚀工艺(LELE：Litho-Eth-Litho-Eth)。由于自对准双重图形化工艺更为简单，成本更低，因此，在半导体器件的形成工艺中多采用自对准双重图形化工艺。
然而，现有技术中采用双重图形化的方法刻蚀基底，刻蚀后基底内形成的目标图形质量差，影响形成的半导体结构的性能和良率。
发明内容
本发明解决的问题是提供一种双重图形化的方法，减小了形成的目标图形两侧基底表面高度差值，从而提高了形成的目标图形质量。
为解决上述问题，本发明提供一种双重图形化的方法，包括：提供基底，所述基底包括若干依次间隔排列的第一区域和第二区域，所述第二区域包括紧挨相邻第一区域的第一子区域、以及位于相邻第一子区域之间的第二子区域，其中，所述第一区域的基底表面形成有核心层，且所述第一区域的基底表面高于第二区域的基底表面；在所述核心层顶部表面和侧壁表面、以及第二区域的基底表面形成侧墙层，且位于第二子区域的基底表面的侧墙层顶部与第一区域的基底表面齐平，位于第一子区域的基底表面的侧墙层覆盖核心层侧壁表面；在所述侧墙层表面形成牺牲层，且所述牺牲层顶部高于核心层顶部或与和核心层顶部齐平；对所述牺牲层顶部以及侧墙层顶部进行平坦化处理，去除高于核心层顶部的牺牲层以及侧墙层，暴露出所述核心层顶部表面；在进行所述平坦化处理之后，去除所述牺牲层和核心层，暴露出第一区域的基底表面，且第一区域的基底表面与第二子区域的侧墙层顶部齐平；以所述第一子区域的侧墙层为掩膜，刻蚀去除位于第二子区域的侧墙层以及位于第二子区域的第一厚度的基底，还刻蚀去除位于第一区域的第二厚度的基底。
可选的，所述第二子区域的侧墙层的厚度与第一厚度之和等于所述第二厚度。
可选的，在所述刻蚀工艺完成后，第一区域的基底顶部表面与第二子区域的基底顶部表面齐平。
可选的，所述刻蚀工艺对侧墙层的刻蚀速率与对基底的刻蚀速率相同。
可选的，在进行所述刻蚀工艺之前，所述第一子区域的侧墙层的厚度大于所述第二厚度。
可选的，确定对所述牺牲层顶部以及侧墙层顶部进行平坦化处理的停止位置的方法包括：直至第一子区域的侧墙层顶部表面与基底表面平行。
可选的，所述平坦化处理还去除部分厚度的核心层。
可选的，确定对所述牺牲层顶部以及侧墙层顶部进行平坦化处理的停止位置的方法包括：直至所述核心层顶部表面被暴露出来。
可选的，在平行于第一区域、第二区域的排列方向上，所述第一区域的宽度尺寸与第二子区域的宽度尺寸相同。
可选的，所述第一区域的基底顶部表面与第二区域的基底顶部表面之间的最短距离等于第二子区域的侧墙层的厚度。
可选的，所述核心层的材料为无定形碳、ODL材料、DARC材料或BARC材料。
可选的，所述侧墙层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅或氮化硼。
可选的，所述牺牲层的材料与侧墙层的材料不同。
可选的，所述牺牲层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硼、无定形碳、ODL材料、DARC材料或BARC材料。
可选的，所述平坦化处理的方法包括：先对所述牺牲层进行化学机械研磨工艺；接着，对牺牲层以及侧墙层进行干法刻蚀处理。
可选的，所述干法刻蚀处理采用的刻蚀气体包括碳氟气体，所述碳氟气体为C4F8或CH3F。
可选的，所述平坦化处理采用的工艺为化学机械研磨工艺。
可选的，在不同的工艺步骤中，去除所述牺牲层和核心层。
可选的，在形成所述核心层之前，所述第一区域的基底表面与第二区域的基底表面齐平。
可选的，形成所述核心层的工艺步骤包括：在所述基底表面形成核心膜；在所述核心膜表面形成图形层，所述图形层位于第一区域上方；以所述图形层为掩膜，刻蚀去除位于第二区域上方的核心膜，还刻蚀去除第二区域的部分厚度的基底，形成所述核心层；去除所述图形层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的双重图形化的方法的技术方案中，提供基底，第一区域的基底表面形成有核心层，与第一区域相邻的第二区域基底表面低于第一区域基底表面，且第二区域包括紧挨第一区域的第一子区域以及位于相邻第一子区域之间的第二子区域；在核心层顶部表面和侧壁表面、以及第二区域的基底表面形成侧墙层，且位于第二子区域基底表面的侧墙层顶部与第一区域的基底表面齐平；接着，在侧墙层表面形成牺牲层；然后对牺牲层顶部以及侧墙层顶部进行平坦化处理，去除高于核心层顶部的牺牲层以及侧墙层，暴露出核心层顶部表面，再去除核心层和牺牲层。在去除核心层和牺牲层后，位于第二子区域的侧墙层顶部与第一区域的基底表面齐平，因此在以第一子区域的侧墙层为掩膜进行刻蚀之前，第一子区域的侧墙层两侧的待刻蚀层顶部高度一致，当对第一子区域的侧墙层两侧的侧墙层和基底进行刻蚀后，位于第一子区域的侧墙层两侧的基底顶部表面高度之差小，从而使得形成的目标图形两侧的基底表面高度差值小，改善形成的目标图形的质量。
进一步，刻蚀工艺对侧墙层的刻蚀速率与对基底的刻蚀速率相同，从而使得在刻蚀工艺完成后，第一区域的基底顶部表面与第二子区域的基底顶部表面齐平，也就是说，目标图形两侧的基底顶部表面齐平，因此目标图形两侧的基底顶部表面高度差值为零，从而进一步改善形成的目标图形的质量。
进一步，确定对所述牺牲层顶部以及侧墙层顶部进行平坦化处理的停止位置的方法包括：直至第一子区域的侧墙层顶部表面与基底表面平行，后续在以第一子区域的侧墙层为掩膜进行刻蚀时，位于第一子区域的侧墙层两侧的区域的刻蚀气体收集角度差值很小或相同，从而避免了由于刻蚀气体收集角度不同而导致的微负载效应问题，进一步减小目标图形两侧的基底表面高度差值，进而进一步改善形成的目标图形质量。
附图说明
图1至图5为一实施例提供的采用双重图形化法形成半导体结构的剖面结构示意图；
图6至图14为本发明实施例提供的采用双重图形化法形成半导体结构的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中采用双重图形化的方法刻蚀基底，刻蚀基底内形成的图形质量差。
图1至图5为一实施例提供的采用双重图形化法形成半导体结构过程的剖面结构示意图。
参考图1，提供基底101，所述基底101表面形成有若干分立的核心层102。
且形成所述核心层102工艺易对基底101造成过刻蚀(over etch)，使得核心层102下方的基底101顶部表面高于被核心层102暴露出的基底101顶部表面，核心层102下方的基底101顶部与被核心层102暴露出的基底101顶部之间的最小距离为L1。
参考图2，在所述核心层102顶部和侧壁表面、以及基底101表面形成侧墙层103。
参考图3，采用无掩膜刻蚀工艺回刻蚀所述侧墙层103(参考图2)，刻蚀去除位于核心层102顶部表面的侧墙层103以及部分基底101表面的侧墙层103，直至暴露出部分基底101表面，形成覆盖于核心层102侧壁表面的侧墙104。
在采用无掩膜刻蚀工艺刻蚀所述侧墙层103的工艺过程中，所述刻蚀工艺易对基底101表面进一步造成过刻蚀，在形成侧墙104的工艺中所述基底101被刻蚀去除的厚度为L2。
参考图4，去除所述核心层102(参考图3)。
参考图5，以所述侧墙104为掩膜，刻蚀所述基底101直至形成目标图形。
由前述分析可知，在去除所述核心层102之后，所述侧墙104两侧的基底101顶部表面高度不同，所述侧墙104两侧的基底101顶部表面高度之差为L1+L2。因此，当以所述侧墙104为掩膜刻蚀两侧的基底101形成目标图形后，相应形成的目标图形两侧的基底101顶部表面高度也将不同，目标图形两侧的基底101顶部表面具有高度差，从而影响刻蚀后形成的目标图形质量，使得形成的目标图形具有pitch walking的问题。
进一步分析发现，如图3及图4所示，在所述核心层102侧壁表面形成的侧墙104顶部表面为倾斜的表面，所述侧墙104与核心层102的距离越近相应的侧墙104顶部表面高度越高，因此，当去除核心层102以侧墙104为掩膜进行刻蚀时，同一侧墙104的两侧区域的刻蚀工艺的刻蚀气体收集角度(etch species collection angle)不同。
具体的，去除核心层102形成的区域的刻蚀气体收集角度为第一角度A1，去除核心层102之前相邻侧墙104所形成的区域的刻蚀气体收集角度为第二角度A2，受到侧墙104顶部表面倾斜的影响，所述第一角度A1小于第二角度A2。在以侧墙104为掩膜进行刻蚀的过程中，去除核心层102所形成的区域被刻蚀的速率为第一速率，去除核心层102之前相邻侧墙104所形成的区域被刻蚀的速率为第二速率，由于第一角度A1小于第二角度A2，使得第一速率小于第二速率，这就是微负载效应(micro-loading effect)，微负载效应将进一步加剧目标图形两侧的基底101顶部表面的高度差。
为解决上述问题，本发明还提供一种双重图形化的方法，包括：提供基底，所述基底包括若干依次间隔排列的第一区域和第二区域，所述第二区域包括紧挨相邻第一区域的第一子区域、以及位于相邻第一子区域之间的第二子区域，其中，所述第一区域的基底表面形成有核心层，且所述第一区域的基底表面高于第二区域的基底表面；在所述核心层顶部表面和侧壁表面、以及第二区域的基底表面形成侧墙层，且位于第二子区域的基底表面的侧墙层顶部与第一区域的基底表面齐平，位于第一子区域的基底表面的侧墙层覆盖核心层侧壁表面；在所述侧墙层表面形成牺牲层，且所述牺牲层顶部高于核心层顶部或与和核心层顶部齐平；对所述牺牲层顶部以及侧墙层顶部进行平坦化处理，去除高于核心层顶部的牺牲层以及侧墙层，暴露出所述核心层顶部表面；在进行所述平坦化处理之后，去除所述牺牲层和核心层，暴露出第一区域的基底表面，且第一区域的基底表面与第二子区域的侧墙层顶部齐平；以所述第一子区域的侧墙层为掩膜，刻蚀去除位于第二子区域的侧墙层以及位于第二子区域的第一厚度的基底，还刻蚀去除位于第一区域的第二厚度的基底。本发明在以第一子区域的侧墙层为掩膜进行刻蚀之前，所述第一子区域的侧墙层两侧的待刻蚀层顶部表面高度一致，从而使得刻蚀形成目标图形后，目标图形两侧的基底顶部表面高度差值小甚至为零，改善双重图形化法形成的目标图形的质量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图14为本发明实施例提供的采用双重图形化法形成半导体结构的剖面结构示意图。
参考图6，提供基底201。
本实施例中，所述基底201包括若干依次间隔排列的第一区域I和第二区域II，所述第二区域II包括紧挨相邻第一区域I的第一子区域21、以及位于相邻第一子区域21之间的第二子区域22，其中，所述第一区域I的基底201表面与第二区域II的基底201表面齐平；后续会在第一区域I基底201表面形成核心层，在第一子区域21表面形成覆盖核心层侧壁表面的侧墙层，且还在第二子区域22表面形成侧墙层，同时，位于第二子区域22表面的侧墙层顶部与第一区域I基底201表面齐平。
在平行于第一区域I、第二区域II排列方向上，所述第一子区域21的宽度尺寸与后续形成的目标图形的宽度尺寸一致，因此，依据所需形成的目标图形的宽度尺寸，能够确定在平行于第一区域I、第二区域II排列方向上所述第一子区域21的宽度尺寸。
后续形成目标图形所需的掩膜位于第一子区域21表面，为了降低后续刻蚀基底201过程中的微负载效应(micro loading effect)，使形成目标图形所需的若干分立的相邻掩膜之间的距离相等。为此，本实施例中，在平行于第一区域I、第二区域II排列方向上，所述第一区域I的宽度尺寸与第二子区域22的宽度尺寸相同。
所述基底201的材料为硅、锗、锗化硅、碳化硅或镓化铟；所述基底201还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或绝缘体上的锗化硅衬底。本实施例中，所述基底201的材料为硅，所述基底201为硅衬底。
所述基底201内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述基底201表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。需要说明的是，本发明中后续会图形化所述基底201，在基底201内形成目标图形，本实施例不对所述基底201的材料做限制。
在其他实施例中，所述基底还能够包括衬底以及位于衬底表面的功能层，后续图形化所述基底实际上为图形化位于衬底表面的功能层。
参考图7，在所述基底201表面形成核心膜202；在所述核心膜202表面形成图形层203，所述图形层203位于第一区域I上方。
后续会图形化所述核心膜202，形成位于第一区域I基底201表面的核心层。且后续还会去除形成的核心层，因此，所述核心膜202的材料为易于被去除的材料，且去除核心膜202的工艺不会对基底201造成损伤。
为此，所述核心膜202的材料为无定形碳、ODL(Organic Dielectric Layer)材料、DARC(Dielectric Anti-reflective Coating)材料或BARC(BottomAnti-reflective Coating)材料。
本实施例中，所述核心膜202的材料为无定形碳，采用旋转涂覆工艺形成所述核心膜202。
若所述核心膜202的厚度过薄，则后续形成的核心层以及位于第一子区域21的侧墙层的厚度也相应的较薄，使得第一子区域21的侧墙层不足以作为刻蚀基底201的掩膜，易导致目标图形还未形成时第一子区域21的侧墙层已经被完全刻蚀去除。所述核心膜202的厚度也不宜过厚，否则后续形成的核心层的厚度也过厚，相邻核心层之间的深宽比增加，导致后续形成侧墙层的工艺窗口减小，增加了形成侧墙层的工艺难度，且还易造成核心层与基底201交界处的侧墙层覆盖能力差。
为此，本实施例中，所述核心膜202的厚度为10纳米至200纳米。
所述图形层203的材料为光刻胶材料，在形成所述图形层203之前，还能够在所述核心膜202表面形成顶部抗反射涂层204，有利于提高形成的图形层203的形貌质量。
参考图8，以所述图形层203(参考图7)为掩膜，刻蚀去除位于第二区域II上方的核心膜202(参考图7)，还刻蚀去除第二区域II的部分厚度的基底201，形成核心层205。
采用干法刻蚀工艺，刻蚀去除位于第二区域II上方的核心膜202。在一个实施例中，刻蚀去除位于第二区域II的核心膜202的工艺参数包括：刻蚀气体为HBr和O2，HBr流量为100sccm至500sccm，O2流量为1sccm至50sccm，反应腔室压强为1毫托至50毫托，刻蚀的高频射频频率为100瓦至500瓦，低频射频频率为0瓦至200瓦。
刻蚀去除位于第二区域II上方的核心膜202的工艺会对基底201造成过刻蚀，使得第二区域II的部分厚度的基底201被刻蚀去除，因此，当基底201表面形成所述核心层205之后，所述第一区域I的基底201表面高于第二区域II的基底201表面。
本实施例中，所述第二区域II的基底201被过刻蚀去除的厚度为10埃至100埃，即在形成所述核心层205之后，第二区域II的基底201表面与第一区域I的基底201表面之间的最短距离为10埃至200埃。
接着，去除所述图形层203以及顶部抗反射涂层204(参考图7)。本实施例中，采用灰化工艺或湿法去胶工艺，去除所述图形层203以及顶部抗反射涂层204。
参考图9，在所述核心层205顶部表面和侧壁表面、以及第二区域II的基底201表面形成侧墙层206。
所述侧墙层206的材料与核心层205的材料不同，且所述侧墙层206的材料还与基底201的材料不同，从而使得后续去除核心层205的工艺不会对侧墙层206造成不良影响，且后续位于第一子区域21的侧墙层206能够作为刻蚀基底201的掩膜。
所述侧墙层206的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅或氮化硼。本实施例中，所述侧墙层206的材料为氮化硅。
所述第一子区域21的基底201表面的侧墙层206覆盖核心层204侧壁表面，且第一子区域21的基底201表面的侧墙层206顶部高于核心层204顶部。
本实施例中，位于所述第二子区域22的基底201表面的侧墙层206顶部与第一区域I的基底201表面齐平，因此，根据前述第二区域II基底201被过刻蚀的厚度值，能够确定在第二子区域22的基底201表面形成的侧墙206的厚度，或者，也可以认为，所述第一区域I的基底201顶部表面与第二区域II的基底201顶部表面之间的最短距离等于第二子区域22的侧墙层206的厚度。
本实施例中，所述第一区域I的基底201顶部表面与第二区域II的基底201顶部表面之间的最短距离为10埃至200埃，相应的所述第二子区域22的侧墙层206的厚度为10埃至200埃。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述侧墙层206。本实施例中采用原子层沉积工艺形成所述侧墙层206，使得形成的侧墙层206的台阶覆盖(step coverage)能力好，因此，所述侧墙层206对第一区域I与第二区域II交界处的覆盖能力好。
由于所述核心层205具有一定的厚度，相应在第一子区域21基底201表面的侧墙层206顶部表面为倾斜表面，且越靠近第一区域I，所述第一子区域21基底表面的侧墙层206顶部表面的位置越高。
参考图10，在所述侧墙层206表面形成牺牲层207，且所述牺牲层207顶部高于核心层205顶部或与核心层205顶部齐平。
所述牺牲层207的材料与侧墙层206的材料不同；且所述牺牲层207的材料与基底201的材料不同，所述牺牲层207的材料为易于被去除的材料，后续去除所述牺牲层207的工艺不会对基底201造成刻蚀损伤。综合以上因素考虑，所述牺牲层207的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硼、无定形碳、ODL材料、DARC材料或BARC材料。
本实施例中，所述牺牲层207的材料为ODL材料，采用旋转涂覆工艺形成所述牺牲层207，所述牺牲层207顶部高于第一子区域21的侧墙层206顶部。
参考图11，对所述牺牲层207顶部以及侧墙层206顶部进行平坦化处理，去除高于核心层205顶部的牺牲层207以及侧墙层206，暴露出所述核心层205顶部表面。
本实施例中，在进行平坦化处理后，所述牺牲层207顶部、侧墙层206顶部以及核心层205顶部齐平。确定对所述牺牲层207以及侧墙层206顶部进行平坦化处理的停止位置的方法包括：直至第一子区域21的侧墙层206顶部表面与基底201表面平行。使得平坦化处理后的第一子区域21表面的侧墙层206顶部表面不再具有倾斜表面，因此后续以第一子区域21表面的侧墙层206为掩膜刻蚀基底201时，能够避免由于相邻掩膜之间刻蚀气体收集角度不同而造成的微负载效应问题。
具体的，当所述第一子区域21的侧墙层206顶部表面最低处高于核心层205顶部或者与核心层205顶部齐平时，则所述平坦化处理能够仅对侧墙层206以及牺牲层207进行，或者除对侧墙层206以及牺牲层207进行外，所述平坦化处理还去除部分厚度的核心层205。当所述第一子区域21的侧墙层206顶部表面最低处低于核心层205顶部表面时，则所述平坦化处理不仅对侧墙层206以及牺牲层207进行，所述平坦化处理还去除部分厚度的核心层205。
本实施例中，所述平坦化处理包括：先对所述牺牲层207进行化学机械研磨工艺，直至侧墙层206顶部表面被暴露出来；接着，对所述牺牲层207以及侧墙层206进行干法刻蚀处理，还对部分厚度的核心层205进行干法刻蚀处理。
其中，所述干法刻蚀处理采用的刻蚀气体包括碳氟气体，所述碳氟气体为C4F8或CH3F。本实施例中，先采用化学机械研磨工艺，研磨去除厚度较厚的牺牲层207，从而有效的缩短平坦化处理的工艺时长；接着，对牺牲层207以及侧墙层206进行干法刻蚀处理，能够提高平坦化处理后侧墙层206顶部表面平坦度，进而使得后续对基底201表面进行刻蚀的掩膜图形质量得到提高。
在其他实施例中，所述平坦化处理采用的工艺为化学机械研磨工艺。需要说明的是，在另一实施例中，确定对所述牺牲层顶部以及侧墙层顶部进行平坦化处理的停止位置的方法包括：直至所述核心层顶部表面被暴露出来，即，所述核心层无需经历平坦化处理。
需要说明的是，在进行平坦化处理后，所述第一子区域21的侧墙层206的厚度大于后续第一区域I基底201被刻蚀去除的厚度，保证后续在刻蚀基底201的过程中，位于第一子区域21的侧墙层206始终能够起到掩膜作用，防止目标图形仍未形成时第一子区域21的侧墙层206已经被完全消耗的问题。
参考图12，去除所述牺牲层207(参考图11)和核心层205(参考图11)，暴露出第一区域I的基底201表面，且所述第一区域I的基底201表面与第二子区域22的侧墙层206顶部齐平。
本实施例中，在同一道工艺步骤去除所述牺牲层207以及核心层205，采用干法刻蚀工艺刻蚀去除所述牺牲层207，还刻蚀去除所述核心层205，所述干法刻蚀工艺的刻蚀气体包括O2、N2或H2。
在其他实施中，还能够在不同的工艺步骤中，去除所述牺牲层以及核心层。
本实施例中，在去除所述牺牲层207和核心层205之后，第一区域I的基底201表面被暴露出来，且第一区域I的基底201表面与第二子区域22的侧墙层206顶部齐平。
参考图13，以所述第一子区域21的侧墙层206为掩膜，刻蚀去除位于第二子区域22的侧墙层206以及位于第二子区域22的第一厚度H1(未标示)的基底201，还刻蚀去除位于第一区域I的第二厚度H2(未标示)的基底201，在所述基底201内形成目标图形(未标示)。
采用干法刻蚀工艺，刻蚀去除位于第二子区域22的侧墙层206以及基底201，还刻蚀位于第一区域I的第二厚度H2的基底201。
由前述分析可知，在以所述第一子区域21的侧墙层206为掩膜进行刻蚀之前，第一区域I的基底201表面与第二子区域22的侧墙层206顶部齐平，因此在以第一子区域21的侧墙层206为掩膜进行刻蚀前，所述第一子区域21的侧墙层206两侧的待刻蚀层的顶部表面高度一致，所述待刻蚀层指，位于第一子区域21的侧墙层206一侧的第二子区域22的侧墙层206以及基底201，以及位于第一子区域21的侧墙层206另一侧的第一区域I的基底201。
由于第一子区域21的侧墙层206两侧的待刻蚀层的顶部表面高度一致，因此，当所述刻蚀工艺完成后，即刻蚀基底201在基底201内形成目标图形后，第一区域I的基底201顶部表面与第二子区域22的基底201顶部表面高度差值小，即使得目标图形两侧的基底201顶部表面高度差值小，从而减小了目标图形两侧的基底201顶部表面高度差值，从而提高了双重图形化法形成的目标图形的质量。
需要说明的是，本实施例中，所述第一子区域21的侧墙层206为掩膜，不仅会刻蚀去除第一区域I第二厚度H2的基底201、第二子区域22的第一厚度H1的基底201，还会刻蚀去除位于第二子区域22的侧墙层206，其中，所述第二子区域21的侧墙层206的厚度与第一厚度H1之和等于所述第二厚度H2。
本实施例中，为了使得刻蚀后形成的目标图形两侧的基底201顶部表面高度差值小甚至为零，所述刻蚀工艺对基底201的刻蚀速率与对侧墙层206的刻蚀速率的差值小。在一个实施例中，通过选择调整刻蚀工艺的工艺参数，使得所述刻蚀工艺对基底201的刻蚀速率与对侧墙层206的刻蚀速率相同，进而使得在所述刻蚀工艺完成后，第一区域I的基底201顶部表面与第二子区域22的基底201顶部表面齐平，因此目标图形两侧的基底201顶部表面齐平，使得目标图形两侧的基底201顶部表面高度差值为零。
为了保证第一子区域21的侧墙层206起到的掩膜作用强，保证在刻蚀工艺中第一子区域21的侧墙层206始终能够起到掩膜作用，防止第一子区域21的侧墙层206被完全消耗，在进行所述刻蚀工艺之前，所述第一子区域21的侧墙层206的厚度大于所述第二厚度H2，因此，根据第二厚度H2能够确定前述在平坦化处理后第一子区域21的侧墙层206的厚度。本实施例中，所述第一子区域21的侧墙层206的厚度与第二厚度H2之间的差值大于等于200埃。
同时，本实施例中，前述在进行平坦化处理之后，第一子区域21的侧墙层206顶部表面与基底201表面平行，从而避免了侧墙层顶部表面倾斜而造成的刻蚀气体收集角度不同的问题，本实施例中第一子区域21的侧墙层206两侧区域的刻蚀气体收集角度相同，相应的本实施例的刻蚀过程中有效的减小或避免了微负载效应问题，因此进一步避免了微负载效应造成的刻蚀速率差的问题，从而进一步减小了目标图形两侧的基底201顶部表面的高度差值，进一步改善了双重图形化法形成的目标图形的质量。
参考图14，去除所述第一子区域21的侧墙层206(参考图13)。
本实施例中，采用湿法刻蚀工艺，刻蚀去除所述第一子区域21的侧墙层206。所述侧墙层206的材料为氮化硅时，湿法刻蚀工艺的刻蚀液体为磷酸溶液，其中，磷酸的质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种双重图形化的方法，其特征在于，包括：
提供基底，所述基底包括若干依次间隔排列的第一区域和第二区域，所述第二区域包括紧挨相邻第一区域的第一子区域、以及位于相邻第一子区域之间的第二子区域，其中，所述第一区域的基底表面形成有核心层，且所述第一区域的基底表面高于第二区域的基底表面；
在所述核心层顶部表面和侧壁表面、以及第二区域的基底表面形成侧墙层，且位于第二子区域的基底表面的侧墙层顶部与第一区域的基底表面齐平，位于第一子区域的基底表面的侧墙层覆盖核心层侧壁表面；
在所述侧墙层表面形成牺牲层，且所述牺牲层顶部高于核心层顶部或与和核心层顶部齐平；
对所述牺牲层顶部以及侧墙层顶部进行平坦化处理，去除高于核心层顶部的牺牲层以及侧墙层，暴露出所述核心层顶部表面；
在进行所述平坦化处理之后，去除所述牺牲层和核心层，暴露出第一区域的基底表面，且第一区域的基底表面与第二子区域的侧墙层顶部齐平；
以所述第一子区域的侧墙层为掩膜，刻蚀去除位于第二子区域的侧墙层以及位于第二子区域的第一厚度的基底，还刻蚀去除位于第一区域的第二厚度的基底，在所述基底内形成目标图形。
2.如权利要求1所述的双重图形化的方法，其特征在于，所述第二子区域的侧墙层的厚度与第一厚度之和等于所述第二厚度。
3.如权利要求1所述的双重图形化的方法，其特征在于，在所述刻蚀工艺完成后，第一区域的基底顶部表面与第二子区域的基底顶部表面齐平。
4.如权利要求3所述的双重图形化的方法，其特征在于，所述刻蚀工艺对侧墙层的刻蚀速率与对基底的刻蚀速率相同。
5.如权利要求1或4所述的双重图形化的方法，其特征在于，在进行所述刻蚀工艺之前，所述第一子区域的侧墙层的厚度大于所述第二厚度。
6.如权利要求1所述的双重图形化的方法，其特征在于，确定对所述牺牲层顶部以及侧墙层顶部进行平坦化处理的停止位置的方法包括：直至第一子区域的侧墙层顶部表面与基底表面平行。
7.如权利要求1或6所述的双重图形化的方法，其特征在于，所述平坦化处理还去除部分厚度的核心层。
8.如权利要求1所述的双重图形化的方法，其特征在于，确定对所述牺牲层顶部以及侧墙层顶部进行平坦化处理的停止位置的方法包括：直至所述核心层顶部表面被暴露出来。
9.如权利要求1所述的双重图形化的方法，其特征在于，在平行于第一区域、第二区域的排列方向上，所述第一区域的宽度尺寸与第二子区域的宽度尺寸相同。
10.如权利要求1所述的双重图形化的方法，其特征在于，所述第一区域的基底顶部表面与第二区域的基底顶部表面之间的最短距离等于第二子区域的侧墙层的厚度。
11.如权利要求1所述的双重图形化的方法，其特征在于，所述核心层的材料为无定形碳、ODL材料、DARC材料或BARC材料。
12.如权利要求1所述的双重图形化的方法，其特征在于，所述侧墙层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅或氮化硼。
13.如权利要求1所述的双重图形化的方法，其特征在于，所述牺牲层的材料与侧墙层的材料不同。
14.如权利要求13所述的双重图形化的方法，其特征在于，所述牺牲层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硼、无定形碳、ODL材料、DARC材料或BARC材料。
15.如权利要求1所述的双重图形化的方法，其特征在于，所述平坦化处理的方法包括：先对所述牺牲层进行化学机械研磨工艺；接着，对牺牲层以及侧墙层进行干法刻蚀处理。
16.如权利要求15所述的双重图形化的方法，其特征在于，所述干法刻蚀处理采用的刻蚀气体包括碳氟气体，所述碳氟气体为C4F8或CH3F。
17.如权利要求1所述的双重图形化的方法，其特征在于，所述平坦化处理采用的工艺为化学机械研磨工艺。
18.如权利要求1所述的双重图形化的方法，其特征在于，在不同的工艺步骤中，去除所述牺牲层和核心层。
19.如权利要求1所述的双重图形化的方法，其特征在于，在形成所述核心层之前，所述第一区域的基底表面与第二区域的基底表面齐平。
20.如权利要求19所述的双重图形化的方法，其特征在于，形成所述核心层的工艺步骤包括：在所述基底表面形成核心膜；在所述核心膜表面形成图形层，所述图形层位于第一区域上方；以所述图形层为掩膜，刻蚀去除位于第二区域上方的核心膜，还刻蚀去除第二区域的部分厚度的基底，形成所述核心层；去除所述图形层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273358A (zh) * 2018-08-31 2019-01-25 上海华力集成电路制造有限公司 晶圆的侧墙刻蚀方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1914715A (zh) * 2004-01-30 2007-02-14 应用材料公司 用于各种刻蚀和光刻集成方案的无定型碳的使用技术
US20080299494A1 (en) * 2007-06-01 2008-12-04 Bencher Christopher D Double patterning with a double layer cap on carbonaceous hardmask
US20090258501A1 (en) * 2008-04-11 2009-10-15 Sandisk 3D Llc Double patterning method
CN101651115A (zh) * 2008-08-11 2010-02-17 三星电子株式会社 形成半导体器件中精细图案的方法
CN104078366A (zh) * 2014-07-16 2014-10-01 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构制造方法
CN104900495A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 自对准双重图形化方法及鳍式场效应晶体管的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1914715A (zh) * 2004-01-30 2007-02-14 应用材料公司 用于各种刻蚀和光刻集成方案的无定型碳的使用技术
US20080299494A1 (en) * 2007-06-01 2008-12-04 Bencher Christopher D Double patterning with a double layer cap on carbonaceous hardmask
US20090258501A1 (en) * 2008-04-11 2009-10-15 Sandisk 3D Llc Double patterning method
CN101651115A (zh) * 2008-08-11 2010-02-17 三星电子株式会社 形成半导体器件中精细图案的方法
CN104900495A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 自对准双重图形化方法及鳍式场效应晶体管的制作方法
CN104078366A (zh) * 2014-07-16 2014-10-01 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273358A (zh) * 2018-08-31 2019-01-25 上海华力集成电路制造有限公司 晶圆的侧墙刻蚀方法

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