KR20110011571A - 마이크로-로딩을 저감시키기 위한 플라즈마 에칭 방법 - Google Patents
마이크로-로딩을 저감시키기 위한 플라즈마 에칭 방법 Download PDFInfo
- Publication number
- KR20110011571A KR20110011571A KR1020100071924A KR20100071924A KR20110011571A KR 20110011571 A KR20110011571 A KR 20110011571A KR 1020100071924 A KR1020100071924 A KR 1020100071924A KR 20100071924 A KR20100071924 A KR 20100071924A KR 20110011571 A KR20110011571 A KR 20110011571A
- Authority
- KR
- South Korea
- Prior art keywords
- process step
- plasma
- time division
- flash process
- features
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 174
- 238000011068 loading method Methods 0.000 title abstract description 10
- 238000001020 plasma etching Methods 0.000 claims abstract description 26
- 229920000642 polymer Polymers 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 9
- 238000004140 cleaning Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 abstract description 35
- 230000000694 effects Effects 0.000 abstract description 5
- 239000007789 gas Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 8
- 238000002161 passivation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- BMYNFMYTOJXKLE-UHFFFAOYSA-N 3-azaniumyl-2-hydroxypropanoate Chemical compound NCC(O)C(O)=O BMYNFMYTOJXKLE-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013590 bulk material Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229920005573 silicon-containing polymer Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/80—Etching
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/36—Imagewise removal not covered by groups G03F7/30 - G03F7/34, e.g. using gas streams, using plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0275—Photolithographic processes using lasers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Optics & Photonics (AREA)
Abstract
전자 디바이스 내에 복수의 에칭된 피쳐들을 생성하는 방법이 개시되며, 이는 마이크로-로딩 문제를 막아 보다 균일한 측벽 프로파일 및 보다 균일한 임계 치수를 유지한다. 이 방법은 복수의 에칭된 피쳐들의 제 1 깊이까지 플라즈마 챔버 내에서 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계, 및 산화 단계를 요구하지 않고 복수의 에칭된 피쳐들의 노출면들로부터 임의의 폴리머를 제거하기 위해 플래시 프로세스 단계를 수행하는 단계를 포함한다. 플래시 프로세스 단계는 시분할 플라즈마 에칭 단계와 무관하게 수행된다. 제 2 시분할 플라즈마 에칭 프로세스 단계가 복수의 에칭된 피쳐들의 제 2 깊이까지 플라즈마 챔버 내에서 수행된다. 이 방법은 원하는 에칭 깊이에 도달할 때까지 반복될 수도 있다.
Description
관련 출원
본 출원은 35 U.S.C. 119(e) 하에서, 2009년 7월 27일자로 출원된 미국 가특허출원번호 제61/228,779호의 이익을 주장하며, 이는 본원에 참조에 의해 완전히 포함된다.
기술 분야
본 발명은 일반적으로 반도체, 데이터 저장, 평판 디스플레이는 물론 동종의 산업 또는 다른 산업에서 이용된 프로세스 장비 분야에 관한 것이다. 더 상세하게는, 본 발명은 플라즈마 기반 프로세스 장비에서 기판 상에 조밀하게 이격된 피쳐들을 에칭하는 것에 관한 것이다.
집적 회로 (IC) 디바이스가 수십년 전에 처음 도입된 이래 반도체 디바이스 기하학적 구조 (즉, 집적 회로 설계 룰) 는 사이즈 면에서 크게 감소되었다. IC 는 일반적으로 단일의 집적 회로 칩 상에 제조된 디바이스의 수가 2 년 마다 2 배로 된다는 것을 의미하는 "무어의 법칙" 을 따랐다. 오늘날의 IC 제조 공장 (즉, "팹 (fab)") 은 일상적으로 65nm (0.065㎛) 피쳐 사이즈 디바이스를 생산중이며, 향후 팹은 곧 더욱 더 작은 피쳐 사이즈를 갖는 디바이스를 생산하게 될 것이다.
대부분의 IC 제조 공장에서, 제조 프로세스의 일부는 반도체 웨이퍼와 같은 기판과 반응하거나 그 기판과의 반응을 용이하게 하기 위해 프로세스 장비에서 플라즈마를 이용하는 것을 수반한다. 플라즈마 프로세싱은 기판으로부터의 재료의 에칭, 기판 상에의 재료의 증착, 기판 표면의 세정 및 기판 표면의 개질을 포함하는 광범위한 애플리케이션에 이용된다.
피쳐 사이즈가 더 작아짐에 따라, 애스펙트비, 또는 피쳐의 깊이와 폭 사이의 비율이 꾸준히 증가하였다. 제조 공장은 현재 약 50 : 1 내지 100 : 1 이상의 애스펙트비를 갖는 피쳐로 재료를 에칭중이다. 종래에는, 약 10 :1 의 애스펙트비를 갖는 피쳐가 미리 결정된 깊이 및 폭까지 유전체 층을 이방성 에칭함으로써 생성되었다. 그러나, 더 높은 애스펙트비 피쳐를 형성할 때, 종래의 측벽 패시베이션 기술을 이용한 이방성 에칭은 점점 더 제어하기가 어려워졌다. 결과의 피쳐는 비균일한 스페이싱 또는 비균일한 프로파일을 가져, 피쳐의 설계 임계 치수 (CD) 를 지키지 못한다.
깊게 홈이 파인 피쳐를 에칭하는 것은 반도체 구조 내에 용량성 저장 노드, 콘택 비아 및 트렌치 피쳐를 제조하는데 이용되는 주된 기술이다. 요구된 CD 를 갖는 깊게 에칭된 피쳐를 제공하기 위해 에칭 프로파일의 엄격한 제어가 필요하게 된다.
디바이스 구조의 끊임없이 감소하는 사이즈로 인해, 포토레지스트 층의 두께가 피쳐 임계 치수를 충족하기 위해 신중히 제어되어야 한다. 포토레지스트의 두께는 종종 약 250nm 이하의 범위에 있다. 패터닝된 마스크를 통하여 에칭하지 않고 기저 기판을 딥-에칭하는데 충분한 시간을 제공하기 위해 포토레지스트 아래에는 하드 마스킹 재료가 이용된다.
포토레지스트 마스크 및 하드 마스크의 기저를 이루는 기판에 플라즈마 딥-에칭하는 동안의 에천트 가스들 중 적어도 하나로서 탄소-함유 가스가 빈번히 이용된다. 탄소-함유 가스는 기판 상에 제조된 여러 노출면들 상에 폴리머-형성 재료를 제공한다. 폴리머-형성 재료는 빈번하게는, 에칭되는 피쳐 내의 개구들을 플러깅할 수 있고 탑 CD 및 CD 바이어스 균일도와 같은 파라미터에 악영향을 미칠 수 있다. 최악의 경우, 결과의 폴리머 잔류물이 충분히 두껍다면 에칭되는 더 작은 CD 피쳐에 대한 개구가 완전히 플러깅되어질 수도 있다. 일단 플러깅되면, 에칭은 중단된다. 에칭 레이트를 증가시킬 목적으로 에칭 플라즈마를 구동하기 위해 증가된 전력을 이용하는 것은 통상적으로 여러 표면들 상에 재증착되는 하드한 실리콘-함유 폴리머 잔류물의 양의 증가를 초래한다. 따라서, 잔류물의 형성에 관한 걱정이 깊게 홈이 파인 구조의 에칭 동안 에칭 레이트를 증가시키는 능력에 영향을 미친다.
높은 애스펙트비를 가진 피쳐들을 에칭하는 것과 연관된 또 다른 문제는 다수의 층들을 통하여 형성되고 상이한 피쳐 밀도를 갖는 피쳐에서의 에칭 레이트를 제어하는 것이다. 이러한 경우에, 각 층은 피쳐 밀도에 의존하여 상이한 레이트로 에칭될 수도 있다.
도 1 을 참조하면, 기판 (101) 은 복수의 높은 밀도 피쳐들 (109) 및 기저 필름 (105) 또는 벌크 재료 (미도시) 로부터 형성되는 격리된 피쳐 (111) 를 가진 유전체 필름 층 (103) 을 포함한다. 피쳐들 (109, 111) 각각은 포토레지스트 층/하드 마스크의 조합 (107) 으로 캡핑된다. 더 빠른 에칭 레이트는 격리된 피쳐 (111) 에 근접하여 발생하며, 종종 유전체 필름 층 (103) 을 선택적으로 오버 에칭하게 한다. 반대로, 높은 밀도 피쳐 (105) 에 근접하여 발생하는 더 느린 에칭 레이트는 빈번하게는 에칭되지 않은 부분들 (113) 을 갖는다.
피쳐가 더욱 더 높은 애스펙트비 및 밀도를 지향함에 따라, 상부 층을 언더 에칭하거나 하부 층 내로 오버 에칭하지 않고 낮은 피쳐 밀도 영역 및 높은 피쳐 밀도 영역 위에서 효율적인 에칭 레이트를 유지하는 것은 점점 더 제어하기가 어려워졌다. 설계된 것과 같은 기판 상에의 피쳐들 또는 패턴들의 형성의 실패는 원하지 않는 결함을 초래할 수도 있다. 또한, 후속 프로세스 단계들에 악영향을 미쳐, 궁극적으로는 최종 집적 회로 구조의 성능을 저하시키거나 무력화시킨다.
높은 애스펙트비를 가진 피쳐를 에칭할 때의 다른 문제는 마이크로-로딩 효과의 발생이다. 마이크로-로딩은 또한 "애스펙트비 의존 에칭" 또는 "RIE 래그" 로서 알려져 있으며, 높은 피쳐 밀도 및 낮은 피쳐 밀도의 영역들 간의 에칭 치수의 변화의 측정이다. 낮은 피쳐 밀도 영역 (예를 들어, 격리된 영역) 은 표면적의 더 큰 총 개구들로 인해 높은 피쳐 밀도 영역 (즉, 조밀한 영역) 과 비교하여 표면적 당 반응성이 더 큰 에천트를 수용하여, 낮은 밀도 영역에서 더 높은 에칭 레이트를 초래한다. 에칭 부산물로부터 생성되는 측벽 패시베이션 층은, 영역 내에 생성되는 더 많은 부산물로 인해 격리된 피쳐들에 대해 더 두꺼운 패시베이션 층이 형성되는 유사한 패턴 밀도 의존성을 보인다. 이들 2 개의 영역들 사이의 표면적 당 패시베이션 및 반응물의 차이는 피쳐 밀도 차이가 증가함에 따라 증가한다.
이제 도 2a 를 참조하면, 높은 피쳐 밀도 영역과 낮은 피쳐 밀도 영역 사이의 부산물의 형성 및 에칭 레이트의 차이가 측벽 에칭에 여러 차이를 야기한다. 격리되거나 낮은 피쳐 밀도 영역 (203) 은 통상적으로 원하는 형상 및 제어된 래터럴 치수 (lateral dimension) 로 에칭한다. 반대로, 높은 피쳐 밀도 영역 (201) 은 불충분한 측벽 패시베이션으로 인하여 래터럴 에칭에 의해 빈번하게 보잉 (bowing) 되거나 언더커팅되는 측벽 영역 (205) 을 갖는다.
디바이스 피쳐의 보잉은 플라즈마 에칭 후에 후속 프로세스 단계들을 수행할 때 증가된 어려움을 포함하는 여러 해로운 효과의 원인이 될 수 있다. 예를 들어, STI (Shallow Trench Isolation) 의 피쳐들이 플라즈마 에칭 프로세스에 의해 야기된 손상으로 인해 보잉된다면, 전기 절연성 층으로 STI 피쳐들 사이의 스페이스를 채우는데 이용된 후속의 화학 기상 증착 (CVD) 프로세스는 층 내에 심 (seam) 또는 보이드 (void) 를 남길 것이다.
측벽의 래터럴 에칭을 막기 위해, 산화 단계 (예를 들어, 열적으로 형성되거나 증착된 실리콘 이산화물 (SiO2)) 가 통상적으로 불충분한 측벽 패시베이션 및 결과의 래터럴 측벽 에칭을 막기 위해 이용된다. 그러나, SiO2 층은 실리콘과 산소를 결합함으로써 형성된다. 열 산화 프로세스에서, SiO2 층의 44% 는 소모된 실리콘이다. 따라서, 산화 단계는 나머지 실리콘의 희생으로 일어나, 일단 산화 층이 제거되면 추가적인 보잉 및 CD 확장을 초래한다.
도 2b 에 의해 나타낸 바와 같이, 다른 프로세스 기술들은 낮은 피쳐 밀도 영역 (253) 이 높은 피쳐 밀도 영역 (251) 보다 더 많은 패시베이션으로 인해 더 빠른 레이트로 에칭하게 한다. 더 높은 에칭 레이트는 결과적으로 에칭된 측벽 상에 테이퍼링된 탑 부분을 야기한다. 따라서, 높은 애스펙트비를 가진 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역에서의 상이한 에칭 레이트와 연관된 불충분한 측벽 보호가 종종 에칭 피쳐들의 임계 치수를 유지할 수 없게 하고 결과의 열악한 패턴 전사를 초래한다.
결국 테이퍼링된 탑 부분 (255) 은 다수의 피쳐들이 조밀하게 분포되는 장소에서 에칭 깊이 마이크로-로딩 문제를 초래하며, 따라서 피쳐들의 전체 CD 에 영향을 미친다. 따라서, 동시에 일어나는 연속적인 플라즈마 에칭 프로세스들을 이용하여 작은 스페이스 CD 로 조밀하게 분포된 피쳐들을 에칭하기가 점점 더 어려워지고 있다.
따라서, 피쳐들의 균일한 CD 를 유지하면서 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역의 높은 애스펙트비 피쳐들을 동시에 에칭하기 위한 향상된 방법이 필요하다.
일 예시적인 실시형태에서, 전자 디바이스 내에 복수의 에칭된 피쳐들을 생성하는 방법이 개시된다. 이 방법은 복수의 에칭된 피쳐들의 제 1 깊이까지 플라즈마 챔버 내에서 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계, 산화 단계를 요구하지 않고 복수의 에칭된 피쳐들의 노출면들로부터 임의의 폴리머를 제거하기 위해 플래시 프로세스 단계를 수행하는 단계, 및 복수의 에칭된 피쳐들의 제 2 깊이까지 플라즈마 챔버 내에서 제 2 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계를 포함한다.
다른 예시적인 실시형태에서, 전자 디바이스 내에 복수의 에칭된 피쳐들을 생성하는 방법이 개시된다. 이 방법은 복수의 에칭된 피쳐들의 제 1 깊이까지 플라즈마 챔버 내에서 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계, 플라즈마 챔버에서 임의의 에천트 화학물을 비우는 단계, 산화 단계를 요구하지 않고 복수의 에칭된 피쳐들의 노출면들로부터 임의의 폴리머를 제거하기 위해 플래시 프로세스 단계를 수행하는 단계, 플라즈마 챔버에서 임의의 세정 화학물을 비우는 단계, 및 복수의 에칭된 피쳐들의 제 2 깊이까지 플라즈마 챔버 내에서 제 2 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계를 포함한다.
다른 예시적인 실시형태에서, 전자 디바이스 내에 복수의 에칭된 피쳐들을 생성하는 방법이 개시된다. 이 방법은 복수의 에칭된 피쳐들의 제 1 깊이까지 플라즈마 챔버 내에서 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계, 및 산화 단계를 요구하지 않고 복수의 에칭된 피쳐들의 노출면들로부터 임의의 폴리머를 제거하기 위해 플래시 프로세스 단계를 수행하는 단계를 포함한다. 플래시 프로세스 단계는 시분할 플라즈마 에칭 단계와 무관하게 수행된다. 제 2 시분할 플라즈마 에칭 프로세스 단계가 복수의 에칭된 피쳐들의 제 2 깊이까지 플라즈마 챔버 내에서 수행된다.
첨부된 도면들 중 여러 도면은 단지 본 발명의 예시적인 실시형태들만을 나타내며 그 범위를 제한하는 것으로 간주되어서는 안된다.
도 1 은 종래 기술의 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역의 에칭된 피쳐들의 단면도이다.
도 2a 는 높은 밀도 피쳐 영역이 현저한 보잉을 보이는 종래 기술의 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역의 에칭된 피쳐들의 단면도이다.
도 2b 는 낮은 밀도 피쳐 영역이 현저한 테이퍼링을 보이는 종래 기술의 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역의 에칭된 피쳐들의 단면도이다.
도 3 은 본 발명의 일 예시적인 프로세스 플로우의 단순화된 흐름도이다.
도 4 는 도 3 의 예시적인 프로세스 플로우를 이용하여 에칭된 높은 밀도 피쳐들의 단면도이다.
도 1 은 종래 기술의 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역의 에칭된 피쳐들의 단면도이다.
도 2a 는 높은 밀도 피쳐 영역이 현저한 보잉을 보이는 종래 기술의 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역의 에칭된 피쳐들의 단면도이다.
도 2b 는 낮은 밀도 피쳐 영역이 현저한 테이퍼링을 보이는 종래 기술의 높은 피쳐 밀도 영역 및 낮은 피쳐 밀도 영역의 에칭된 피쳐들의 단면도이다.
도 3 은 본 발명의 일 예시적인 프로세스 플로우의 단순화된 흐름도이다.
도 4 는 도 3 의 예시적인 프로세스 플로우를 이용하여 에칭된 높은 밀도 피쳐들의 단면도이다.
본원에 설명된 신규의 에칭 프로세스는 연속적인 플라즈마 에칭 프로세스를 수반하고 비수직적 및 비균일한 측벽을 생성하는 종래 기술의 방법과 비교하여 에칭된 피쳐들의 CD 및 수직적 성질 (vertical nature) 양자를 제어하는데 효과적이다. 상기 언급한 바와 같이, 연속적인 플라즈마 에칭 프로세스로 통상 에칭되는 통상의 높은 애스펙트비 피쳐들은 플라즈마 에칭이 진행됨에 따라 현저한 보잉이나 테이퍼링 중 어느 하나를 보인다. 추가적으로, 연속적인 플라즈마 에칭 방법은 상당한 마이크로-로딩을 보인다.
반대로, 이하에 설명된, 본 발명의 여러 실시형태들로 에칭된 높은 애스펙트비 피쳐들은 최소의 마이크로-로딩 깊이 및 향상된 CD 와 결합된 보다 수직적인 프로파일을 갖는다.
본 발명의 여러 실시형태들은 시분할 플라즈마 에칭 (TDPE) 단계들, 및 하나 이상의 폴리머-제거 프로세스 (즉, 플래시 프로세스) 단계들의 적어도 2 개의 사이클들을 포함하는 신규의 플라즈마 에칭 프로세스를 제공한다. 플래시 프로세스 단계는 초기의 TDPE 단계가 수행된 이후에 적어도 한번 수행된다. 또한, 본원에 설명된 여러 실시형태들 각각은 기판 상의 구조적 밀도에 관계없이 구조가 균일하게 에칭될 때 마이크로-로딩의 문제를 완화시킨다.
도 3 을 참조하면, 예를 들어, 플라즈마 에칭 챔버 (미도시) 에서 이용된 일 예시적인 TDPE 프로세스 (300) 는 복수의 시분할 플라즈마 에칭 (TDPE) 프로세스 단계들을 시작하기 이전에 옵션의 플래시 프로세스 단계 (301) 를 포함한다. 옵션의 플래시 프로세스 단계 (301) 는 예를 들어 브레이크-스루 (BT) 프로세스 단계로서 이용될 수도 있다. 이용된다면, 이하 더 상세하게 설명되는 BT 프로세스 단계는 종종, 에칭될 피쳐들로부터 여러 재료들을 제거하는데 이용된다. 여러 재료들은 실리콘 이산화물 (SiO2), 실리콘 질화물 (Si3N4) 등으로 형성된 유전체 층들을 포함한다. 유전체 층들은 브롬화수소산 (HBr) 과 같은 할로겐-함유 가스로 제거될 수도 있다.
초기 단계로서나 옵션의 플래시 프로세스 단계 (301) 이후에나, 제 1 TDPE 프로세스 단계 (303) 가 피쳐를 제 1 깊이까지 에칭하기 위해 수행된다. 제 1 TDPE 프로세스 단계 (303) 는 기판 (미도시) 상의 피쳐들을 제 1 레벨까지 에칭한다. 플라즈마 에칭 챔버에서 임의의 에천트 가스가 비워지게 된다. 플래시 프로세스 단계 (305) (즉, 세정 단계) 가 다음에 에칭을 겪은 피쳐 상에 잔류할 수도 있는 임의의 폴리머 또는 폴리머 잔류물을 제거하기 위해 수행된다. 그 후, 플라즈마 챔버에서 임의의 플래시 프로세스 피드 가스들이 비워지게 된다. 제 2 TDPE 단계 (307) 가 피쳐들을 제 2 깊이까지 에칭하기 위해 수행된다. 그 후, 에칭 프로세스가 완료되는지 여부의 결정 (309) 이 행해진다. 에칭 프로세스가 완료되지 않았다면, 추가적인 TDPE 및 플래시 프로세스 단계들이 수행될 수도 있다. 에칭이 완료된다면, 프로세스는 종료된다. 당업자는 에칭 프로세스가 완료되지 않았다는 결정 (309) 이 행해진 후에, 임의의 추가적인 플래시 프로세스 단계들 없이 단 하나의 추가적인 TDPE 프로세스 단계만이 필요하게 될 수도 있다는 것을 인식할 것이다.
STI 구조 형성의 형성을 수반하는 특정 예시적인 실시형태에서, 이하 표 1 에 나타낸 프로세스 레시피가 이용될 수도 있다.
표 1 의 특정 예시적인 프로세스 레시피에 의해 나타낸 바와 같이, 4 개의 TDPE STI 에칭 단계들이 이용되며, 각 TDPE STI 에칭 단계는 각 피드 가스가 상이한 용적 측정의 흐름 레이트 (sccm (분당 표준 입방 센티미터)) 로 흐르는 2 개의 피드 가스들을 이용한다. 추가적으로, 플래시 프로세스 단계는 처음에 (5 초 동안) BT 단계로서 수행되며 별개의 플래시 프로세스 단계 (각 10 초) 가 각 TDPE STI 에칭 단계에 후속하여 수행된다. 모든 프로세스 단계들은 10 밀리토르 (mT) 의 챔버 압력에서 수행된다.
따라서, 이 특정 예시적인 실시형태에서, TDPE 프로세스 단계는 각 TDPE 단계 후에 플래시 프로세스 단계를 교대로 수행하면서 미리 결정된 수의 사이클들 동안 반복적으로 수행된다. 교대의 TDPE 및 플래시 프로세스 단계들은 미리 결정된 치수 및 형상의 피쳐의 형성을 허용한다. 또한, 다수의 플래시 프로세스들은 여러 원하는 효과들을 위해 변조 또는 조정될 수도 있다.
다른 실시형태들에서, 플래시 프로세스 단계는 플라즈마를 이용하면서 또는 플라즈마를 이용하지 않고 수행될 수도 있다. 예를 들어, 열 에너지 또는 광자 에너지와 같은 다른 에너지 타입들이 옵션으로 플래시 프로세스 단계 동안 플래시 프로세스 챔버에 공급될 수도 있다. 추가적으로, 플래시 프로세스는 기판에 바이어스 전압을 인가하면서 또는 기판에 바이어스 전압을 기판에 인가하지 않고 수행될 수 있다. 플래시 프로세스 단계는 TDPE 프로세스 단계들에 이용한 프로세스 챔버에서 수행될 수도 있고, 또는 대안으로는 임의의 다른 챔버에서 수행될 수도 있다.
간헐적인 세정 단계들이 연속적인 에칭 프로세스 내에 삽입되는 종래 기술의 프로세스 단계들과 달리, 본 발명의 실시형태들은 에칭 화학물과 플래시 화학물의 혼합을 막는다. 종래 기술의 화학물 혼합은 세정 화학물과 공존함으로써 에칭 프로세스에서 형성된 일부 유익한 폴리머 층이 즉시 제거되기 때문에 보잉된 프로파일 (예를 들어 도 2 참조) 과 같은 해로운 효과들을 야기할 수 있다. 적절한 양의 폴리머 층은 에칭을 겪는 피쳐들에 대한 손상을 막는다.
또한, 종래 기술의 프로세스 단계들은 빈번하게는 산화 단계를 이용한 후, 이어서 플루오르-함유 가스를 이용한 간헐적인 세정 단계를 이용한다. 본원에 개시한 바와 같이, 본 발명은 에칭 단계의 다음에 산화 단계를 요구하지 않는다. 따라서, 예를 들어, STI 에칭 프로세스의 스루풋은 산화 프로세스가 요구되지 않기 때문에 수직적 피쳐 프로파일들을 유지하며 마이크로-로딩을 저감시키거나 제거한다.
이제 도 4 를 참조하면, 일 예시적인 높은 밀도 구조 (400) 가 기판 (409) 상에 형성된 복수의 피쳐들을 포함한다. 복수의 피쳐들 각각은 포토레지스트 또는 하드 마스크와 같은 에칭 마스크 (401) 로 캡핑된다. 상이한 에칭 환경에서 이용가능한 여러 타입의 에칭 마스크는 당업계에 독립적으로 공지된다.
상기 설명된 도 3 의 예시적인 TDPE 프로세스 (300) 를 공동 참조하면, TDPE 프로세스 단계들의 효과는 예시적인 높은 밀도 구조 (400) 에서 반영된다. 제 1 TDPE 프로세스 단계 이후, 제 1 깊이 (403) 에 도달한다. 기판 (409) 이 배치되는 프로세스 챔버 (미도시) 는 비워지게 되며, 후속의 제 1 플래시 프로세스 단계가 수행된다. 제 2 TDPE 프로세스 단계는 에칭의 양을 제 2 깊이 (405) 까지 증가시킨다. 프로세스 챔버는 다시 비워지게 되며 제 2 플래시 프로세스 단계가 수행된다. 제 3 TDPE 프로세스 단계는 에칭의 양을 제 3 깊이 (407) 까지 증가시킨다.
폴리머의 형성 및 그의 제거가 에칭된 피쳐의 일 표면 상에서 동시에 발생하는 다수의 종래 기술의 연속적인 플라즈마 에칭 프로세스들과 반대로, 본 발명은 원하는 치수의 피쳐가 형성될 때까지 시분할 플라즈마 에칭 (TDPE) 단계 이전 및/또는 이후에 하나 이상의 플래시 단계들을 제공한다. 따라서, 상기 설명된 바와 같이 테이퍼링을 초래할 수 있는 형성된 임의의 폴리머 층이 효과적으로 제거될 수 있고 후속의 테이퍼링이 방지된다. 결과적으로, 결합된 TDPE/플래시 프로세스는 종래 기술의 연속적인 플라즈마 프로세스들 하에서 가능한 것보다 마이크로-로딩 프로파일 효과를 덜 발생시키는 증가된 수직성을 갖는 피쳐를 초래한다.
또한, 미리 결정된 수의 TDPE 및 플래시 프로세스 단계들을 수행함으로써, 에칭 깊이는 정확하게 그리고 정밀하게 제어될 수 있다. TDPE 및 플래시 프로세스 단계들의 프로세스 시간을 변조함으로써, 피쳐의 CD, 형상 및 CD 스페이싱이 쉽게 제어될 수 있다.
추가적으로, 본 발명의 2 개의 주된 엘리먼트들의 부분들을 변형시킴으로써, 피쳐의 보잉과 같은 플라즈마 에칭 프로세스의 다른 해로운 효과가 제어될 수 있다.
본 발명은 본 발명의 특정 실시형태들을 참조하여 상기 설명된다. 그러나, 첨부된 특허청구항에 기술된 바와 같이 본 발명의 광대한 사상 및 범위로부터 벗어남 없이 여러 변형 및 변경이 행해질 수 있다는 것이 당업자에게 명백할 것이다.
예를 들어, 특정 실시형태들은 다양한 양 및 구성으로 이용된 다수의 화학적 타입을 설명한다. 당업자는 이들 화학적 타입이 바뀔 수도 있으며 본원에 나타낸 화학적 타입은 시분할 플라즈마 에칭 개념의 신규의 성질을 나타내기 위해 단지 예시한 것이라는 것을 인지할 것이다. 당업자는, 예를 들어, 플루오르-계 및 염소-계 에천트 피드 가스들이 할로겐-계 피드 가스들과 함께 또는 할로겐-계 피드 가스들 대신에 쉽게 이용될 수도 있다는 것을 인지할 것이다.
또한, 반도체란 용어는 설명 전반에 걸쳐 데이터 저장, 평판 디스플레이는 물론 동종의 산업 또는 다른 산업을 포함하는 것으로 이해되어야 한다. 이들 및 여러 다른 실시형태들은 모두 본 발명의 범위 내에 있다. 따라서, 명세서 및 도면은 제한의 의미보다는 예시로 간주될 것이다.
Claims (26)
- 전자 디바이스 내에 복수의 에칭된 피쳐들을 생성하는 방법으로서,
상기 복수의 에칭된 피쳐들의 제 1 깊이까지 플라즈마 챔버 내에서 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계;
산화 단계를 요구하지 않고 상기 복수의 에칭된 피쳐들의 노출면들로부터 폴리머를 제거하기 위해 플래시 프로세스 단계를 수행하는 단계; 및
상기 복수의 에칭된 피쳐들의 제 2 깊이까지 상기 플라즈마 챔버 내에서 제 2 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계를 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 1 항에 있어서,
상기 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계 이전에 초기 플래시 프로세스 단계를 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 1 항에 있어서,
상기 플래시 프로세스 단계는 플라즈마를 생성하지 않고 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 1 항에 있어서,
상기 플래시 프로세스 단계는 생성된 플라즈마를 사용하여 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 1 항에 있어서,
상기 플래시 프로세스 단계는 상기 복수의 에칭된 피쳐들을 포함하는 기판에 바이어스 전압을 인가하지 않고 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 1 항에 있어서,
상기 플래시 프로세스 단계는 상기 복수의 에칭된 피쳐들을 포함하는 기판에 바이어스 전압을 인가하면서 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 1 항에 있어서,
최종 에칭 깊이에 도달할 때까지 하나 이상의 추가적인 시분할 플라즈마 에칭 프로세스 단계들을 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 7 항에 있어서,
상기 하나 이상의 추가적인 시분할 플라즈마 에칭 프로세스 단계들의 각 단계 이후 추가적인 플래시 프로세스 단계를 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 1 항에 있어서,
상기 플래시 프로세스 단계를 수행하는 단계 이전에 상기 플라즈마 챔버를 비우는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 전자 디바이스 내에 복수의 에칭된 피쳐들을 생성하는 방법으로서,
상기 복수의 에칭된 피쳐들의 제 1 깊이까지 플라즈마 챔버 내에서 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계;
상기 플라즈마 챔버에서 에천트 화학물을 비우는 단계;
산화 단계를 요구하지 않고 상기 복수의 에칭된 피쳐들의 노출면들로부터 폴리머를 제거하기 위해 플래시 프로세스 단계를 수행하는 단계;
상기 플라즈마 챔버에서 세정 화학물을 비우는 단계; 및
상기 복수의 에칭된 피쳐들의 제 2 깊이까지 상기 플라즈마 챔버 내에서 제 2 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계를 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 10 항에 있어서,
상기 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계 이전에 초기 플래시 프로세스 단계를 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 10 항에 있어서,
상기 플래시 프로세스 단계는 플라즈마를 생성하지 않고 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 10 항에 있어서,
상기 플래시 프로세스 단계는 생성된 플라즈마를 사용하여 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 10 항에 있어서,
상기 플래시 프로세스 단계는 상기 복수의 에칭된 피쳐들을 포함하는 기판에 바이어스 전압을 인가하지 않고 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 10 항에 있어서,
상기 플래시 프로세스 단계는 상기 복수의 에칭된 피쳐들을 포함하는 기판에 바이어스 전압을 인가하면서 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 10 항에 있어서,
최종 에칭 깊이에 도달할 때까지 하나 이상의 추가적인 시분할 플라즈마 에칭 프로세스 단계들을 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 16 항에 있어서,
상기 하나 이상의 추가적인 시분할 플라즈마 에칭 프로세스 단계들의 각 단계 이후 추가적인 플래시 프로세스 단계를 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 전자 디바이스 내에 복수의 에칭된 피쳐들을 생성하는 방법으로서,
상기 복수의 에칭된 피쳐들의 제 1 깊이까지 플라즈마 챔버 내에서 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계;
산화 단계를 요구하지 않고 상기 복수의 에칭된 피쳐들의 노출면들로부터 폴리머를 제거하기 위해 플래시 프로세스 단계를 수행하는 단계로서, 상기 플래시 프로세스 단계는 상기 제 1 시분할 플라즈마 에칭 프로세스 단계와 무관하게 수행되는, 상기 플래시 프로세스 단계를 수행하는 단계; 및
상기 복수의 에칭된 피쳐들의 제 2 깊이까지 상기 플라즈마 챔버 내에서 제 2 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계를 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 18 항에 있어서,
상기 제 1 시분할 플라즈마 에칭 프로세스 단계를 수행하는 단계 이전에 초기 플래시 프로세스 단계를 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 18 항에 있어서,
상기 플래시 프로세스 단계는 플라즈마를 생성하지 않고 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 18 항에 있어서,
상기 플래시 프로세스 단계는 생성된 플라즈마를 사용하여 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 18 항에 있어서,
상기 플래시 프로세스 단계는 상기 복수의 에칭된 피쳐들을 포함하는 기판에 바이어스 전압을 인가하지 않고 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 18 항에 있어서,
상기 플래시 프로세스 단계는 상기 복수의 에칭된 피쳐들을 포함하는 기판에 바이어스 전압을 인가하면서 수행되는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 18 항에 있어서,
최종 에칭 깊이에 도달할 때까지 하나 이상의 추가적인 시분할 플라즈마 에칭 프로세스 단계들을 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 24 항에 있어서,
상기 하나 이상의 추가적인 시분할 플라즈마 에칭 프로세스 단계들의 각 단계 이후 추가적인 플래시 프로세스 단계를 수행하는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법. - 제 18 항에 있어서,
상기 플래시 프로세스 단계를 수행하는 단계 이전에 상기 플라즈마 챔버를 비우는 단계를 더 포함하는, 복수의 에칭된 피쳐들을 생성하는 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22877909P | 2009-07-27 | 2009-07-27 | |
| US61/228,779 | 2009-07-27 | ||
| US12/840,034 | 2010-07-20 | ||
| US12/840,034 US8901004B2 (en) | 2009-07-27 | 2010-07-20 | Plasma etch method to reduce micro-loading |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110011571A true KR20110011571A (ko) | 2011-02-08 |
Family
ID=43497687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100071924A KR20110011571A (ko) | 2009-07-27 | 2010-07-26 | 마이크로-로딩을 저감시키기 위한 플라즈마 에칭 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8901004B2 (ko) |
| KR (1) | KR20110011571A (ko) |
| CN (1) | CN102044410B (ko) |
| TW (1) | TW201117285A (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10157729B2 (en) | 2012-02-22 | 2018-12-18 | Lam Research Corporation | Soft pulsing |
| US9462672B2 (en) | 2012-02-22 | 2016-10-04 | Lam Research Corporation | Adjustment of power and frequency based on three or more states |
| US9114666B2 (en) | 2012-02-22 | 2015-08-25 | Lam Research Corporation | Methods and apparatus for controlling plasma in a plasma processing system |
| US10128090B2 (en) | 2012-02-22 | 2018-11-13 | Lam Research Corporation | RF impedance model based fault detection |
| US9842725B2 (en) | 2013-01-31 | 2017-12-12 | Lam Research Corporation | Using modeling to determine ion energy associated with a plasma system |
| US9197196B2 (en) | 2012-02-22 | 2015-11-24 | Lam Research Corporation | State-based adjustment of power and frequency |
| JP2014225501A (ja) * | 2013-05-15 | 2014-12-04 | 東京エレクトロン株式会社 | プラズマエッチング方法及びプラズマエッチング装置 |
| CN105765703B (zh) | 2013-12-23 | 2021-02-23 | 英特尔公司 | 在多个鳍状物间距结构当中的笔直、高和一致的鳍状物的蚀刻技术 |
| US9594105B2 (en) | 2014-01-10 | 2017-03-14 | Lam Research Corporation | Cable power loss determination for virtual metrology |
| US10950421B2 (en) | 2014-04-21 | 2021-03-16 | Lam Research Corporation | Using modeling for identifying a location of a fault in an RF transmission system for a plasma system |
| US20160300731A1 (en) * | 2015-04-10 | 2016-10-13 | Applied Materials, Inc. | Methods of etchback profile tuning |
| US9761459B2 (en) | 2015-08-05 | 2017-09-12 | Lam Research Corporation | Systems and methods for reverse pulsing |
| US10386829B2 (en) * | 2015-09-18 | 2019-08-20 | Kla-Tencor Corporation | Systems and methods for controlling an etch process |
| US9935101B2 (en) | 2016-07-27 | 2018-04-03 | International Business Machines Corporation | Vertical field effect transistor with uniform gate length |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383938B2 (en) * | 1999-04-21 | 2002-05-07 | Alcatel | Method of anisotropic etching of substrates |
| US6897155B2 (en) * | 2002-08-14 | 2005-05-24 | Applied Materials, Inc. | Method for etching high-aspect-ratio features |
| US7056830B2 (en) | 2003-09-03 | 2006-06-06 | Applied Materials, Inc. | Method for plasma etching a dielectric layer |
| JP2006278827A (ja) * | 2005-03-30 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7910489B2 (en) * | 2006-02-17 | 2011-03-22 | Lam Research Corporation | Infinitely selective photoresist mask etch |
| US7368394B2 (en) | 2006-02-27 | 2008-05-06 | Applied Materials, Inc. | Etch methods to form anisotropic features for high aspect ratio applications |
| US20070243714A1 (en) * | 2006-04-18 | 2007-10-18 | Applied Materials, Inc. | Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step |
| KR100875653B1 (ko) * | 2006-06-30 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
| TW200814237A (en) | 2006-09-15 | 2008-03-16 | Promos Technologies Inc | Two-step process for manufacturing deep trench |
| US20090211596A1 (en) | 2007-07-11 | 2009-08-27 | Lam Research Corporation | Method of post etch polymer residue removal |
| KR101025741B1 (ko) * | 2008-09-02 | 2011-04-04 | 주식회사 하이닉스반도체 | 수직 채널 트랜지스터의 활성필라 제조방법 |
-
2010
- 2010-07-20 US US12/840,034 patent/US8901004B2/en active Active
- 2010-07-26 CN CN201010244727.6A patent/CN102044410B/zh active Active
- 2010-07-26 KR KR1020100071924A patent/KR20110011571A/ko not_active Application Discontinuation
- 2010-07-27 TW TW99124692A patent/TW201117285A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN102044410A (zh) | 2011-05-04 |
| TW201117285A (en) | 2011-05-16 |
| US8901004B2 (en) | 2014-12-02 |
| US20110021029A1 (en) | 2011-01-27 |
| CN102044410B (zh) | 2015-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20110011571A (ko) | 마이크로-로딩을 저감시키기 위한 플라즈마 에칭 방법 | |
| CN101064244B (zh) | 形成用于高孔径比应用的各向异性特征图形的蚀刻方法 | |
| US6372655B2 (en) | Two etchant etch method | |
| US9269590B2 (en) | Spacer formation | |
| US7271107B2 (en) | Reduction of feature critical dimensions using multiple masks | |
| US20070111467A1 (en) | Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same | |
| US20070202700A1 (en) | Etch methods to form anisotropic features for high aspect ratio applications | |
| US20120270404A1 (en) | Methods for etching through-silicon vias with tunable profile angles | |
| CN110211919B (zh) | 浅沟槽隔离结构的形成方法及半导体器件的形成方法 | |
| JP2010245101A (ja) | ドライエッチング方法 | |
| US9564342B2 (en) | Method for controlling etching in pitch doubling | |
| TWI400752B (zh) | 在基板中形成深溝槽之方法 | |
| US10957550B2 (en) | Semiconductor structure and formation method thereof | |
| KR102534571B1 (ko) | 실리콘 함유 기판의 에칭 방법 | |
| US20080160768A1 (en) | Method of manufacturing gate dielectric layer | |
| KR20210110657A (ko) | 플라스마 처리 방법 | |
| US20120289050A1 (en) | Method of etching trenches in a semiconductor substrate utilizing pulsed and fluorocarbon-free plasma | |
| KR100549204B1 (ko) | 실리콘 이방성 식각 방법 | |
| JP2009032872A (ja) | 半導体装置の製造方法 | |
| CN111312587B (zh) | 刻蚀方法、半导体器件及其制造方法 | |
| KR20060036546A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JP5171091B2 (ja) | プラズマ処理方法 | |
| JP2006270015A (ja) | フラッシュメモリ素子の製造方法 | |
| JP4778715B2 (ja) | 半導体の製造方法 | |
| KR100275501B1 (ko) | 트렌치 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |