CN102044410B - 减少微负载的等离子体蚀刻方法 - Google Patents
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Abstract
公开一种产生电子器件中的多个蚀刻特征的方法，该方法可以避免微负载问题从而保持更均匀的侧壁轮廓和更均匀的临界尺寸。该方法包含在等离子体室中执行第一时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第一深度，以及执行闪蒸工艺步骤以从该多个蚀刻特征的暴露表面除去任意聚合物而不需要氧化步骤。该闪蒸工艺步骤是独立于该时分等离子体蚀刻步骤执行的。在该等离子体室中执行第二时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第二深度。可以重复该方法直到达到需要的蚀刻深度。
Description
相关申请
本申请依照35U.S.C.119(e)主张享有2009年7月27日提交的美国临时专利申请61/228,779的权益，该临时申请的内容通过参考并入此处。
技术领域
本发明大体涉及半导体、数据存储器、平板显示器以及配套的或其它的行业中使用的处理设备领域。尤其是，本发明涉及在基于等离子体的处理设备中在衬底上蚀刻紧密间隔(closely-spaced)的特征。
背景技术
自从集成电路(IC)在几十年以前被首次引入以来，半导体器件几何形状(geometries)(也就是说，集成电路设计规则)在尺寸上显著减小了。IC通常符合“摩尔法则”，意思是单一集成电路芯片上制造的器件的数量每两年增加一倍。今天的IC制造设施(即，“fab”)一般生产65nm(0.065μm)特征尺寸的器件，而未来的fab很快就会生产具有更小特征尺寸的器件。
在大多数IC制造设施中，制造工艺部分涉及在工艺设备中使用等离子体以与衬底(比如半导体晶圆)进行反应或促进反应的进行。等离子体处理被用于各种各样的应用，比如从衬底蚀刻材料、在衬底上沉积材料、清洁衬底表面以及修改(modification)衬底表面。
随着特征尺寸变得越来越小，纵横比，或特征的深度和宽度之间的比，稳步增加。当前制造设施将材料蚀刻为有从约50∶1到100∶1甚至更大的纵横比的特征。传统上，纵横比为约10∶1的特征是通过将电介质层各向异性地蚀刻到预定深度和宽度而产生的。然而，在形成更高纵横比的特征时，使用传统的侧壁钝化(passivation)技术的各向异性蚀刻变得越来越难以控制。产生的特征具有不均匀间隔或不均匀轮廓，从而丧失了该特征的设计的临界尺寸(CD)。
蚀刻深入凹陷的特征是将电容性存储结点、接触通孔和沟槽特征制造入半导体结构的首要技术。需要对蚀刻轮廓的严格控制以提供具有所需CD的深入蚀刻的特征。
由于器件结构不断减小的尺寸，光阻层的厚度必须要被仔细控制以满足关键特征的尺度。光阻的厚度通常在约250nm或更小范围内。在光阻下方使用硬掩模材料以提供足够的时间来对下面的衬底进行深蚀刻而不会刻穿该图案化掩模。
在等离子体深蚀刻入光阻掩膜和硬掩模下的衬底的过程中，频繁使用含碳气体作为蚀刻剂气体的至少一种。该含碳气体在该衬底上制造的各种暴露表面上贡献聚合物形成材料。该聚合物形成材料可能频繁地塞住(plug)被蚀刻的特征中的开口并且对比如顶部CD和CD偏置均匀度等参数有有害影响。在最坏情况下，如果产生的聚合残留物足够厚的话，将要被蚀刻的较小CD特征的开口可能变的完全被塞住。一旦被塞住，蚀刻就停止了。为了增加蚀刻速率，使用更大的电力驱动该蚀刻等离子体通常会导致被重新沉积在各表面上的硬的、含硅的聚合残留物的量的增加。因此，对残留物形成的顾虑影响了在深入凹陷的结构的蚀刻过程中增加蚀刻速率的能力。
有关蚀刻具有高纵横比特征的另一个挑战是控制穿过多个层形成的并且有不同特征密度的特征中蚀刻速率。在这种情况下，每个层可以根据特征密度以不同速率蚀刻。
参考图1，衬底101包括具有多个高密度特征109和一个由下面的膜105或基体材料(未示)形成的孤立特征111的电介质膜层103。特征109、111中的每一个都盖有组合光阻层/硬掩模107。更快的蚀刻在贴近孤立特征111处发生并且经常导致选择性地过蚀刻电介质膜层103。相反，频繁在贴近高密度特征105处发生的更慢的蚀刻具有未蚀刻部分113。
当特征走向更高的纵横比和更高的密度时，保持对于低和高特征密度区域的高效的蚀刻速率而不欠蚀刻(under-etching)较高的层或过蚀刻到较低的层中已经变得越来越难以控制。无法像设计的那样在该衬底上形成特征或图案可能导致不想要的缺陷。进一步，会负面影响后续的处理步骤，最终会使得最后的集成电路结构的性能退化或失效。
蚀刻具有高纵横比特征的另一个问题是微负载作用的发生。微负载也被称为“纵横比依赖蚀刻”或“RIE滞后”并且是高和低特征密度区域之间蚀刻尺度的变化的度量。高特征密度区域(即，致密区域)相比，低特征密度区域(例如，孤立区域)由于更大的表面面积总开口而接收更多活性蚀刻剂，从而导致低密度区域中更高的蚀刻速度。从蚀刻副产品产生的侧壁钝化层呈现出类似的图案密度依赖，其中对于孤立特征由于更多副产品在该区域中产生而形成更厚的钝化层。这两个区域之间单位表面面积的反应物和钝化的差别随着特征密度的差别的增加而增加。
现在参考图2A，高和低特征密度区域之间蚀刻速率和副产品形成的差别带来了侧壁蚀刻的各种差别。孤立的或低特征密度区域203通常蚀刻有期望的形状和可控的水平尺寸。相反，高特征密度区域201具有侧壁区域205，侧壁区域205通常由于不充分的侧壁钝化而被横向蚀刻弯曲或底切(undercut)。
器件特征的弯曲可能带来各种有害影响，包括等离子体蚀刻后执行后续处理步骤更加困难。例如，如果浅沟槽隔离(STI)中的特征由于等离子体蚀刻处理引起的损害而弯曲，那么后续的用于用电隔离层填充各STI特征之间的空隙的化学气相沉积(CVD)工艺会留下在该层中留下裂缝(seam)或空穴(void)。
为了避免侧壁的横向蚀刻，氧化步骤(例如，以热学方式形成或沉积的二氧化硅，SiO2)通常被用于不充分的侧壁钝化和所产生的横向侧壁蚀刻。然而，该SiO2层是通过将氧与硅结合而形成的。在加热氧化处理中，44％的SiO2层是耗损硅(consumedsilicon)。因此，该氧化步骤以留下硅为代价，留下的硅导致一旦该氧化层被除去后额外的弯曲和CD扩大。
如图2B所示，其它工艺技术带来了与高特征密度区域251相比速度更快并且有更多钝化的低特征密度区域253蚀刻。更高的蚀刻速率带来了蚀刻侧壁上的锥形顶部部分255。因此，与具有高纵横比的高和低特征密度区域的不同蚀刻速率有关的不充分的侧壁保护通常使得无法保持蚀刻特征的临界尺寸并以及由此导致的较差的图形转移(patterntransfer)。
锥形顶部部分255最终导致在大量特征紧密存在的位置的蚀刻深度微负载问题，从而影响各特征的总CD。因此，使用当代的连续等离子体蚀刻工艺来蚀刻间隔CD很小的紧密存在的特征变得越来越困难。
因此，所需要的是一种同时蚀刻高和低特征密度区域的高纵横比特征，同时又保持各特征的均匀CD的改进的方法。
发明内容
在一个示例性实施方式中，公开一种产生电子器件中的多个蚀刻特征的方法。该方法包含在等离子体室中执行第一时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第一深度，执行闪蒸工艺步骤以从该多个蚀刻特征的暴露表面除去任意聚合物而不需要氧化步骤，以及在该等离子体室中执行第二时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第二深度。
在另一个示例性实施方式中，公开一种产生电子器件中的多个蚀刻特征的方法。该方法包含等离子体室中执行第一时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第一深度，排空该等离子体室中的任意蚀刻剂化学制品，执行闪蒸工艺步骤以从该多个蚀刻特征的暴露表面除去任意聚合物而不需要氧化步骤，排空该等离子体室中的任意清洁化学制品，以及在该等离子体室中执行第二时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第二深度。
在另一个示例性实施方式中，公开一种产生电子器件中的多个蚀刻特征的方法。该方法包含在等离子体室中执行第一时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第一深度，以及执行闪蒸工艺步骤以从该多个蚀刻特征的暴露表面除去任意聚合物而不需要氧化步骤。该闪蒸工艺步骤是独立于该第一时分等离子体蚀刻步骤执行的。在该等离子体室中执行第二时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第二深度。
附图说明
附图中各图仅仅描绘了本发明的示例性实施方式，不应当被认为是限制它的范围。
图1是现有技术中高和低特征密度区域的蚀刻特征的横截面视图。
图2A是现有技术中高和低特征密度区域的蚀刻特征的横截面视图，其中该高密度特征区域呈现出明显的弯曲。
图2B是现有技术中高和低特征密度区域的蚀刻特征的横截面视图，其中该低密度特征区域呈现出明显的锥形化。
图3是本发明的一种示例性处理流程的简化流程图。
图4是使用图3的示例性处理流程蚀刻的高密度特征的横截面视图。
具体实施方式
与涉及连续等离子体蚀刻处理并产生非竖直和非均匀的侧壁的现有技术方法相比，本文描述的新颖的蚀刻处理可以有效地控制蚀刻特征的竖直本性和CD。正如上面讨论的，典型的高纵横比特征(通常是用连续等离子体蚀刻处理蚀刻的)随着等离子体蚀刻的进行而呈现出明显的弯曲或锥形化。而且，该连续等离子体蚀刻方法呈现出实际上的微负载。
相反，用如下所述的本发明的各实施方式蚀刻的高纵横比特征具有更竖直的轮廓，并伴随有最小的微负载深度和更好的CD。
本发明的各实施方式提供了一种新型等离子体蚀刻工艺，该工艺包含至少两个循环的时分(time-divisional)的等离子体蚀刻(TDPE)步骤，以及一个或多个聚合物除去工艺(例如，闪蒸工艺)步骤。在执行初始TDPE步骤之后，该闪蒸工艺步骤执行至少一次。进一步，本文描述的各种实施方式中的每一个都缓和了微负载问题，因为无论该衬底上的结构密度如何，结构都能被均匀蚀刻。
参考图3，在例如等离子体蚀刻室(未示)中使用的一种示例性TDPE工艺300包括可选的闪蒸工艺步骤301，该可选的闪蒸工艺步骤301在开始多个时分的等离子体蚀刻(TDPE)工艺步骤之前。该可选的闪蒸工艺步骤301可以被用作例如击穿(break-through)(BT)工艺步骤。如果使用的话，该BT工艺步骤(下面会更详细地进行描述)经常被用于从待蚀刻特征除去各种材料。该各种材料包括形成的电介质层，比如二氧化硅(SiO2)、氮化硅(Si3N4)等等。电介质层可以用含卤素气体，比如溴化氢(HBr)除去。
或者作为初始步骤，或者在可选的闪蒸工艺步骤301之后，执行第一TDPE工艺步骤303以将该特征蚀刻到第一深度。第一TDPE工艺步骤303将衬底(未示)上的特征蚀刻到第一等级。排空该等离子体蚀刻室中的任何蚀刻剂气体。接下来执行闪蒸工艺步骤305(即，清洁步骤)以除去经过蚀刻后仍然留在特征上的任何聚合物或聚合物残留。然后排空该等离子体室的所有闪蒸工艺输入气体。执行第二TDPE步骤307以将该特征蚀刻到第二深度。然后做出确定(309)该蚀刻工艺是否完成的。如果不是，可以执行额外的TDPE和闪蒸工艺步骤。如果该蚀刻完成，那么该工艺结束。精通的技术人员将会意识到，在做出确定309蚀刻工艺没有完成之后，可能只需要一个额外的TDPE工艺步骤而不需任何额外的闪蒸工艺步骤。
在一个涉及浅沟槽隔离(STI)结构形成的具体示例性实施方式中，可以使用下面的表I中所指示的工艺配方。
表I
如同表格I的具体的示例性工艺配方所指示的，使用了四个TDPESTI蚀刻步骤，每一个步骤使用两种输入气体，每种输入气体以不同的体积流速(标准立方厘米每分钟，sccm)流动。而且，在开始时作为BT步骤执行一个闪蒸工艺步骤(执行5秒)，并且在每个TDPESTI蚀刻步骤之后执行一个单独的闪蒸工艺步骤(每次10秒)。所有的工艺步骤都是在10毫托(mT)的室内压强下执行的。
因此，在这个具体的示例性实施方式中，重复执行TDPE工艺步骤预定数量的循环，同时在每个TDPE步骤之后交替执行闪蒸工艺步骤。该交替的TDPE和闪蒸工艺步骤允许预定尺寸和形状的特征的形成。而且，可以为各种需要的效果调制或调整多个闪蒸工艺。
在其它实施方式中，可以在使用或不使用等离子体的情况下执行该闪蒸工艺步骤。在该闪蒸工艺步骤过程中，其它能量类型，比如例如热能或光子能量可选地被供给到闪蒸工艺室中。而且，该闪蒸工艺可以在向该衬底施加或不施加偏置电压的情况下执行。该闪蒸工艺步骤可以在用于TDPE工艺步骤的工艺室中执行，或者替代地在任何其它室中执行。
与各间歇清洗步骤之间被插入连续的蚀刻工艺的现有技术工艺步骤不同，本发明的实施方式避免将蚀刻和闪蒸化学物质混合起来。现有技术的化学混合可能带来不利影响，比如弯曲的轮廓(例如，参看图2)，因为在该蚀刻工艺中形成的某种有利的聚合物层被共存的清洁化学物质马上除去了。适量的聚合物层避免了对经历蚀刻的特征的损害。
进一步，现有技术工艺步骤频繁使用含氟气体进行的、在间歇性的清洗步骤之后的氧化步骤。如同本文所公开的，本发明不需要蚀刻步骤之后的氧化步骤。因此，例如STI蚀刻工艺的吞吐量(throughput)保持了竖直的特征轮廓并且减少或消除了微负载，因为不需要氧化工艺。
现在参考图4，一种示例性的高密度结构400包括在衬底409上形成的多个特征。该多个特征中的每一个盖有蚀刻掩模401，比如光阻或硬掩模。可在不同蚀刻环境中使用的各种类型的蚀刻掩模是本领域中独立地已知的。
同时参考上面描述的图3的示例性TDPE工艺300，TDPE工艺步骤的效果反应在示例性高密度结构400中。在第一TDPE工艺步骤之后，达到了第一深度403。放置衬底409的工艺室(未示)被排空并执行后续的第一闪蒸工艺步骤。第二TDPE工艺步骤将蚀刻的量增加到第二深度405。该工艺室被再次排空并执行第二闪蒸工艺步骤。第三TDPE工艺步骤将蚀刻的量增加到第三深度407。
与聚合物的形成和它的除去在蚀刻特征的表面上同时发生的许多现有技术连续等离子体蚀刻工艺不同，本发明在时分等离子体蚀刻(TDPE)步骤之前和/或之后提供一个或多个闪蒸步骤直到形成期望尺寸的特征。因此，形成的任何聚合物层(其可能导致如上所述的锥形化)可以被有效地除去并防止后续的锥形化。因此，结合的TDPE/闪蒸工艺带来了具有更大竖直度的特征，其比在现有技术的连续等离子体工艺下所可能产生的更不易产生微负载轮廓效应。
进一步，通过执行预定数量的TDPE和闪蒸工艺步骤，蚀刻深度可以被准确而精确地控制。通过调制TDPE和闪蒸工艺步骤的工艺时间，该特征的形状、CD和CD间距很容易被控制。
而且，通过修改本发明的两个主要成分的各部分，等离子体蚀刻工艺的其它不利影响，比如特征的弯曲，可以被控制。
上面参考本发明的具体实施方式描述了本发明。然而对本领域的技术人员来说，显然，可以对其进行各种修改和改变而不悖离如所附权利要求中阐述的本发明的更宽的精神和范围。
例如，特定实施方式描述了以各种数量和配置使用的许多化学物类型。本领域的技术人员将会意识到，这些化学物类型可以被改变而且本文所显示的那些只是为了示例性目的以描绘该时分的等离子体蚀刻概念。本领域的技术人员会意识到，例如，基于氟和基于氯的蚀刻剂输入气体可以很容易与基于卤素的输入气体一起使用或代替基于卤素的输入气体。
而且，术语“半导体”在整个说明书中都应当被解释为包括数据存储器、平板显示器以及配套的或其它的行业。这些和各种其它的实施方式都在本发明的范围内。相应地，说明书和附图应当被当作是说明性的而不是限制性的。
Claims (18)
1.一种产生电子器件中的多个蚀刻特征的方法，该方法包含：
在等离子体室中执行第一时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第一深度；
停止所述第一时分等离子体蚀刻工艺步骤；
排空该等离子体室内的蚀刻剂气体；
在排空该等离子体室内的蚀刻剂气体之后，执行闪蒸工艺步骤以从该多个蚀刻特征的暴露表面除去聚合物而不需要会在所述多个蚀刻特征上形成氧化物的氧化步骤，其中该闪蒸工艺步骤是在不向包含该多个蚀刻特征的衬底施加偏置电压的情况下执行的；
停止所述闪蒸工艺步骤；
排空该等离子体室内的闪蒸工艺气体；
在该等离子体室中执行第二时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第二深度；以及
确定是否达到最终蚀刻深度，如果不是，则执行额外的时分等离子体蚀刻工艺步骤和闪蒸工艺步骤，如果是，则该方法结束，
其中所述闪蒸工艺步骤是在不使用氧气的情况下被执行的。
2.根据权利要求1所述的方法，进一步包含在执行该第一时分等离子体蚀刻工艺步骤之前执行初始的闪蒸工艺步骤。
3.根据权利要求1所述的方法，其中该闪蒸工艺步骤是在不产生等离子体的情况下执行的。
4.根据权利要求1所述的方法，其中该闪蒸工艺步骤是在产生等离子体的情况下执行的。
5.根据权利要求1所述的方法，进一步包含执行一个或多个额外的时分等离子体蚀刻工艺步骤直到达到了所述最终蚀刻深度。
6.根据权利要求5所述的方法，进一步包含在该一个或多个额外的时分等离子体蚀刻工艺步骤的每一个之后执行额外的闪蒸工艺步骤。
7.一种产生电子器件中的多个蚀刻特征的方法，该方法包含：
在等离子体室中执行第一时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第一深度；
停止所述第一时分等离子体蚀刻工艺步骤；
排空该等离子体室中的蚀刻剂化学制品；
在排空该等离子体室中的蚀刻剂化学制品之后，执行闪蒸工艺步骤以从该多个蚀刻特征的暴露表面除去聚合物而不需要会在所述多个蚀刻特征上形成氧化物的氧化步骤，其中该闪蒸工艺步骤是在不向包含该多个蚀刻特征的衬底施加偏置电压的情况下执行的；
停止所述闪蒸工艺步骤；
排空该等离子体室中的清洁化学制品；
在排空该等离子体室中的清洁化学制品之后，在该等离子体室中执行第二时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第二深度；以及
确定是否达到最终蚀刻深度，如果不是，则执行额外的时分等离子体蚀刻工艺步骤和闪蒸工艺步骤，如果是，则该方法结束，
其中所述闪蒸工艺步骤是在不使用氧气的情况下被执行的。
8.根据权利要求7所述的方法，进一步包含在执行该第一时分等离子体蚀刻工艺步骤之前执行初始的闪蒸工艺步骤。
9.根据权利要求7所述的方法，其中该闪蒸工艺步骤是在不产生等离子体的情况下执行的。
10.根据权利要求7所述的方法，其中该闪蒸工艺步骤是在产生等离子体的情况下执行的。
11.根据权利要求7所述的方法，进一步包含执行一个或多个额外的时分等离子体蚀刻工艺步骤直到达到了所述最终蚀刻深度。
12.根据权利要求11所述的方法，进一步包含在该一个或多个额外的时分等离子体蚀刻工艺步骤的每一个之后执行额外的闪蒸工艺步骤。
13.一种产生电子器件中的多个蚀刻特征的方法，该方法包含：
在等离子体室中执行第一时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第一深度；
停止所述第一时分等离子体蚀刻工艺步骤；
排空该等离子体室内的蚀刻剂气体；
在排空该等离子体室内的蚀刻剂气体之后，执行闪蒸工艺步骤以从该多个蚀刻特征的暴露表面除去聚合物而不需要会在所述多个蚀刻特征上形成氧化物的氧化步骤，该闪蒸工艺步骤是独立于该第一时分等离子体蚀刻步骤执行的，并且该闪蒸工艺步骤是在不向包含该多个蚀刻特征的衬底施加偏置电压的情况下执行的；
停止所述闪蒸工艺步骤；
排空该等离子体室内的闪蒸工艺气体；
在该等离子体室中执行第二时分等离子体蚀刻工艺步骤以将该多个蚀刻特征蚀刻到第二深度；以及
确定是否达到最终蚀刻深度，如果不是，则执行额外的时分等离子体蚀刻工艺步骤和闪蒸工艺步骤，如果是，则该方法结束，
其中所述闪蒸工艺步骤是在不使用氧气的情况下被执行的。
14.根据权利要求13所述的方法，进一步包含在执行该第一时分等离子体蚀刻工艺步骤之前执行初始的闪蒸工艺步骤。
15.根据权利要求13所述的方法，其中该闪蒸工艺步骤是在不产生等离子体的情况下执行的。
16.根据权利要求13所述的方法，其中该闪蒸工艺步骤是在产生等离子体的情况下执行的。
17.根据权利要求13所述的方法，进一步包含执行一个或多个额外的时分等离子体蚀刻工艺步骤直到达到了所述最终蚀刻深度。
18.根据权利要求17所述的方法，进一步包含在该一个或多个额外的时分等离子体蚀刻工艺步骤的每一个之后执行额外的闪蒸工艺步骤。
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