TWI544540B - A method for improving the sidewall roughness of silicon vias in TSV etching - Google Patents
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- 238000005530 etching Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 21
- 229910052710 silicon Inorganic materials 0.000 title description 2
- 239000010703 silicon Substances 0.000 title description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title 1
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 4
- 229910052684 Cerium Inorganic materials 0.000 claims description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 3
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims description 3
- 230000005284 excitation Effects 0.000 claims description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- 229910052732 germanium Inorganic materials 0.000 claims 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 238000009623 Bosch process Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
本發明涉及一種TSV刻蝕工藝，特別涉及一種用於TSV刻蝕中改善矽通孔側壁粗糙度的方法。
隨著積體電路的密度不斷提高，半導體技術也持續的飛速發展。目前半導體技術發展沿著摩爾定律走微細化道路發展到了22nm，已經接近其物理極限。此時，引入其他相關的新技術才能促成集成電路的進一步發展。其中，矽通孔(Through Silicon Via，TSV)技術是當今少有的一個正在快速發展，並且會廣泛地影響到消費和工業類電子產品的技術領域，其帶來的3-D IC積體電路正在不斷促進多晶片模組和封裝技術的發展。
TSV是通過在芯片和芯片之間、晶圓和晶圓之間製作垂直導通，實現芯片之間互連的最新技術，它實現了最短、最豐富的Z方向互連，將不同功能的芯片堆叠集成，可以同時實現更多的功能、更好的性能、更低的功耗和成本、爭取更大的製造靈活性。
TSV技術中最為關鍵的就是刻蝕，即矽通孔的形成。由於半導體矽片襯底通常都具有相當的厚度，形成通孔的工藝為等離子體刻蝕工藝，目前，TSV刻蝕領域常用的技術為波什刻蝕工藝(Bosch process)，能夠形成深寬比相當高的垂直通孔。當保持較高的蝕刻率時，它用來維持垂直剖面以保持深蝕刻特性。甚至對於在蝕刻和鈍化之間切換的極短的時間間隔內，在高放大率的檢測下，仍然可以看見其粗糙的表面。這種粗糙度是不需要的，工藝工程師需要不斷地將其最小化或者去除。
本發明的目的是提供一種用於TSV刻蝕中改善矽通孔側壁粗糙度的方法，能夠大大减低矽通孔側壁的粗糙度。
為了實現以上目的，本發明為解決習知技術之問題所採用之技術手段係為一種用於TSV刻蝕中改善矽通孔側壁粗糙度的方法，首先形成矽通孔，本方法包含如下步驟：步驟1：對矽通孔側壁進行氧化，以形成氧化層；步驟2：對經氧化後的矽通孔的側壁進行刻蝕，去除矽通孔的側壁經氧化所形成的氧化層。
在本發明的一實施例中，在所述的步驟1中，採用含氧等離子體或者其他氧氣體激發產生的等離子體對矽通孔的側壁進行氧化。
在本發明的一實施例中，所述的含氧等離子體或者含氧氣體的等離子體為以下任一項或任多項：O2、O3、N2O、CO2、水蒸氣。
在本發明的一實施例中，在所述的步驟2中，採用含碳氟的等離子體對矽通孔的側壁進行刻蝕。
在本發明的一實施例中，所述的含碳氟的等離子體由以下任一項或任多項激發產生：C4F8、CF4、C4F6、CHF3、CH2F2。
在本發明的一實施例中，在步驟2中，刻蝕的射頻頻率為雙頻，其中高頻頻率為27MHz~60MHz，低頻頻率為2MHz~13.56MHz。
在本發明的一實施例中，在步驟2中，刻蝕的工藝參數為：電源功率為200W~1000W，偏壓功率為300W~1500W，反應腔的腔體氣壓為20Mt~200Mt。
在本發明的一實施例中，在步驟2中，採用含碳氟的等離子體、O2和/或Ar的等離子體進行刻蝕。
在本發明的一實施例中，採用含碳氟的等離子體進行刻蝕
時，其對氧化矽與矽的選擇性的比例大於5：1。
在本發明的一實施例中，經步驟2刻蝕後，矽通孔側壁的不平整突起的高度小於等於51nrm。
本發明與現有技術相比，具有以下優點：
能夠大大减低矽通孔側壁的粗糙度。
1‧‧‧側壁
11‧‧‧不平整突起
2‧‧‧氧化層
圖1為在TSV刻蝕後，矽通孔側壁的形狀示意圖；圖2為本發明步驟1對矽通孔側壁進行氧化的原理示意圖；圖3為圖2中氧化後的效果的原理示意圖；圖4為本發明步驟2對氧化後的矽通孔側壁進行刻蝕後的效果示意圖；圖5a為圖1的效果圖；圖5b為圖4的效果圖。
舉凡熟悉此技藝者皆能輕易得知，以下結合附圖，通過詳細說明一個較佳的具體實施例，對本發明做進一步闡述。
一種用於TSV刻蝕中改善矽通孔側壁粗糙度的方法，首先形成矽通孔，還包含如下步驟：
步驟1：在TSV刻蝕完成後(矽通孔的狀態如圖1所示)，在反應腔中，對矽通孔的側壁1進行氧化，如圖2和圖3所示，矽通孔的側壁1的粗糙表面將會被氧化成不同的形態，在兩個相對平坦的關鍵區域之間或者在許多扇形中的凹處，即矽通孔的側壁1的不平整突起11，為被氧化的更多的區域，粗糙表面的不平齊的氧化將在矽通孔的側壁1產出一個不平齊的氧化層2，即矽通孔的側壁1的不平整突起11處會產生相對更多的氧化層2(如圖3所示)。在本實施例中，採用含氧等離子體或者其他
氧氣體激發產生的等離子體對矽通孔的側壁1進行氧化，其中，含氧等離子體或者含氧氣體的等離子體為以下任一項或任多項：O2、O3、N2O、CO2、水蒸氣。
步驟2：在反應腔中，對經氧化後的矽通孔的側壁1進行刻蝕，去除矽通孔的側壁1經氧化所形成的氧化層。在本實施例中，採用含碳氟的等離子體對矽通孔的側壁1進行刻蝕，其中，含碳氟的等離子體由以下任一項或者任多項激發產生：C4F8、CF4、C4F6、CHF3、CH2F2，當然，在步驟2中，還可以採用含碳氟的等離子體和其他氣體(譬如：O2和/或Ar的等離子體)進行刻蝕。本步驟中的刻蝕的射頻頻率為雙頻，其中高頻頻率為27MHz~60MHz，低頻頻率為2MHz~13.56MHz。具體的刻蝕工藝參數為：電源功率：200W~1000W，偏壓功率：300~1500W，反應腔的腔體氣壓：20~200Mt。在本實施例中，採用含碳氟的等離子體進行刻蝕時，其對氧化矽與矽的選擇性的比例大於5：1，因此，氧化層能夠快速去除，但是矽層損壞則非常微小，如圖4所示，因此，可有效去除被更多氧化了的矽通孔側壁1的不平整突起11。因此，經步驟2刻蝕後，矽通孔側壁1的不平整突起11的高度不大於51nm(如圖5b所示)，由於TSV刻蝕後的不平整突起11的高度為238nm左右(如圖5a所示)，因此，大大减低了矽通孔側壁1的粗糙度。
綜上所述，本發明用於TSV刻蝕中改善矽通孔側壁粗糙度的方法，大大减低了矽通孔側壁的粗糙度。
上述實施方式只是對本發明的示例性說明而幷非限定它的保護範圍，因此，應當認識到上述的描述不應被認為是對本發明的限制。本領域技術人員閱讀了上述內容後，對於本發明的所做的局部結構的等同替換，都將是顯而易見的，都在本發明的保護範圍之內。
11‧‧‧不平整突起
2‧‧‧氧化層
Claims (5)
- 一種用TSV刻蝕中改善矽通孔側壁粗糙度之方法，首先形成矽通孔，本方法包含如下步驟：步驟1：採用含氧等離子體或者其他氧氣體激發產生的等離子體對矽通孔側壁進行氧化，以形成一氧化層；步驟2：採用含碳氟的等離子體對經氧化後的矽通孔的側壁進行刻蝕，去除矽通孔的側壁該經氧化所形成的氧化層，其中在步驟2中，刻蝕之射頻頻率係為雙頻，其中高頻頻率之範圍介於27MHz~60MHz之間，低頻頻率之範圍介於2MHz~13.56MHz之間，且刻蝕之工藝參數為：電源功率為200W~1000W，偏壓功率為300W~1500W，反應腔的腔體氣壓為20Mt~200Mt，在步驟2之後，矽通孔側壁的不平整突起的高度係小於等於51nm。
- 如請求項1所述之方法，其中所述的含氧等離子體或者含氧氣體的等離子體係選自以下任一項或任多項之組合：O2、O3、N2O、CO2、水蒸氣。
- 如請求項1所述之方法，其中所述的含碳氟的等離子體係由以下任一項或任多項之組合激發所產生：C4F8、CF4、C4F6、CHF3、CH2F2。
- 如請求項1所述之方法，其中在步驟2中，採用含碳氟的等離子體、O2和/或Ar的等離子體進行刻蝕。
- 如請求項1所述之方法，其中在步驟2中，採用含碳氟的等離子體進行刻蝕時，其對氧化矽與矽的選擇性的比例大於5：1。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210470510.6A CN103839870B (zh) | 2012-11-20 | 2012-11-20 | 用于tsv刻蚀中改善硅通孔侧壁粗糙度的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201426849A TW201426849A (zh) | 2014-07-01 |
| TWI544540B true TWI544540B (zh) | 2016-08-01 |
Family
ID=50803245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102139827A TWI544540B (zh) | 2012-11-20 | 2013-11-01 | A method for improving the sidewall roughness of silicon vias in TSV etching |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103839870B (zh) |
| TW (1) | TWI544540B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107611027A (zh) * | 2017-08-16 | 2018-01-19 | 江苏鲁汶仪器有限公司 | 一种改善深硅刻蚀侧壁粗糙度的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101147383B1 (ko) * | 2005-11-01 | 2012-05-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 딥 트렌치 형성 방법 |
| JP5536322B2 (ja) * | 2007-10-09 | 2014-07-02 | 新光電気工業株式会社 | 基板の製造方法 |
| US8691701B2 (en) * | 2009-05-08 | 2014-04-08 | Lam Research Corporation | Strip with reduced low-K dielectric damage |
| CN102315157A (zh) * | 2010-08-11 | 2012-01-11 | 上海集成电路研发中心有限公司 | 一种tsv通孔形成方法和tsv通孔修正方法 |
-
2012
- 2012-11-20 CN CN201210470510.6A patent/CN103839870B/zh active Active
-
2013
- 2013-11-01 TW TW102139827A patent/TWI544540B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201426849A (zh) | 2014-07-01 |
| CN103839870A (zh) | 2014-06-04 |
| CN103839870B (zh) | 2016-08-17 |
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