KR101147383B1 - 반도체 소자의 딥 트렌치 형성 방법 - Google Patents

반도체 소자의 딥 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 딥 트렌치(deep trench) 형성방법에 관한 것으로서, 건식 세정공정을 수행하여, 딥 트렌치의 측벽에 발생하는 스캘럽(scallop)을 제거할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 딥 트렌치 형성 방법은, 실리콘 기판상에 상기 실리콘 기판의 일부분을 노출시키는 패드 산화막 및 식각 마스크를 차례로 형성하는 단계; 상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 딥 트렌치를 형성하는 단계; 상기 식각 마스크를 제거하는 단계; 및 건식 세정공정을 수행하여, 상기 딥 트렌치를 형성하는 과정에서 상기 딥 트렌치의 측벽에 발생하는 스캘럽을 제거하는 단계를 포함한다.
MEMS, 보쉬 프로세스, 딥 트렌치, 스캘럽, 건식 세정공정

Description

반도체 소자의 딥 트렌치 형성 방법{Method of forming a deep trench in Semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 딥 트렌치 형성 방법에 따라 형성된 딥 트렌치에 스캘럽이 발생된 상태를 나타내는 사진.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 딥 트렌치 형성 방법을 설명하기 위한 공정별 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 실리콘 기판 101: 패드 산화막
102: 감광막 패턴 103: 딥 트렌치
103a: 스캘럽이 제거된 딥 트렌치 104: 폴리머
105: 건식 세정공정
본 발명은 반도체 소자의 딥 트렌치(deep trench) 형성방법에 관한 것으로서, 특히, 딥 트렌치의 측벽에 발생하는 스캘럽(scallope)을 제거할 수 있는 반도체 소자의 딥 트렌치 형성 방법에 관한 것이다.
일반적으로, 딥 트렌치는 반도체 소자의 제조공정에 적용되고 있으며, 특히, 미세 구조물이라 칭하는 MEMS(micro electro mechanical system) 구조물에서 많이 사용되고 있다.
상기 MEMS 구조물은, 주로 반도체 제조기술을 응용하여 제조하는데, 미소 광학 및 극한 소자를 이용하여 자기 및 광 헤드와 같은 각종 정보기기 부품에 응용되며, 또한 여러 종류의 마이크로 유체 제어 기술을 이용하여 생명, 의학 분야 및 반도체 제조공정 등에도 응용된다.
이러한 MEMS 구조물을 제작하는 데에 있어서, 딥 트렌치를 식각하는 것이 필수적이다. 통상적으로, 딥 트렌치는 높은 종횡비(High Aspect Ratio)에 보통 20㎛ 이상의 깊이를 갖는 트렌치를 일컫는다.
종래기술에 따른 반도체 소자의 딥 트렌치 형성 방법에 있어서, 상기 딥 트렌치는, 일반적으로 SF6 또는 O2 플라즈마를 이용한, ICP DRIE(Inductive Coupled Plasma Deep Reactive Ion Etching) 공정과 C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션(Passivation) 공정을 수차례 반복 수행하여 형성된다. 이렇게, 실리콘 기판에 식각 공정과 패시베이션 공정을 반복하여 진행하는 것을 보쉬 프로세스(Bosh process)라고 한다.
그러나, 상기 보쉬 프로세스를 적용하는 종래기술에 따른 딥 트렌치 형성방법에서는, 상기 딥 트렌치의 내부에 식각 및 증착작용이 반복됨으로써, 딥 트렌치의 측벽이 울퉁불퉁해지는 스캘럽(scallop)이 발생하는 문제점이 있다.
여기서, 도 1은 종래 기술에 따라 형성된 딥 트렌치에 스캘럽이 발생된 상태를 나타내는 사진이다. 도 1에서 보여지는 바와 같이, 딥 트렌치의 측벽에 발생되는 스캘럽은, 상기 딥 트렌치의 측벽을 거칠게 함으로써, 갭필 특성 및 소자 특성을 저하시키는 원인이 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 딥 트렌치 측벽에 발생하는 스캘럽을 방지하는 반도체 소자의 딥 트렌치 형성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 딥 트렌치 형성 방법은, 실리콘 기판상에 상기 실리콘 기판의 일부분을 노출시키는 패드 산화막 및 식각 마스크를 차례로 형성하는 단계; 상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 딥 트렌치를 형성하는 단계; 상기 식각 마스크를 제거하는 단계; 및 건식 세정공정을 수행하여, 상기 딥 트렌치를 형성하는 과정에서 상기 딥 트렌치의 측벽에 발생하는 스캘럽을 제거하는 단계를 포함한다.
또한, 상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 딥 트렌치를 형성하는 단계에서, SF6 또는 O2 플라즈마를 이용하는 것을 특징으로 한다.
또한, 상기 건식 세정공정은, 300 내지 500 sccm의 O2 및 30 내지 200 sccm의 CF4의 혼합 플라즈마를 이용하여 수행하는 것을 특징으로 한다.
또한, 상기 건식 세정공정은, 800 내지 1000 mTorr의 높은 압력에서, 바이어스 파워 없이 소스 파워만 사용하여 수행하는 것을 특징으로 한다.
또한, 상기 건식 세정공정을 수행하기 전에, 습식 세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 습식 세정 공정은, HF를 이용하여 수행하는 것을 특징으로 한다.
또한, 상기 식각 마스크로서 감광막 또는 질화막을 사용하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시에에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 딥 트렌치 형성 방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(100) 상에 패드 산화막(101)을 증착한다. 다음으로, 상기 패드 산화막(101) 상에, 식각 마스크로서, 상기 실리콘 기판 (100)의 일부분과 대응하는 상기 패드 산화막(101) 부분을 노출시키는 감광막 패턴(102)을 형성한다. 여기서, 상기 식각 마스크로서, 상기한 바와 같이 감광막을 사용하는 대신에 질화막 등을 사용할 수도 있다. 그런 다음, 상기 감광막 패턴(102)을 식각 마스크로 이용하여, 상기 패드 산화막(101)을 식각하여 상기 실리콘 기판(100)의 일부분을 노출시킨다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 감광막 패턴(102)에 의해 노출된 상기 실리콘 기판(100)을 식각하여, 딥 트렌치(103)를 형성한다. 이때, 상기 딥 트렌치(103)는, SF6 또는 O2 플라즈마를 이용한 ICP DRIE 공정과 C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션 공정을 수차례 반복하는 보쉬 프로세스를 적용하여 형성한다. 여기서, 상기 보쉬 프로세스에서 사용되는 SF6 플라즈마의 F(fluorine)에 의해 실리콘 기판(100)이 식각되고, C4F8으로부터 CFx 폴리머(104)가 생성되어, 상기 식각되는 실리콘 기판(100)의 표면에 증착되며, 이러한 과정을 거치는 동안에, 도면에 도시한 바와 같이, 딥 트렌치(103)의 측벽이 울퉁불퉁해지는 스캘럽이 발생되고, 이에 따라 상기 딥 트렌치(103)의 측벽이 거칠어진다.
그 다음에, 도 2c에 도시한 바와 같이, 상기 감광막 패턴(102)을 스트립(strip) 공정으로 제거한다. 이후에, 세정공정을 통해 상기 실리콘 기판(100)의 표면에 잔류된 폴리머(104)와 불순물 등을 제거한다. 상기 폴리머(104)는, HF를 이용하는 습식 세정공정을 통해 제거할 수 있다.
그런 다음, 도 2d에 도시한 바와 같이, 건식 세정공정(105)을 수행하여, 상 기 딥 트렌치(103) 측벽에 발생한 스캘럽을 제거한다. 상기 건식 세정공정(105)은, 상기 폴리머(104)를 제거하기 위한 습식 세정공정 후에, O2 및 CF4의 혼합 플라즈마를 이용하여 수행한다. 이와 같이, O2 및 CF4의 혼합 플라즈마를 이용하는 상기 건식 세정공정이 진행됨에 따라, O2에 의하여 스캘럽이 발생된 딥 트렌치(103)의 표면에 가벼운 산화(lightly oxidation)가 발생되고, CF4의 F에 의하여 상기 산화된 스캘럽부분이 식각됨으로써, 딥 트렌치(103) 식각공정상 발생한 데미지 및 스캘럽이 제거될 수 있다. 이에 따라, 측벽이 매끈한 딥 트렌치(103a)를 형성할 수 있다.
여기서, 상기 건식 세정공정(105)에서 사용되는 O2 및 CF4의 혼합 플라즈마에서, 상기 O2:CF4는 3 내지 8:1의 비율로 혼합하는 것이 바람직하고, O2는 300 내지 500 sccm을, CF4는 30 내지 200 sccm을 사용하는 것이 바람직하다. 특히, 상기 CF4는 100 sccm을 사용하는 것이 더욱 바람직하다. 또한, 상기 건식 세정공정(105)은, 800 내지 1000 mTorr의 고압에서, 바이어스 파워(bias power) 없이 소스 파워(source power)만 사용하여 수행한다.
한편, 상술한 바와 같은, 본 발명의 실시예 따라 제조되는 딥 트렌치는, 상기 MEMS 소자 뿐만 아니라, 반도체 소자의 메모리 분야에서 캐패시터(capacitor)를 형성할 때에도 적용될 수 있고, CIS(CMOS Image Sensor) 등과 같은 로직(Logic) 소자를 형성할 때에도 적용될 수 있다. 여기서, CIS 소자에 상기 딥 트렌치가 적용될 경우, 상기 딥 트렌치는, 포토 다이오드 영역에서의 크로스 토크(cross talk)를 방지하기 위한 아이솔레이션(isolation) 역할을 하게 된다.
이상에서 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 딥 트렌치 형성 방법에 의하면, O2 및 CF4의 혼합 플라즈마를 이용한 건식 세정공정을 수행하여, 딥 트렌치의 측벽에 발생하는 스캘럽을 제거할 수 있다.
따라서, 본 발명은 스캘럽이 완전히 제거되어, 측벽이 매끈한 딥 트렌치를 형성할 수 있으므로, 우수한 갭필 특성을 확보할 수 있게 되고, 나아가 소자의 특성이 저하되는 것을 방지할 수 있다. 또한, 본 발명은 MEMS 뿐만 아니라, 3차원 인테그레이션(integration) 및 SIP(System in Package)에도 응용이 가능하다.

Claims (7)

  1. 실리콘 기판상에 상기 실리콘 기판의 일부분을 노출시키는 패드 산화막 및 식각 마스크를 차례로 형성하는 단계;
    상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하기 위해 SF6 플라즈마를 이용한 ICP DRIE(Inductively Coupled Plasma Deep Reactive Ion Etching) 공정 및 C4F8을 이용한 패시베이션 공정을 반복하는 보쉬 프로세스를 적용하여 딥 트렌치를 형성하는 단계;
    상기 식각 마스크를 제거하는 단계;
    HF를 이용한 습식 세정공정을 수행하여, C4F8을 이용한 패시베이션 공정 시 생성되어 상기 식각되는 실리콘 기판의 표면에 부착된 CFx 폴리머를 제거하는 단계; 및
    O2 및 CF4 의 혼합 플라즈마를 이용한 건식 세정공정을 수행하여, 상기 딥 트렌치를 형성하는 과정에서 상기 딥 트렌치의 측벽에 발생하는 스캘럽을 제거하는 단계를 포함하는 반도체 소자의 딥 트렌치 형성 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 건식 세정공정은, 300 내지 500 sccm의 O2 및 30 내지 200 sccm의 CF4의 혼합 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  4. 제 1항에 있어서,
    상기 건식 세정공정은, 800 내지 1000 mTorr의 높은 압력에서, 바이어스 파워 없이 소스 파워만 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 식각 마스크로서 감광막 또는 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
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