KR101167195B1 - 반도체 소자의 딥 트렌치 형성 방법 - Google Patents

반도체 소자의 딥 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 딥 트렌치(deep Trench) 형성방법에 관한 것으로서, 딥 트렌치의 상부 측벽에 스페이서를 형성하여, 딥 트렌치 형성시에 발생하는 보잉(Bowing)과 언더 컷(Under cut) 현상을 방지하는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 딥 트렌치 형성 방법은, 실리콘 기판상에 상기 실리콘 기판의 일부분을 노출시키는 패드 산화막 및 식각 마스크를 차례로 형성하는 단계; 상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 소정 두께의 트렌치를 형성하는 단계; 상기 식각 마스크를 제거하는 단계; 상기 패드 산화막상에 측벽 스페이서 형성용 보호막을 증착하는 단계; 상기 측벽 스페이서 형성용 보호막을 식각하여 상기 트렌치 상부의 양측벽 에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서에 의해 노출된 실리콘 기판 부분을 식각하여 딥 트렌치를 형성하는 단계; 및 상기 측벽 스페이서를 제거하는 단계를 포함한다.
MEMS, DRIE, 딥 트렌치, 측벽, 스페이서, 보잉

Description

반도체 소자의 딥 트렌치 형성 방법{Method of forming a deep trench in Semiconductor device}
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 딥 트렌치 형성 방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술에 따른 반도체 소자의 딥 트렌치 형성 방법의 문제점을 설명하기 위한 단면도.
도 3은 종래 기술에 따라 형성된 딥 트렌치에 보잉이 발생된 상태를 나타내는 사진.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 딥 트렌치 형성 방법을 설명하기 위한 공정별 단면도.
도 5은 본 발명의 실시예에 따른 반도체 소자의 딥 트렌치 형성을 나타내는 사진.
<도면의 주요 부분에 대한 부호의 설명>
200: 실리콘 기판 201: 패드 산화막
202: 감광막 패턴 203: 트렌치
203a: 딥 트렌치(deep trench) 204: 측벽 스페이서 형성용 보호막
204a: 측벽 스페이서
본 발명은 반도체 소자의 딥 트렌치(deep trench) 형성 방법에 관한 것으로서, 특히 보잉(Bowing) 및 언더컷(Undercut)이 방지된 딥 트렌치 형성에 관한 것이다.
일반적으로, 딥 트렌치는 반도체 소자의 제조공정에 적용되고 있으며, 특히, 미세 구조물이라 칭하는 MEMS(micro electro mechanical system) 구조물에서 많이 사용되고 있다.
상기 MEMS 구조물은 주로 반도체 제조기술을 응용하여 제조하는데, 미소 광학 및 극한 소자를 이용하여 자기 및 광 헤드와 같은 각종 정보기기 부품에 응용되며, 또한 여러 종류의 마이크로 유체 제어 기술을 이용하여 생명, 의학 분야 및 반도체 제조공정 등에도 응용된다.
이러한 MEMS 구조물을 제작하는 데에 있어서, 딥 트렌치를 식각하는 것이 필수적이다. 통상적으로, 딥 트렌치는 높은 종횡비(High Aspect Ratio)에 보통 20㎛ 이상의 깊이를 갖는 트렌치를 일컫는다.
이하, 종래기술에 따른 반도체 소자의 딥 트렌치 형성 방법을 첨부한 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 딥 트렌치 형성 방법을 설명하기 위한 공정별 단면도이고, 도 2는 종래 기술에 따른 반도체 소자의 딥 트렌치 형성 방법의 문제점을 설명하기 위한 단면도이며, 도 3은 종래 기술에 따라 형성된 딥 트렌치에 보잉이 발생된 상태를 나타내는 사진이다.
먼저, 종래의 기술에 따른 반도체 소자의 딥 트렌치 형성 방법은, 도 1a에 도시한 바와 같이, 실리콘 기판(100) 상에 패드 산화막(101)을 성장시킨다. 그런 다음, 상기 패드 산화막(101) 상에 감광막(도시안됨)을 도포한 후, 상기 감광막을 선택적으로 노광 및 현상하여 상기 실리콘 기판(100)의 일부분과 대응하는 패드 산화막(101) 부분을 노출시키는 감광막 패턴(102)을 형성한다. 다음으로, 상기 감광막 패턴(102)을 식각 마스크로 이용하여 상기 패드 산화막(101)을 식각하여 상기 실리콘 기판(100)의 일부분을 노출시킨다.
그 다음에, 도 1b에 도시한 바와 같이, 상기 감광막 패턴(102)에 의해 노출된 상기 실리콘 기판(100)을 식각하여 딥 트렌치(103)를 형성한다. 상기 딥 트렌치(103)의 식각 공정은, 일반적으로 SF6 또는 O2 가스를 사용하여 수행한다.
그러나, 종래기술에 따른 반도체 소자의 딥 트렌치 형성 방법에 있어서, 상기 트렌치(103)의 식각 공정에서 사용되는 가스 이온들의 플럭스(flux)와 밀도(density)에 기인하여, 딥 트렌치(103) 상부에 이온이 투과(trajectory)되고, 이온 일탈(deviation)에 의해 딥 트렌치(103)의 상부의 일부분이 뚫리게 되어, 도 2 및 도 3에 도시된 바와 같이, 딥 트렌치(103)의 측벽이 거칠어지고 굽어 들어가는 언더컷 및 보잉 등의 문제점이 발생하게 된다.
이러한 언더컷 및 보잉은 반도체 소자의 딥 트렌치 형성시, 캐패시던스(Capacitance)의 변화(Variation)을 초래하고, 또는 갭필 특성 및 소자의 특성을 저하시키는 원인이 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 딥 트렌치의 상부의 일부분에 발생하는 보잉 및 언더컷을 방지하는 반도체 소자의 딥 트렌치 형성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 딥 트렌치 형성 방법은, 실리콘 기판상에 상기 실리콘 기판의 일부분을 노출시키는 패드 산화막 및 식각 마스크를 차례로 형성하는 단계; 상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 소정 두께의 트렌치를 형성하는 단계; 상기 식각 마스크를 제거하는 단계; 상기 패드 산화막상에 측벽 스페이서 형성용 보호막을 증착하는 단계; 상기 측벽 스페이서 형성용 보호막을 식각하여 상기 트렌치 상부의 양측벽 에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서에 의해 노출된 실리콘 기판 부분을 식각하여 딥 트렌치를 형성하는 단계; 및 상기 측벽 스페이서를 제거하는 단계를 포함한다.
또한, 상기 식각 마스크를 제거하는 단계 후에, 세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다..
또한, 상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 소정 두께의 트렌치를 형성하는 단계에서, SF6 또는 O2 를 이용한 DRIE 식각공정을 수행하는 것을 특징으로 한다.
또한, 상기 트렌치는 5 내지 10㎛ 의 두께로 식각하는 것을 특징으로 한다.
또한, 상기 측벽 스페이서 형성용 보호막은 200 내지 700Å 의 두께로 증착하는 것을 특징으로 한다.
또한, 상기 측벽 스페이서 형성용 보호막은 산화막 또는 질화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 측벽 스페이서에 의해 노출된 실리콘 기판 부분을 식각하여 딥 트렌치를 형성하는 단계에서, 플라즈마 식각 공정방식을 적용하는 것을 특징으로 한다.
또한, 상기 식각 마스크로서 감광막 또는 질화막을 사용하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 딥 트렌치 형성 방법을 설명하기 위한 공정별 단면도이다.
도 4a에 도시한 바와 같이, 실리콘 기판(200) 상에 패드 산화막(201)을 증착한다. 다음으로, 상기 패드 산화막(201) 상에, 식각 마스크로서, 상기 실리콘 기판(200)의 일부분과 대응하는 상기 패드 산화막(201) 부분을 노출시키는 감광막 패턴(202)을 형성한다. 여기서, 상기 식각 마스크로서, 상기한 바와 같이 감광막을 사용하는 대신에 질화막 등을 사용할 수도 있다. 그런 다음, 상기 감광막 패턴(202)을 식각 마스크로 이용하여 상기 패드 산화막(201)을 식각하여 상기 실리콘 기판(200)의 일부분을 노출시킨다.
그런 다음, 도 4b에 도시한 바와 같이, 상기 감광막 패턴(202)에 의해 노출된 상기 실리콘 기판(200)을 식각하여, 트렌치(203)를 형성한다. 이때, 상기 트렌치(203)는, SF6 및 O2 중 어느 하나를 사용한 플라즈마를 이용한 깊은 반응성 이온 식각(Deep Reacctive Ion Etching: 이하, "DRIE"라 칭함.)공정과 C4F8 등 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션(Passivation) 공정을 수차례 반복하는 보쉬 프로세스(Bosh process)를 적용하여 형성된다. 또한, 상기 트렌치(203)는 5 내지 10㎛ 정도의 두께만 식각하는 것이 바람직하다. 이는, 종래기술에서와 같이 30㎛ 이상의 깊이를 갖는 딥 트렌치를 한번에 식각할 경우에는 보잉의 발생을 피할 수 없기 때문이다.
그 다음에, 도 4c에 도시한 바와 같이, 상기 감광막 패턴(202)을 스트립(strip) 공정으로 제거한다. 이후에, 세정공정을 통해 상기 실리콘 기판(200)상에 잔류된 불순물과 폴리머 등을 제거한다.
그런 다음, 도 4d에 도시한 바와 같이, 상기 트렌치(203)를 포함한 전체 구조상에 측벽 스페이서 형성용 보호막(204)을 증착한다. 이때, 상기 측벽 스페이서 형성용 보호막(204)은 200 내지 700Å 정도의 두께로 증착하는 것이 바람직하고, 상기 측벽 스페이서 형성용 보호막(204)는 산화막 및 질화막 중 어느 하나를 이용하여 형성한다.
그런 다음, 도 4e에 도시한 바와 같이, 상기 측벽 스페이서 형성용 보호막(204)을 식각하여, 트렌치 측벽에 측벽 스페이서(204a)를 형성한다. 상기 측벽 스페이서(204a)는, 플라즈마 식각 공정을 수행하여 형성된다.
그런 다음, 도 4f에 도시한 바와 같이, 상기 스페이서(204a)에 의해 노출된 실리콘 기판(200) 부분을 식각하여, 딥 트렌치(203a)를 형성한다. 이때, 상기 딥 트렌치(203a) 상부에 증착된 측벽 스페이서(204a)가 보호막으로 작용하여, 보잉 및 언더 컷이 없는 딥 트렌치를 형성할 수 있다.
그런 다음, 도 4g에 도시한 바와 같이, 상기 딥 트렌치(203a)의 상부에 증착된 측벽 스페이서(204a)를 선택적으로 제거한다.
그리고, 도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 딥 트렌치는 보잉 및 언더 컷이 없이 형성되는 것을 확인할 수 있다.
한편, 상술한 바와 같은, 본 발명의 실시예 따라 제조되는 딥 트렌치는, 상기 MEMS 소자 뿐만 아니라, 반도체 소자의 메모리 분야에서 캐패시터(capacitor)를 형성할 때에도 적용될 수 있고, CIS(CMOS Image Sensor) 등과 같은 로직(Logic) 소자를 형성할 때에도 적용될 수 있다. 여기서, CIS 소자에 상기 딥 트렌치가 적용될 경우, 상기 딥 트렌치는, 포토 다이오드 영역에서의 크로스 토크(cross talk)를 방지하기 위한 아이솔레이션(isolation) 역할을 하게 된다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 딥 트렌치 형성 방법에 의하면, 딥 트렌치의 측벽에 스페이서를 보호막으로 형성하여, 딥 트렌치 형성시에 발생하는 보잉과 언더 컷을 방지하는 효과가 있다.
따라서, 본 발명은 보잉과 언더 컷을 방지하여 캐패시던스의 안정화를 가져오며, 갭필 특성 및 소자의 특성을 개선할 수 있다. 또한, 본 발명은 MEMS 뿐만 아니라, 3차원 인테그레이션(integration) 및 SiP(System in Package)에도 응용이 가능하다.

Claims (8)

  1. 실리콘 기판상에 상기 실리콘 기판의 일부분을 노출시키는 패드 산화막 및 식각 마스크를 차례로 형성하는 단계;
    상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 기설정된 제1 깊이의 트렌치를 형성하는 단계;
    상기 식각 마스크를 제거하는 단계;
    상기 패드 산화막상에 측벽 스페이서 형성용 보호막을 증착하는 단계;
    상기 측벽 스페이서 형성용 보호막을 식각하여 상기 트렌치의 양측벽에 측벽 스페이서를 형성하는 단계;
    상기 측벽 스페이서에 의해 노출된 상기 제1 깊이의 트렌치 부분을 식각하여 상기 제1 깊이보다 깊은 제2 깊이의 딥 트렌치(deep trench)를 형성하는 단계; 및
    상기 측벽 스페이서를 제거하는 단계를 포함하되,
    상기 제1 깊이의 트렌치는 플라즈마를 이용한 깊은 반응성 이온 식각(DRIE: Deep Reactive Ion Etching)공정과 카본플로라이드(CFx(여기서, x는 양의 정수)) 계열 중 어느 하나를 이용한 측벽 패시베이션(Passivation) 공정을 수차례 반복하는 보쉬 프로세스(Bosh process)에 의해 형성되고, 10㎛를 초과하지 않는 범위에서 형성되는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  2. 제 1항에 있어서,
    상기 식각 마스크를 제거하는 단계 후에,
    세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  3. 제 1항에 있어서,
    상기 식각 마스크에 의해 노출된 상기 실리콘 기판을 식각하여 기설정된 제1 깊이의 트렌치를 형성하는 단계에서,
    SF6 또는 O2 를 이용한 DRIE 식각공정을 수행하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  4. 제 1항에 있어서,
    상기 제1 깊이의 트렌치는 5 내지 10㎛ 의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  5. 제 1항에 있어서,
    상기 측벽 스페이서 형성용 보호막은 200 내지 700Å 의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  6. 제 1항에 있어서,
    상기 측벽 스페이서 형성용 보호막은 산화막 또는 질화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  7. 제 1항에 있어서,
    상기 측벽 스페이서에 의해 노출된 상기 제1 깊이의 트렌치 부분을 식각하여 상기 제1 깊이보다 깊은 제2 깊이의 딥 트렌치를 형성하는 단계에서,
    플라즈마 식각 공정방식을 적용하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
  8. 제 1 항에 있어서,
    상기 식각 마스크로서 감광막 또는 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 딥 트렌치 형성 방법.
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