KR100758641B1

KR100758641B1 - Ｃｍｏｓ 회로가 집적된 실리콘 기판 상에 미세구조물을 형성하는 방법 및 상기 방법에 의하여 형성된 미세 구조물을 포함하는 ｍｅｍｓ 소자

Info

Publication number: KR100758641B1
Application number: KR1020060046590A
Authority: KR
Inventors: 조동일; 고형호
Original assignee: 재단법인서울대학교산학협력재단
Priority date: 2006-04-28
Filing date: 2006-05-24
Publication date: 2007-09-13

Abstract

본 발명은 CMOS 회로가 집적된 단결정 실리콘 기판 상에 미세 구조물을 형성하는 방법에 관한 것이다. 본 발명에서는 CMOS 회로가 집적된 부분을 보호막으로 둘러싸기 때문에, 미세 구조물 형성 시 CMOS 회로가 손상되는 것을 방지할 수 있다.

Description

ＣＭＯＳ 회로가 집적된 실리콘 기판 상에 미세구조물을 형성하는 방법 및 상기 방법에 의하여 형성된 미세 구조물을 포함하는 ＭＥＭＳ 소자 {A method for fabricating a micro structure on silicon substrate with a CMOS circuit, and a MEMS device comprising the micro structure fabricated by the same method}

도 1 내지 도 8은 본 발명의 미세구조물 제조방법에 따른 일실시예의 공정 단면도.

일반적으로, 실리콘 기판 상에 미세 구조물을 형성하는 MEMS (Micro-electro-mechanical System) 기술은 실리콘 공정을 이용하여 시스템의 특정 부위를 마이크로미터 단위의 정교한 형상으로 실리콘 기판 상에 집적 및 형성하는 기술이다. 이러한 MEMS 기술은 박막 증착, 식각 기술, 사진 묘화 기술, 불순물 확산 및 주입 기술 등의 반도체 소자 제조 기술을 기초로 한다.

MEMS 기술 기반의 제품은 크게 MEMS 기술 및 회로 기술이 집적된 iMEMS 타입 제품과, MEMS 기술 및 회로 기술이 분리된 하이브리드 타입의 제품으로 구분할 수 있다.

iMEMS 타입의 제품은 대량 생산에 유리하고, 생산 원가가 낮지만, 박막 기술의 제한으로 인하여 상대적으로 성능이 열악하다.

하이브리트 타입은 벌크 마이크로머시닝 기술을 이용하여 MEMS 구조물을 별도로 제작할 수 있어서 높은 성능을 얻을 수 있으나, 패키징 단가가 높다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명에서는 CMOS 회로가 집적된 부분을 보호막으로 둘러싸기 때문에, 미세 구조물 형성 시 CMOS 회로가 손상되는 것을 방지할 수 있다.

따라서, 본 발명의 목적은 CMOS 회로가 형성된 단결정 실리콘 기판 상에 미세 구조물을 형성하는 방법을 제공하기 위한 것이다. 또한, 본 발명의 목적은 CMOS 회로 및 미세 구조물이 형성된 MEMS 소자에 관한 것이다.

본 발명은 단결정 실리콘 기판 상에 미세 구조물을 형성하는 방법에 관한 것이다.

더욱 구체적으로 본 발명은,

CMOS 회로가 집적된 단결정 실리콘 기판에서 상기 CMOS 회로 부분을 제1보호 막으로 적층하는 단계(a);

상기 기판 상에서 미세 구조물이 형성될 부분에 마스크층을 형성한 후 패터닝하는 단계(b);

상기 마스크층을 사용하여 상기 기판을 식각하여, 트렌치를 형성하는 단계(c);

상기 형성된 트렌치의 측벽에 제2보호막을 형성하는 단계(d);

상기 트렌치의 바닥면에 형성된 상기 제2보호막을 제거하는 단계(e);

상기 제2보호막을 식각 마스크로 사용하여 상기 기판을 소정 깊이로 추가로 식각하는 단계(f);

상기 기판을 습식식각하여 상기 추가로 식각된 트렌치의 바닥면에 캐비티(cavity)를 형성시킴으로써, 미세구조물을 상기 바닥면으로부터 부유시키는 단계(g); 및

상기 제2보호막을 제거하는 단계(h)를 포함한다.

또한, 본 발명은 상기한 방법에 의하여 단결정 실리콘 기판 상에 CMOS 회로 및 미세 구조물이 형성된 MEMS 소자에 관한 것이다.

단결정 실리콘 기판으로는 기계적으로 매우 안정한 <111> 실리콘 기판을 사용하는 것이 바람직하다.

이하에서는, 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다. 그러나, 본 발명이 하기 실시예에 의하여 제한되는 것은 아니다.

도 1 내지 도 8은 본 발명에 따라 CMOS 회로가 집적된 단결정 실리콘 기판상에 미세 구조물을 제조하기 위한 공정을 도시한 공정 단면도이다. 본 실시예에서는 전극 간 절연을 위하여 SOI(silicon on insulator) 기판을 사용한다.

도 1은 CMOS 회로(10)가 집적되어 있으며, 중간층에 절연막으로서 산화막(120)이 형성되어 있는 SOI 기판(110)을 도시한 것이다.

상기 CMOS 회로(10)는 게이트 폴리실리콘(12), 금속(14), 액티브 영역(16), 게이트 산화막(18), 절연막(20), 및 필드산화막(22) 등으로 구성된다. 상기 CMOS 회로는 표준 CMOS 공정 절차를 그대로 따라서 집적시킬 수 있으므로, 여기에서는 CMOS 회로에 대한 상세한 설명을 생략한다.

다만, 이온 주입 공정의 경우 <111> 기판은 에너지 밴드 및 전자 이동도가 <100> 기판과 상이하므로, <111> 기판에 최적화된 이온 주입량을 적절히 선택하여 공정을 수행한다.

상기한 바와 같이 CMOS 회로(10)가 집적된 단결정 실리콘 기판(110)에서 상기 CMOS 회로 부분(10)을 제1보호막(24)으로 적층한다(도 2). 상기 제1보호막으로는 MEMS 공정 중 고온에서도 균열 및 스트레스가 발생하지 않도록 실리콘산화막/실리콘질화막/실리콘산화막으로 이루어진 삼중막 구조를 증착시키는 것이 바람직하다. 상기 삼중막 구조의 제1보호막(24)은 이후 MEMS 공정에서도 제거되지 않을 정도로 두껍게 증착되어야 한다. 바람직하게는 3㎛ 이상 증착한다. 또한, 상기 제1보호막은 이후 MEMS 공정 중 습식식각 때에도 제거되지 않도록 알칼리 수용액에 내성이 강한 물질을 사용하는 것이 바람직하다.

이후, 상기 기판(110) 상에서 미세 구조물이 형성될 부분에 마스크층을 형성하고, 패터닝한다. 이후, 상기 마스크층을 식각 마스크로 사용하여 상기 기판(110)을 깊은 실리콘 식각장치(deep silicon etcher)를 사용하여 고종횡비(high aspect ratio)로 식각하여 트렌치를 형성한다(도 3).

이후, 상기 형성된 트렌치의 측벽에 제2보호막(130)을 형성한다(도 4). 실리콘산화막/실리콘질화막이 중첩된 구조의 제2보호막(130)을 형성하며, 알칼리 수용액에서도 식각되지 않도록 충분한 두께로 식각한다. 바람직하게는, 상기 고종횡비의 트렌치에 증착될 수 있도록, 스텝 커버리지가 우수한 저온 산화막을 먼저 증착한다. 상기 저온 산화막은 알칼리 수용액에서 식각될 수 있으므로, 실리콘 질화막을 추가로 증착한다. 실리콘산화막과 실리콘질화막의 스트레스가 서로 반대이므로, 전체적인 스트레스가 보상되는 효과가 있다.

이후, 트렌치 바닥면에 형성된 제2보호막(130)을 식각하여 제거한다. 고종횡비의 트렌치 바닥면은 식각율이 현저히 떨어지기 때문에, 상부 식각율의 4 내지 5 배 이상의 과도 식각을 통하여 트렌지 보호막의 바닥면을 식각한다(도 5).

이후, 깊은 실리콘 식각을 사용하여 기판(110)의 절연막(120)까지 식각을 수행한다(도 6). 이와 같이 추가로 식각된 높이는, MEMS 구조물과 SOI 기판(110)의 하부 레이어 사이의 간격이 되며, 상기 간격을 조절함으로써, MEMS 구조물의 공기 마찰 계수를 조절할 수 있다.

이후, 상기 기판(110)을 예를 들어, 알칼리 수용액으로 수평방향으로 습식식각하여, 상기 기판의 바닥면 상에 캐비티(140)를 형성시킴으로써, 미세구조물을 상 기 바닥면으로부터 부유시킨다(도 7). 습식 식각을 통하여 MEMS 구조물을 균일한 두께로 제작할 수 있으며, 미세 구조물이 원치 않는 방향으로 식각되는 것을 방지하여 수율 및 성능을 향상시킬 수 있다. 식각된 구조물은 도시되어 있는 바와 같이 평평한 바닥면을 가지며, 이는 MEMS 구조물의 대칭성을 높여서 기계적 안정성을 높인다.

이후, 상기 제2보호막(130)을 제거한다(도 8). 이 때, CMOS 회로를 보호하는 제1보호막(24)은 제거되지 않도록 한다.

이러한 공정을 통하여, CMOS 회로를 보호하면서, 기판 상에 미세 구조물을 형성할 수 있다.

본 발명은 CMOS 회로가 형성된 단결정 실리콘 기판 상에 미세 구조물을 형성하는 방법에 관한 것이다. 본 발명에서는 CMOS 회로가 집적된 부분을 보호막으로 둘러싸기 때문에, 미세 구조물 형성 시 CMOS 회로가 손상되는 것을 방지할 수 있다.

Claims

CMOS 회로가 형성된 단결정 실리콘 기판 상에 미세 구조물을 형성하는 방법으로서,

CMOS 회로가 집적된 단결정 실리콘 기판에서 상기 CMOS 회로 부분을 제1보호막으로 적층하는 단계(a);

상기 기판 상에서 미세 구조물이 형성될 부분에 마스크층을 형성한 후 패터닝하는 단계(b);

상기 마스크층을 사용하여 상기 기판을 식각하여, 트렌치를 형성하는 단계(c);

상기 형성된 트렌치의 측벽에 제2보호막을 형성하는 단계(d);

상기 트렌치의 바닥면에 형성된 상기 제2보호막을 제거하는 단계(e);

상기 제2보호막을 식각 마스크로 사용하여 상기 기판을 소정 깊이로 추가로 식각하는 단계(f);

상기 기판을 습식식각하여 상기 추가로 식각된 트렌치의 바닥면에 캐비티(cavity)를 형성시킴으로써, 미세구조물을 상기 바닥면으로부터 부유시키는 단계(g); 및

상기 제2보호막을 제거하는 단계(h)를 포함하는 것을 특징으로 하는 미세 구조물 형성 방법.
제 1 항에 있어서, 상기 단결정 실리콘 기판은 <111> 실리콘 기판인 것을 특징으로 하는 미세 구조물 형성 방법.
제 1 항에 있어서, 상기 단계(a)에서 상기 제1보호막은 알칼리 수용액에 내성이 있는 물질인 것을 특징으로 하는 미세 구조물 형성 방법.
제 1 항에 있어서, 상기 단계(a)에서 상기 제1보호막은 3㎛ 이상으로 증착되는 것을 특징으로 하는 미세 구조물 형성 방법.
제 1 항에 있어서, 상기 단계(a)에서 상기 제1보호막은 실리콘산화막, 실리콘 질화막 및 실리콘산화막의 삼중막 구조인 것을 특징으로 하는 미세 구조물 형성 방법.
제 1 항에 있어서, 상기 단계(d)에서 상기 제2보호막은 알칼리 수용액에 내성이 있는 물질인 것을 특징으로 하는 미세 구조물 형성 방법.
제 1 항에 있어서, 상기 단계(d)에서 상기 제2보호막은 실리콘산화막 및 실리콘 질화막의 이중막 구조인 것을 특징으로 하는 미세 구조물 형성 방법.
제 1 항 내지 제 7 항 중 어느 한 항에 따른 미세 구조물 형성 방법에 의하여 형성된 미세구조물 및 CMOS 회로를 포함하는 것을 특징으로 하는 MEMS 소자.