TW202025290A - 乾式蝕刻方法 - Google Patents

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Abstract

本發明之乾式蝕刻方法之特徵在於：其係針對形成於基板上之矽氧化物層與矽氮化物層之積層膜，經由形成於上述積層膜上之具有特定之開口圖案之遮罩，將乾式蝕刻劑電漿化而進行施加絕對值500 V以上之負直流自給偏壓之蝕刻，從而形成相對於上述積層膜垂直之方向之貫通孔，上述乾式蝕刻劑至少包含C3 F6 、Cx Hy Fz 所表示之含氫飽和氟碳及氧化性氣體，上述乾式蝕刻劑所包含之上述含氫飽和氟碳之體積為上述乾式蝕刻劑所包含之上述C3 F6 之體積之0.1～10倍之範圍。

Description

乾式蝕刻方法
本發明係關於一種使用包含含氟不飽和烴之乾式蝕刻劑之乾式蝕刻方法。
目前，於半導體製造中，微細化逐漸接近物理極限，為了彌補該情況，正在開發使構造物於高度方向上積層而集成之方法。發現該傾向於NAND快閃記憶體中尤其顯著，三維NAND快閃記憶體之研究開發活躍化。
例如，三維NAND快閃記憶體採用如下構造：多晶矽(以下稱為poly-Si或p-Si)層與矽氧化物(以下稱為SiOx )層於基板上交替地積層多層，且於相對於積層膜垂直之方向上埋入成為電極之構造物。然而，於實際製作此種元件之情形時，由於作為基底之基板與積層膜所包含之層均為Si，故於積層膜之蝕刻步驟中，對基板造成損壞，難以僅對包含p-Si與SiOx 之積層膜進行蝕刻加工。
因此，業界亦正研究使用包含氮化矽(以下稱為SiN)與SiOx 之積層膜代替包含p-Si與SiOx 之積層膜之NAND快閃記憶體。該情形之製作方法之一例中，如圖1(a)所示，預先於基板4上製作包含SiN層1與SiOx 層2之交替積層膜，如圖1(b)所示，藉由蝕刻加工而於相對於積層膜垂直之方向上製作貫通孔5。其後，雖未圖示，但進行去除SiN層、形成閘極之步驟等。
於相對於該積層膜之層垂直之方向上形成貫通孔之步驟中，業界正研究對於SiN與SiO2 之交替積層膜，以分別獨立之步驟交替重複進行SiN之蝕刻與SiO2 之蝕刻而形成貫通孔之步驟。
然而，若以獨立之步驟對每層進行蝕刻，則隨著積層數之增加，步驟數亦大幅增加。又，若僅為先前之CF系之氣體，則SiN之蝕刻速度較慢，根據情形不同，SiN層上產生沈積，無法獲得所需之蝕刻形狀。因此，如專利文獻1所示，於對包含至少1層氧化矽膜層與至少1層氮化矽膜層之積層膜進行蝕刻之方法中，亦存在使用藉由包含CF系之氣體與CHF系之氣體之混合氣體而以1次電漿蝕刻同時蝕刻不同種類之層之方法之情況。
又，專利文獻2中揭示有如下乾式蝕刻方法：其係針對形成於基板上之矽氧化物層與矽氮化物層之積層膜，將乾式蝕刻劑電漿化而進行施加500 V以上之偏壓之蝕刻，從而形成相對於該層垂直之方向之貫通孔，該乾式蝕刻劑包含HFO-1234ze(E)與Cx Fy (x=2～5之整數、y=2、4、6、8、或10、y≦2x)所表示之不飽和全氟碳與氧化性氣體，且上述乾式蝕刻劑中包含之上述不飽和全氟碳之體積為上述乾式蝕刻劑中包含之上述C3 H2 F4 之體積之0.1～10倍之範圍。
專利文獻3中揭示有一種乾式蝕刻方法，其係將六氟丙烯與二氟甲烷之混合氣體電漿化，相對於矽氮化物而選擇性地蝕刻矽氧化物。
專利文獻4中揭示有一種乾式蝕刻方法，其係將包含六氟丙烯與氧氣之乾式蝕刻氣體電漿化，並對矽氧化物或矽氮化物等矽系材料進行蝕刻。  先前技術文獻 專利文獻
專利文獻1：日本專利特開2003-86568號公報 專利文獻2：日本專利特開2017-50529號公報 專利文獻3：日本專利特表2001-517868號公報 專利文獻4：日本專利特開2017-92357號公報
如上所述，專利文獻1中揭示有以設置於不同種類之積層膜上部之抗蝕劑為遮罩，藉由包含以C4 F8 為代表之CF系之氣體與含氫之CHF系之氣體之混合氣體而以1次電漿蝕刻同時進行蝕刻之方法。然而，該等方法中，無法充分地獲得與遮罩之蝕刻選擇性，且於積層膜之膜厚較厚之情形時，存在遮罩無法承受至蝕刻結束之問題。又，於該蝕刻過程中亦存在側壁保護膜之形成不充分、產生彎曲等蝕刻形狀異常之問題。尤其於SiN層之蝕刻速度與SiOx 層之蝕刻速度相比過大之情形時，除各向異性蝕刻以外，亦進行SiN層之各向同性之蝕刻，存在引起蝕刻形狀之異常之情況。
又，專利文獻3中，由於選擇性地蝕刻矽氧化物，故無法於SiN與SiO2 之積層膜上形成貫通孔。又，於如專利文獻4般為六氟丙烯與氧氣之電漿之情形時，如本案之比較例1所研究，矽氧化物之蝕刻速度較矽氮化物之蝕刻速度快，故仍不適合於SiN與SiO2 之積層膜上形成貫通孔之步驟。
另一方面，據專利文獻2所記載，藉由使用包含HFO-1234ze(E)與Cx Fy (x=2～5之整數、y=2、4、6、8、或10、y≦2x)所表示之不飽和全氟碳與氧化性氣體之蝕刻氣體，而可有效地控制SiN層與SiOx 層之蝕刻速度，且亦可抑制產生蝕刻形狀之異常。
且說，於一般之半導體元件中，為了防止因被蝕刻而成之孔之底部殘存被蝕刻層導致之接觸(導電)不良，一般而言將蝕刻時間延長1.1～2倍左右而以超出需要之程度進行蝕刻。然而，另一方面，為了防止產生過度之蝕刻，而於孔底部預先形成蝕刻終止層。該情況於形成較多之被稱為3DNAND之元件之構造時亦相同。即，於上述積層膜蝕刻中雖存在高縱橫比且深度數μm之蝕刻步驟，但亦需要利用存在於孔底部、即存在於貫通孔之底部之數nm至數十nm左右之蝕刻終止層使過度之蝕刻停止。
蝕刻終止層所使用之材質取決於前後之步驟或元件整體之構造，故不能一概而論，但多數情形使用單晶Si、多晶Si(以下稱p-Si)、W、WSi、Ti、TiN或TiOx 等。
本發明者使用專利文獻2中記載之方法，結果獲知，於高縱橫比之積層膜之蝕刻步驟中確實可無形狀不良地進行蝕刻，但另一方面，氟碳膜於蝕刻終止層上過度堆積而成為蝕刻殘渣，結果存在產生孔底部之接觸不良之情形。
認為只要為縱橫比為10左右較淺之孔，則藉由蝕刻步驟後之灰化或加熱而使得蝕刻終止層上之氟碳膜亦得以去除，但於縱橫比20以上之較深之孔之情形時，無法有效地去除，存在殘存之情形。
就該等情況出發，業界期待於縱橫比20以上之高縱橫比蝕刻步驟中亦可進行無形狀異常之蝕刻、且蝕刻終止層上不產生過度之沈積之蝕刻方法。
本發明係鑒於上述問題點而成者，提供一種可將用SiN之蝕刻速度除以SiOx 之蝕刻速度之值(SiN/SiOx 蝕刻速度比)任意地控制於0.90～1.5之間，且無蝕刻殘渣之蝕刻方法。
本發明者等為達成上述目的而進行各種研究，結果發現，於形成相對於基板上交替地積層多層SiN與SiOx 而成之被蝕刻層垂直之貫通孔之步驟中，藉由使用以特定之比率至少包含C3 F6 與碳數為1～4之含氫飽和氟碳之乾式蝕刻劑進行電漿蝕刻，而可將用SiN之蝕刻速度除以SiOx 之蝕刻速度之值(SiN/SiOx 蝕刻速度比)任意地控制於0.90以上1.5以下之間，且具有與蝕刻終止層之選擇性，同時抑制於該層上之過度之沈積，從而完成本發明。
即，本發明提供一種乾式蝕刻方法，其特徵在於：其係針對形成於基板上之矽氧化物層與矽氮化物層之積層膜，經由形成於上述積層膜上之具有特定之開口圖案之遮罩，將乾式蝕刻劑電漿化而進行施加絕對值為500 V以上之負直流自給偏壓之蝕刻，從而形成相對於積層膜垂直之方向之貫通孔，上述乾式蝕刻劑至少包含C3 F6 、Cx Hy Fz (x為1以上4以下之整數、y為1以上2x+1以下之整數、z為2x+2-y所表示之整數)所表示之含氫飽和氟碳及氧化性氣體，且上述乾式蝕刻劑中包含之上述含氫飽和氟碳之體積為上述乾式蝕刻劑中包含之上述C3 F6 之體積之0.1～10倍之範圍。
以下對本發明之實施方法進行說明。再者，本發明之範圍並不限定於該等說明，除以下例示以外，亦可於不損害本發明之要旨之範圍內進行適當變更而實施。
本發明之乾式蝕刻方法中，如圖1(a)所示，於基板4之上預先製作包含SiN層1與SiOx 層2之交替積層膜、及具有特定之開口圖案之遮罩3，如圖1(b)所示，經由遮罩3藉由蝕刻加工而於相對於積層膜垂直之方向、即相對於基板4垂直之方向上製作貫通孔5。此處，交替積層膜就實用性方面而言為32層或48層之積層膜，故貫通孔5為縱橫比(用貫通孔之深度a除以遮罩3之開口部之寬度b所得之值)為20以上之非常細長之孔。再者，SiOx 之x為1以上2以下，但SiOx 通常為SiO2 。又，SiN於化學式中由SiNx (x為0.3以上9以下)所表示，通常為Si3 N4 。
本發明之乾式蝕刻方法中，藉由使用包含C3 F6 、Cx Hy Fz (x為1以上4以下之整數、y為1以上2x+1以下之整數、z為2x+2-y所表示之整數)所表示之含氫飽和氟碳及氧化性氣體且C3 F6 與上述含氫飽和氟碳之混合比以體積比計為1：0.1～10之範圍之乾式蝕刻劑進行電漿蝕刻，而蝕刻形成於基板上之SiOx 層與SiN層之積層膜。作為所使用之基板4，並無特別限定，可使用矽晶圓。再者，作為構成遮罩3之材料，可使用包含非晶形碳或光硬化性樹脂之光阻劑。
作為Cx Hy Fz 所表示之含氫飽和氟碳，例如可列舉：CHF3 、CH2 F2 、CH3 F、C2 HF5 、C2 H2 F4 、C2 H3 F3 、C2 H4 F2 、C2 H5 F、C3 HF7 、C3 H2 F6 、C3 H3 F5 、C3 H4 F4 、C3 H5 F3 、C3 H6 F2 、C3 H7 F、C4 H9 F、C4 H8 F2 、C4 H7 F3 、C4 H6 F4 、C4 H5 F5 、C4 H4 F6 、C4 H3 F7 、C4 H2 F8 及C4 HF9 。
若Cx Hy Fz 中包含之H原子相對於C原子之量較多，則有SiN層之蝕刻速度變得過快之傾向，故較佳為CHF3 、CH2 F2 、C2 HF5 、C2 H2 F4 、C2 H3 F3 、C3 HF7 、C3 H2 F6 、C3 H3 F5 、C3 H4 F4 ，就添加量少量即可之方面而言，尤佳為CH2 F2 、C2 H2 F4 、C2 H3 F3 、C3 HF7 、C3 H2 F6 、C3 H3 F5 。
再者，C3 F6 所表示之氟碳中存在結構異構物、即直鏈之六氟丙烯與環狀之環六氟丙烷。於本發明中，可單獨使用任一結構，或可使用兩者之混合物。
如C3 H2 F4 、即1,3,3,3-四氟丙烯之含氫不飽和氟碳於分子中具有不飽和鍵，故於電漿中聚合而高分子化，並堆積於貫通孔之側壁形成保護膜。該保護膜有隨著氫數增加、其膜厚變厚之傾向。另一方面，六氟丙烯雖然與C3 H2 F4 同樣地形成保護膜，但其厚度較C3 H2 F4 薄。認為其理由在於，於使用C3 F6 之情形時，具有與蝕刻終止層之選擇性，並且於積層膜上之過度之沈積得以抑制。
另一方面，對使用廣泛用作蝕刻氣體之C4 F6 或c-C4 F8 代替C3 F6 之情形進行研究。於使用C4 F6 之情形時，由於C4 F6 包含2個雙鍵，故與雙鍵為1個之C3 F6 或C3 H2 F4 相比聚合更易進行，因此易形成過度之保護膜。因此，為了進行有效果之蝕刻，不得不將O2 等氧化性氣體濃度設定為相對較高，結果無法獲得與遮罩之充分之選擇性。又，於使用c-C4 F8 之情形時，由於聚合性較低，故保護膜之形成不易進行，因此同樣無法獲得與遮罩之充分之選擇性。
就獲得充分之蝕刻率之方面而言，相對於除C3 F6 與Cx Hy Fz 以外亦包含後文敍述之氧化性氣體、惰性氣體等之乾式蝕刻劑之總流量，C3 F6 之濃度較佳為1體積%以上，尤佳為5體積%以上。又，較佳為乾式蝕刻劑中之C3 F6 與Cx Hy Fz 之濃度之合計為總流量之5體積%以上。另一方面，若C3 F6 與Cx Hy Fz 之濃度之合計超過總流量之60體積%，則無法確保充分之比率之氧化性氣體之濃度，雖然包含較多高價之含氟不飽和烴，但蝕刻率未上升，就成本效益之方面而言欠佳。
又，C3 F6 與Cx Hy Fz 所表示之含氫飽和氟碳之混合比較佳為以體積比計為1：0.1以上10以下，更佳為1：0.2以上5以下，尤佳為1：0.4以上3以下。若Cx Hy Fz 所表示之含氫飽和氟碳過多，則SiOx 之蝕刻速度降低，並且SiN層之朝水平方向之等方性蝕刻速度較大上升，存在貫通孔之側壁上產生凹凸、無法獲得所需之蝕刻形狀之情況。
於本發明中，由於可任意地控制SiN層與SiOx 層之蝕刻速度，故可以一個步驟蝕刻SiN層與SiOx 層之積層膜。進而，由於蝕刻速度相同，故形成於積層膜之孔之壁(內面)之凹凸較少，且可於積層膜上形成上部與下部孔徑均勻之孔。
又，向乾式蝕刻劑中添加氧化性氣體。作為氧化性氣體，可使用O2 、O3 、CO、CO2 、COCl2 、COF2 、NO2 、Ca Fb Ic (a為1以上3以下之整數、b與c為1以上之整數、b+c≦2a+2、b+c為偶數)等。尤其就獲得、操作之容易度而言，較佳為使用氧氣。氧化性氣體之添加量較佳為蝕刻劑整體之1體積%以上50體積%以下，更佳為2體積%以上30體積%以下，尤佳為5體積%以上10體積%以下。
又，為了降低成本且提高操作之安全性，乾式蝕刻劑中較佳包含惰性氣體。作為惰性氣體，可使用氬氣、氦氣、氖氣、氪氣、氙氣之稀有氣體類或氮氣。其中，就獲得之容易度或相互作用較少之方面而言，尤佳為氬氣。
又，乾式蝕刻劑可僅由C3 F6 、含氫飽和氟碳、氧化性氣體及惰性氣體構成。
產生之負直流自給偏壓為了於相對於層之垂直方向上進行直線性之較高之蝕刻，而要求絕對值為500 V以上，較佳為絕對值為1000 V以上。負直流自給偏壓之絕對值越高則越可減少旁側蝕刻，但另一方面，若負直流自給偏壓之絕對值超過10000 V，則對基板之損壞變大而欠佳。
關於蝕刻氣體中含有之氣體成分，可分別獨立地導入至腔室內，或亦可預先作為混合氣體調整之後導入至腔室內。導入至反應腔室之乾式蝕刻劑之總流量可根據反應腔室之容積、及排氣部之排氣能力，考慮上述濃度條件與壓力條件而適當選擇。
為了獲得穩定之電漿、及為了提高離子之直線性而抑制旁側蝕刻，進行蝕刻時之壓力較佳為10 Pa以下，更佳為5 Pa以下，尤佳為1 Pa以下。另一方面，若腔室內之壓力過低，則游離離子變少而無法獲得充分之電漿密度，因此較佳為0.05 Pa以上。
又，進行蝕刻時之基板溫度較佳為50℃以下，尤其是為了進行各向異性蝕刻，較理想為設為20℃以下。若為超過50℃之高溫，則於側壁生成之以氟碳自由基為主成分之保護膜之量減少，進行各向同性蝕刻之傾向增強，無法獲得必需之加工精度。又，有抗蝕劑等遮罩材被顯著蝕刻之情況。
若考慮元件製造製程之效率，蝕刻時間較佳為60分鐘以內。此處，蝕刻時間係指於腔室內產生電漿、並使乾式蝕刻劑與試樣反應之時間。
積層膜中之層數或形成之貫通孔之深度並無特別限定，就獲得利用積層之集成效果之方面而言，較佳為層數為6層以上，且貫通孔之深度為0.5 μm以上。
又，使用本發明之乾式蝕刻劑之蝕刻方法可不限定於電容耦合型電漿(CCP)蝕刻、反應性離子蝕刻(RIE)、感應耦合型電漿(ICP)蝕刻、電子回旋共振(ECR)電漿蝕刻及微波蝕刻等各種蝕刻方法而進行。
又，於包含SiN層與SiOx 層之交替積層膜上形成貫通孔時，可使乾式蝕刻劑中包含之C3 F6 與Cx Hy Fz 之組成於蝕刻步驟中階段性地或週期性地變化。
進而，於形成貫通孔時，可包括不向乾式蝕刻劑添加Cx Hy Fz 而進行蝕刻之步驟、即使用包含C3 F6 與氧化性氣體之乾式蝕刻劑進行蝕刻之步驟。
作為一例，例如考慮於蝕刻至交替積層膜之一半左右(例如，交替積層膜之厚度之1/2～5/8)時，使用添加有Cx Hy Fz 之乾式蝕刻劑進行蝕刻，並於切削一半左右之交替積層膜之後，使用減少Cx Hy Fz 之量或不添加Cx Hy Fz 之乾式蝕刻劑進行蝕刻。 藉由該方法，於開始切削不易進行水平方向之SiN蝕刻之貫通孔之階段，可添加Cx Hy Fz 進行高速蝕刻，於切削完水平方向之SiN蝕刻成為問題之貫通孔之階段，藉由不向乾式蝕刻劑中添加Cx Hy Fz 、或減少添加之量，而可抑制水平方向之SiN蝕刻並蝕刻交替積層膜。即，可一面防止朝水平方向之SiN蝕刻，一面縮短形成貫通孔所需之時間。
又，作為其他例，考慮於蝕刻交替積層膜之SiN層時應用本發明之蝕刻方法，於蝕刻SiOx 層時，不添加Cx Hy Fz 而進行蝕刻。 藉由該方法，於蝕刻SiN層時，可利用與SiO2 蝕刻速度相比SiN蝕刻速度較快之添加有Cx Hy Fz 之乾式蝕刻劑蝕刻SiN，蝕刻SiOx 層時，利用不添加Cx Hy Fz 之乾式蝕刻劑降低SiN之蝕刻速度，藉此可抑制SiN層之橫向蝕刻。 再者，該方法中，需要根據SiN層與SiOx 層之積層數而改變供給之乾式蝕刻劑，但只要切換供給Cx Hy Fz 與否即可改變乾式蝕刻劑，因此各層之蝕刻方法之切換不需要大規模之作業，步驟不再那般繁雜。
於本發明之蝕刻方法中，較佳為使用SiN之蝕刻速度除以SiOx 之蝕刻速度之值(SiN/SiOx 蝕刻速度比)為0.90以上1.5以下，更佳為1以上1.3以下。
又，於本發明之蝕刻方法中，蝕刻時形成於基板上之來自乾式蝕刻劑之氟碳膜之生成速度較佳為1 nm/min以下，更佳為0.5 nm/min以下。
又，於本發明之蝕刻方法中，作為用矽氧化物之蝕刻速度除以抗蝕劑之蝕刻速度所得之值即SiOx/抗蝕劑蝕刻速度比較佳為3以上，更佳為5以上，尤佳為8以上。
進而，本發明之蝕刻方法對遮罩亦具有較高之選擇性。因此，可將本發明之蝕刻方法用於製造三維NAND快閃記憶體之過程中於SiN與SiOx 之交替積層膜中形成縱橫比超過20之貫通孔之步驟。其結果為，可抑制積層膜中所形成之貫通孔內所露出之SiN層之過度之等方性蝕刻，於如縱橫比超過20之貫通孔之蝕刻時亦防止蝕刻形狀之異常，且實現良好之電氣特性。
再者，於藉由本發明之蝕刻方法於包含SiN層與SiOx 層之交替積層膜上形成貫通孔後，為了去除由堆積於貫通孔之側壁等之Cx Fy 等生成之反應性產物或遮罩，而可進行利用由包含氧氣之處理氣體生成之電漿進行灰化之灰化步驟。  實施例
以下列舉本發明之實施例及比較例，但本發明並不受以下實施例所限制。
[實施例1] (蝕刻步驟) 圖2係實施例、比較例中使用之反應裝置10之概略圖。腔室11內設置有具有保持試樣18之功能且亦作為載置台發揮作用之下部電極14、上部電極15及壓力計12。又，腔室11上部連接有氣體導入口16。腔室11內可調整壓力，且可藉由高頻電源(13.56 MHz)13激發乾式蝕刻劑。藉此，可使激發之乾式蝕刻劑與設置於下部電極14上之試樣18接觸而對試樣18進行蝕刻。以如下方式構成：若於導入乾式蝕刻劑之狀態下自高頻電源13施加高頻電力，則可由電漿中之離子與電子之轉移速度之差而於上部電極15與下部電極14之間產生被稱為自給偏壓之直流電壓。腔室11內之氣體經由氣體排出管線17排出。
作為試樣18，將具有SiN層之矽晶圓A、及具有SiO2 層之矽晶圓B、具有光阻膜之矽晶圓C、具有TiN層之矽晶圓D、具有W層之矽晶圓E設置於載置台上。SiN層或SiO2 層及W層係藉由CVD法製作，TiN層係藉由濺鍍法製作。
此處，作為蝕刻劑，分別以相對於總流量為10體積%、5體積%、15體積%、70體積%將C3 F6 (六氟丙烯)、CHF3 、O2 及Ar加以混合，設為合計100 sccm，使其流通，以400 W施加高頻電力使蝕刻劑電漿化，藉此進行蝕刻。再者，壓力為1 Pa，施加電力為1.0 W/cm2 ，負直流自給偏壓之絕對值為1000 V，時間為2分鐘。
根據矽晶圓A之SiN層、矽晶圓B之SiO2 層及矽晶圓C之抗蝕膜之蝕刻前後之厚度變化而求出蝕刻速度。又，測定堆積於矽晶圓D之TiN層與矽晶圓E之W層之氟碳膜(CFn膜)之厚度。
[實施例2～12、比較例1～6] 使用CHF3 、CH2 F2 、CH3 F、C3 H3 F5 (1,1,1,3,3-五氟丙烷、HFO-245fa)、C3 H2 F4 (HFO-1234ze(E))、C4 F6 (六氟1,3丁二烯)、CF4 作為添加氣體，以表1中記載之比率加以混合，除此以外，於與實施例1相同之條件下進行蝕刻。
將各實施例、比較例之結果記載於表1。表1中之蝕刻速度比為用SiN之蝕刻速度除以SiOx 之蝕刻速度之值(SiN/SiOx 比)，蝕刻選擇比為用SiOx 之蝕刻速度除以抗蝕劑之蝕刻速度之值(SiOx /抗蝕劑比)。 [表1]
   主蝕刻氣體 添加氣體 氧化性氣體 惰性氣體 SiOx 蝕刻速度 [nm/min] SiN蝕刻速度 [nm/mm] 抗蝕劑蝕刻速度 [nm/min] CFn膜厚(TiN膜上) [nm] CFn膜厚(W膜上) [nm] 蝕刻速度比 (SiN/SiOx ) 蝕刻選擇比 (SiOx /抗蝕劑)
分子式 濃度 [體積%] 分子式 濃度 [體積%] 分子式 濃度 [體積%] 分子式 濃度 [體積%]
實施例1 C3F6 10 CHF3 5 O2 15 Ar 70 168.5 150.9 54.4 ＜1 ＜1 0.90 3.10
實施例2 C3F6 10 10 O2 20 Ar 60 170.1 155.5 49.5 ＜1 ＜1 0.91 3.44
實施例3 C3F6 10 20 O2 30 Ar 40 172.9 161.4 49.7 ＜1 ＜1 0.93 3.48
實施例4 C3F6 10 CH2F2 5 O2 15 Ar 70 165.2 153.9 43.4 ＜1 ＜1 0.93 3.81
實施例5 C3F6 10 10 O2 20 Ar 60 166.5 163.6 42.2 ＜1 ＜1 0.98 3.94
實施例6 C3F6 10 20 O2 30 Ar 40 164.1 168.7 39.5 ＜1 ＜1 1.03 4.15
實施例7 C3F6 10 CH3F 5 O2 15 Ar 70 161.3 156.2 36.1 1 1 0.97 4.46
實施例8 C3F6 10 10 O2 20 Ar 60 163.7 170.7 31.5 1 1 1.04 5.20
實施例9 C3F6 10 20 O2 30 Ar 40 158.0 178.5 24.4 1 1 1.13 6.46
實施例10 C3F6 10 C3H3F5 5 O2 15 Ar 70 179.0 182.6 21.1 1 1 1.02 8.50
實施例11 C3F6 10 10 O2 20 Ar 60 182.0 211.1 19.8 1 1 1.16 9.20
實施例12 C3F6 10 20 O2 30 Ar 40 185.0 229.4 14.8 2 1 1.24 12.48
比較例1 C3F6 10 不添加 O2 10 Ar 80 165.0 140.3 66.0 ＜1 ＜1 0.85 2.50
比較例2 C3F6 10 C3H2F4 10 O2 10 Ar 70 132.5 178.9 12.5 7 6 1.35 10.61
比較例3 C3F6 10 20 O2 15 Ar 55 138.2 150.6 8.5 12 10 1.09 16.32
比較例4 C3F6 10 C4F6 20 O2 10 Ar 60 115.2 181.2 48.1 10 9 1.57 2.40
比較例5 C3F6 10 CF4 10 O2 20 Ar 60 130.1 115.8 65.9 ＜1 ＜1 0.89 1.97
比較例6 C3F6 2 CH3F 40 O2 10 Ar 48 104.8 178.2 29.3 3 5 1.70 3.58
使用以特定之比率至少包含C3 F6 與含氫飽和氟碳之乾式蝕刻劑而進行電漿蝕刻之各實施例中，SiN/SiOx 蝕刻速度比為0.90以上1.5以下，與抗蝕劑之選擇比與未添加之情形相比亦為同等以上。又，幾乎未發現於TiN上、及W上生成CFn膜。即，藉由該乾式蝕刻方法，而可將SiN/SiOx 蝕刻速度比任意控制於0.90以上1.5以下之間，且可於不使與遮罩之選擇比變差之情況下維持與蝕刻終止層之選擇性，並且抑制於蝕刻終止膜上生成CFn膜。
另一方面，於比較例1中，由於不包含含氫飽和氟碳，故SiN蝕刻速度較低，SiN蝕刻速度與SiOx 蝕刻速度之比為0.85。又，於比較例2、3中，使用具有雙鍵之含氫不飽和氟碳作為添加氣體。其結果為，雖然SiN蝕刻速度與SiOx 蝕刻速度之比為0.90以上且未達1.5，但發現於W或TiN上生成CFn膜。認為於此種情形時，會對電氣特性帶來不良影響。
於比較例4、5中，將不含氫之飽和或不飽和氟碳用作添加氣體。於該等情形時，SiN之蝕刻速度不充分，SiN蝕刻速度與SiOx 蝕刻速度之比低於0.9。進而，比較例5中，進行TiN或W之蝕刻。於此種情形時，根據蝕刻時間不同，不發揮作為蝕刻終止膜之作用之可能性較高。
於比較例6中，以相對於C3 F6 超過10之比率添加含氫飽和氟碳，SiN蝕刻速度過度上升，SiN蝕刻速度與SiOx 蝕刻速度之比成為1.7，確認TiN或W上生成氟碳膜。
圖3(a)、(b)、(c)係表示實施例1至12及比較例1至6之SiN/SiOx 蝕刻速度比與蝕刻選擇比(SiOx /抗蝕劑)、形成於W及TiN上之CFn膜之膜厚之圖。如圖3(a)所示，於添加作為含氫飽和氟碳之CHF3 (實施例1～3)、CH2 F2 (實施例4～6)、CH3 F(實施例7～9)、C3 H3 F5 (實施例10～12)之情形時，可使SiN/SiOx 蝕刻速度比高於無添加之情形(比較例1)或使用不含氫之飽和全氟碳之情形(比較例5)。又，可根據添加量或添加氣體之種類進行控制。又，如圖3(b)所示，蝕刻選擇比(SiOx /抗蝕劑)有添加分子內氫數多之氣體、碳數多之氣體、具有雙鍵之含氫不飽和氟碳(比較例2、3之C3 H2 F4 )時變高之傾向。圖3(c)中，確認於使用具有雙鍵之含氫不飽和氟碳(比較例2、3)或具有2個雙鍵之C4 F6 之情形(比較例4)時顯著地生成CFn膜。又，添加氣體量以超過C3 F6 之10倍之量添加時(比較例6)亦確認生成CFn膜。
如此，於使用C3 F6 之蝕刻中，具有如下特徵之添加氣體僅有含氫飽和氟碳：具有與抗蝕劑之充分之選擇比，用SiN之蝕刻速度除以SiOx 之蝕刻速度之值(SiN/SiOx 比)落入0.9～1.5之範圍，且蝕刻終止膜上不生成顯著之CFn膜等。進而，添加C3 F3 F5 之實施例10～12中，蝕刻選擇比(SiOx /抗蝕劑)為8以上，係與添加C3 H2 F4 之比較例2～3相匹敵之值。
於比較例1中，由於僅使用C3 F6 、即僅使用不飽和全氟碳，故SiN蝕刻速度遲緩，SiN蝕刻速度與SiOx 蝕刻速度之比成為0.85。因此，認為即使於SiN層與SiOx 層之積層膜中應用比較例1，SiN層中亦堆積來自氣體之堆積物，SiN之蝕刻速度遲緩，故無法形成貫通孔。 [產業上之可利用性]
本發明於半導體製造製程中對於三維地集成之NAND快閃記憶體等元件形成配線有效。
1:SiN層 2:SiOx層 3:遮罩 4:基板 5:貫通孔 10:反應裝置 11:腔室 12:壓力計 13:高頻電源 14:下部電極 15:上部電極 16:氣體導入口 17:排氣管線 18:試樣
圖1(a)、(b)係形成貫通孔之前與之後之元件之積層構造的概略圖。 圖2係實施例、比較例中使用之反應裝置之概略圖。 圖3(a)～(c)係表示實施例及比較例之SiN/SiOx 蝕刻速度比與蝕刻選擇比(SiOx /抗蝕劑)、CFn膜於金屬鎢(W)膜及TiN膜上之堆積量之圖。
1:SiN層
2:SiOx層
3:遮罩
4:基板
5:貫通孔

Claims (21)

  1. 一種乾式蝕刻方法，其特徵在於：其係針對形成於基板上之矽氧化物層與矽氮化物層之積層膜，經由形成於上述積層膜上之具有特定之開口圖案之遮罩，將乾式蝕刻劑電漿化而進行施加絕對值500 V以上之負直流自給偏壓之蝕刻，從而形成相對於上述積層膜垂直之方向之貫通孔， 上述乾式蝕刻劑至少包含C3 F6 、Cx Hy Fz (x為1以上4以下之整數，y為1以上2x+1以下之整數，z為2x+2-y所表示之整數)所表示之含氫飽和氟碳及氧化性氣體， 且上述乾式蝕刻劑所包含之上述含氫飽和氟碳之體積為上述乾式蝕刻劑所包含之上述C3 F6 之體積之0.1倍以上10倍以下之範圍。
  2. 如請求項1之乾式蝕刻方法，其中上述含氫飽和氟碳為選自由CHF3 、CH2 F2 、C2 HF5 、C2 H2 F4 、C2 H3 F3 、C3 HF7 、C3 H2 F6 、C3 H3 F5 、及C3 H4 F4 所組成之群中之至少1種。
  3. 如請求項1之乾式蝕刻方法，其中上述乾式蝕刻劑中之C3 F6 與上述含氫飽和氟碳之濃度之合計為5體積%以上。
  4. 如請求項1之乾式蝕刻方法，其中上述氧化性氣體為選自由O2 、O3 、CO、CO2 、COCl2 、COF2 、NO2 及Ca Fb Ic (a為1以上3以下之整數，b及c為1以上之整數，b+c≦2a+2，b+c為偶數)所組成之群中之至少1種。
  5. 如請求項1之乾式蝕刻方法，其中上述乾式蝕刻劑進而包含惰性氣體， 且上述惰性氣體為選自由He、Ne、Ar、Kr、Xe及N2 所組成之群中之至少1種。
  6. 如請求項1之乾式蝕刻方法，其中上述乾式蝕刻劑僅由C3 F6 、上述含氫飽和氟碳、氧化性氣體及惰性氣體構成。
  7. 如請求項1之乾式蝕刻方法，其中C3 F6 為六氟丙烯。
  8. 如請求項1之乾式蝕刻方法，其中上述遮罩包含非晶形碳。
  9. 如請求項1之乾式蝕刻方法，其中於在上述積層膜形成貫通孔時，一面使C3 F6 與上述含氫飽和氟碳之體積比於0.1～10之範圍變化一面進行蝕刻。
  10. 如請求項1之乾式蝕刻方法，其中C3 F6 為六氟丙烯， 上述含氫飽和氟碳為選自由C3 HF7 、C3 H2 F6 、C3 H3 F5 、及C3 H4 F4 所組成之群中之至少1種， 上述乾式蝕刻劑中之C3 F6 與上述含氫飽和氟碳之濃度之合計為5體積%以上。
  11. 如請求項1之乾式蝕刻方法，其中上述積層膜為上述矽氧化物層與上述矽氮化物層之交替積層膜，上述矽氧化物層與上述矽氮化物層之合計之層數為6層以上。
  12. 如請求項1之乾式蝕刻方法，其中上述交替積層膜為32層以上。
  13. 如請求項1之乾式蝕刻方法，其中上述貫通孔之深度為0.5 μm以上。
  14. 如請求項1之乾式蝕刻方法，其中上述負直流自給偏壓之絕對值為1000 V以上。
  15. 如請求項1之乾式蝕刻方法，其中上述貫通孔之深度除以上述開口圖案之寬度之縱橫比為20以上。
  16. 如請求項1之乾式蝕刻方法，其中矽氮化物之蝕刻速度除以矽氧化物之蝕刻速度之值即SiN/SiOx蝕刻速度比為0.9以上且未達1.5。
  17. 如請求項1之乾式蝕刻方法，其中蝕刻時於基板上形成之來自乾式蝕刻劑之氟碳膜之生成速度為1 nm/min以下。
  18. 如請求項1之乾式蝕刻方法，其中用矽氧化物之蝕刻速度除以抗蝕劑之蝕刻速度之值即SiOx/抗蝕劑蝕刻速度比為3以上。
  19. 如請求項5之乾式蝕刻方法，其中上述含氫飽和氟碳為選自由CHF3 、CH2 F2 、CH3 F及C3 H3 F5 所組成之群中之至少1種， 且上述惰性氣體為Ar， 上述氧化性氣體為O2 。
  20. 如請求項19之乾式蝕刻方法，其中上述乾式蝕刻劑僅由C3 F6 、上述含氫飽和氟碳、上述氧化性氣體及上述惰性氣體構成。
  21. 如請求項1之乾式蝕刻方法，其中上述含氫飽和氟碳為C3 H3 F5 。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11398427B2 (en) * 2020-05-12 2022-07-26 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
JP2022135775A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置の製造方法、積層配線構造体の製造方法、およびイオンビーム照射装置
KR20240006488A (ko) * 2021-05-07 2024-01-15 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
US20230223268A1 (en) * 2022-01-10 2023-07-13 Applied Materials, Inc. BIAS VOLTAGE MODULATION APPROACH FOR SiO/SiN LAYER ALTERNATING ETCH PROCESS

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6074959A (en) 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
US6183655B1 (en) 1997-09-19 2001-02-06 Applied Materials, Inc. Tunable process for selectively etching oxide using fluoropropylene and a hydrofluorocarbon
JPH11330046A (ja) 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2003086568A (ja) 2001-09-10 2003-03-20 Tokyo Electron Ltd エッチング方法
KR100782479B1 (ko) * 2001-12-17 2007-12-05 삼성전자주식회사 질화막을 구비한 마스크 형성방법
JP2003298049A (ja) * 2002-04-04 2003-10-17 Mitsubishi Electric Corp 半導体装置の製造方法
JP2011124239A (ja) 2008-03-31 2011-06-23 Daikin Industries Ltd ドライエッチングガス及びそれを用いたドライエッチング方法
JP6788176B2 (ja) * 2015-04-06 2020-11-25 セントラル硝子株式会社 ドライエッチングガスおよびドライエッチング方法
JP6327295B2 (ja) * 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法
JP6822763B2 (ja) * 2015-11-16 2021-01-27 セントラル硝子株式会社 ドライエッチング方法
US10847374B2 (en) * 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack

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