TWI742167B - 半導體結構與其製作方法 - Google Patents

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TWI742167B TW106133360A TW106133360A TWI742167B TW I742167 B TWI742167 B TW I742167B TW 106133360 A TW106133360 A TW 106133360A TW 106133360 A TW106133360 A TW 106133360A TW I742167 B TWI742167 B TW I742167B
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孫家凱
蔡嘉慶
邱意為
張宏睿
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台灣積體電路製造股份有限公司
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Abstract

本發明關於半導體裝置與其形成方法，更特別關於溝槽負載效應降低的半導體裝置。本發明提供新穎的多層蓋膜，其採用一或多個氧基層以減少半導體裝置中的溝槽負載效應。多層蓋膜可由金屬硬遮罩及一或多個氧基層組成。金屬硬遮罩可由氮化鈦形成。氧基層可由四乙氧基矽烷形成。

Description

半導體結構與其製作方法
本發明實施例關於半導體結構的製程，更特別關於降低溝槽負載效應的方法。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代的積體電路具有更小且更複雜的電路。在積體電路進化中，其功能密度(如單位晶片面積所具有的內連線裝置數目)通常隨著幾何尺寸(如製程所能產生的最小構件或線路)減少而增加。尺寸縮小的製程通常有利於增加產能及降低相關成本。
本發明一實施例提供之半導體結構，包括：介電層，形成於基板上；圖案化的氧基層，形成於介電層上；以及第一溝槽與第二溝槽形成於介電層中，其採用圖案化的氧基層作為遮罩，其中第二溝槽的寬度大於第一溝槽的寬度，且第二溝槽的深度與第一溝槽的深度實質上相同。
DM、DN、DX、DY:蝕刻深度
WM、WN、WX、WY:寬度
100:半導體結構
102:基板
104:蝕刻停止層
106:介電層
201:多層蓋膜
202:氧基層
204:金屬硬遮罩
206:第一區
207A、207B、207C、209A、209B、607A、607B、607C、609A、609B:溝槽
208:第二區
406:第一凹陷
408:第二凹陷
606:第三區
608:第四區
706:第三凹陷
708:第四凹陷
900:方法
902、904、906、908、910:步驟
第1圖係一些實施例中，半導體結構的剖視圖。
第2圖係一些實施例中，沉積多層蓋膜之後的半導體結構 剖視圖。
第3A與3B圖係一些實施例中，圖案化多層蓋膜之後的半導體結構剖視圖。
第4圖係一些實施例中，採用多層蓋膜作為蝕刻遮罩並蝕刻介電層之後的半導體結構剖視圖。
第5圖係一些實施例中，移除多層蓋膜之後的半導體結構剖視圖。
第6A與6B圖係一些實施例中，圖案化多層蓋膜之後的半導體結構剖視圖。
第7圖係一些實施例中，採用多層蓋膜作為蝕刻遮罩並蝕刻介電層之後的半導體結構剖視圖。
第8A與8B圖分別為一些實施例中，移除多層蓋膜之後的半導體結構的剖視圖與等角視圖。
第9圖係一些實施例中，降低半導體結構中的溝槽效應之方法的流程圖。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的例子係用以簡化本發明而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述包含兩者直接接觸，或兩者之間隔有其他額外結構而非直接接觸。此外，本發明之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、 「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
此處所述的用語「名義上的」，指的是在產品或製程的設計階段時，用於構件或製程之特性或參數的期望值或目標值，以及高於及/或低於期望值的範圍。數值範圍通常來自於製程中的微小變數或容忍度。
此處所述的用語「實質上」指的是給定值的±5%。
此處所述的用語「約」指的是給定值的±10%。
隨著技術演進，積體電路的特色在於比前幾代的裝置具有更小的尺寸需求。然而上述結構與製程的實施方式面臨挑戰。隨著閘極長度與裝置間距縮小，將加劇整個裝置的溝槽負載效應，特別是裝置具有不同的關鍵尺寸或圖案密度時。上述溝槽負載效應會造成不同的蝕刻深度。
溝槽負載效應來自於整個半導體裝置的蝕刻速率差異，因為半導體裝置具有不同圖案(如圖案密度、結構深寬比、及/或結構的組成及反射率)。
本發明多種實施例提供形成多層蓋膜的方法，其由金屬硬遮罩及一或多個氧基層。舉例來說，金屬硬遮罩可由氮化鈦形成。舉例來說，氧基層可由四乙氧基矽烷形成。
具有氧基層的多層蓋膜，可降低蝕刻速率變異。舉例來說，在電漿蝕刻製程時的多層蓋膜可釋放氧離子。氧離 子可改變不同圖案區域中的介電材料之蝕刻速率，以降低溝槽負載效應。自氧基層擴散的氧離子可增加電漿蝕刻介電材料的速率。
第1至8圖係半導體裝置製程的多種圖式，此製程可降低溝槽負載效應。上述製程可整合含氧基層的多層蓋膜。此處提供的製程僅用以舉例，而本發明可實施的其他製程並未圖示。
第1圖係本發明一些實施例中，半導體結構100的剖視圖。
半導體結構100包含基板102、蝕刻停止層104、以及介電層106。在一些實施例中，基板102可為矽基板。在一些實施例中，基板102可為(i)另一半導體如鍺；(ii)半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、及/或銻化銦；(iii)半導體合金如矽鍺；或(iv)上述之組合。在一些實施例中，基板102可為絕緣層上半導體。在一些實施例中，基板102可為磊晶材料。
在一些實施例中，蝕刻停止層104形成於基板102上，且可用以避免蝕刻基板102。蝕刻停止層104的組成可為氮化矽，其他例示性的組成包含氮氧化矽、氮化鈦、及/或其他合適材料。蝕刻停止層104的沉積方法可為任何合適製程，比如化學氣相沉積、物理氣相沉積、原子層沉積、分子束磊晶、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、電鍍、其他合適方法、 及/或上述之組合。
介電層106之組成為介電材料，且可由氧化矽、旋轉塗佈玻璃、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數介電材料、及/或其他合適的絕緣材料所形成。在一些實施例中，介電層106的厚度可介於約500Å至約700Å之間。在一些實施例中，介電層106的厚度大於約700Å。介電層106的沉積方法可為任何合適製程，比如化學氣相沉積、物理氣相沉積、原子層沉積、分子束磊晶、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、其他合適方法、及/或上述之組合。在一些實施例中，半導體結構100可包含蓋層、其他蝕刻停止層、及/或其他合適材料。在一些實施例中，半導體結構100亦可包含進行製程後的積體電路晶圓，其可包含多個電晶體設置為互補式金氧半電路。這些電路可包含邏輯、類比、射頻部份，其由多種電晶體、電容、電阻、與內連線所組成，且未圖示於第1圖中以簡化圖式。在一些實施例中，半導體結構包含隆起的結構如鰭狀物。鰭狀物的製作方法可採用合適製程，其包含光微影與蝕刻製程。
第2圖係本發明一些實施例中，沉積多層蓋膜之後的半導體結構其剖視圖。多層蓋膜可包含氧基層202與金屬硬遮罩204。在一些實施例中，多層蓋膜亦可包含其他層狀物，其未圖示於第2圖中以達簡化目的。氧基層202的例示性組成可包含四乙氧基矽烷。氧基層202的形成方法可採用合適的沉積製程如化學氣相沉積、物理氣相沉積、原子層沉積、分子束磊 晶、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、其他合適方法、及/或上述之組合。在一些實施例中，氧基層202的厚度介於約25Å至約250Å之間。在一些實施例中，氧基層202的厚度介於約225Å至約275Å之間。金屬硬遮罩204的例示性組成可包含氮化鈦。金屬硬遮罩204的形成方法可採用合適的沉積製程，比如化學氣相沉積、物理氣相沉積、原子層沉積、分子束磊晶、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、其他合適方法、及/或上述之組合。在一些實施例中，金屬硬遮罩204的厚度介於約250Å至約350Å之間。
第3A至5圖係本發明一些實施例中，半導體裝置製程的多種圖示，此製程可降低含有不同圖案密度之半導體結構中的溝槽負載效應。
第3A至3B圖係本發明一些實施例中，圖案化多層蓋膜201之後的半導體結構100其剖視圖。蝕刻多層蓋膜201的方法可包含沉積光阻材料於金屬硬遮罩204上、曝光並圖案化光阻層以露出部份金屬硬遮罩204，以及蝕刻露出的部份金屬硬遮罩204與其下方的氧基層202。
如第3A圖所示的一些實施例中，蝕刻移除光阻層未保護(即露出)的部份金屬硬遮罩204，並蝕刻移除部份的下方氧基層202。藉由過蝕刻金屬硬遮罩204，可蝕刻部份的氧基層202。如第3B圖所示的一些實施例中，移除光阻未保護(即露出)的部份金屬硬遮罩204與其下方的氧基層202。蝕刻金屬硬遮罩 204與氧基層202的製程可包含任何合適的蝕刻技術，比如乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他蝕刻方法。此外，亦可採用合適製程的多重步驟，分別移除氧基層202與金屬硬遮罩204。
在一些實施例中，移除部份的多層蓋膜201，可形成第一區206與第二區208於保留的多層蓋膜201中。第一區206與第二區208包含不同的圖案密度橫越半導體結構100。在一些實施例中，第一區206可包含密區(如較高的圖案密度)，而第二區208可包含疏區(如較低的圖案密度)。然而應注意的是任何「密」與「疏」的相對比較均屬本發明範疇。
在一些實施例中，第一區206可包含基板的一或多個結構之間隔有設計規則容許的最小空間(比如採用的光微影製程之關鍵尺寸)之區域。舉例來說，第一區206中相鄰的溝槽207A、207B、與207C之間隔有保留的多層蓋膜201，其寬度WM小於約10nm。在一些實施例中，第一區206其相鄰的溝槽207A、207B、與207C之間相隔的距離可介於約10nm至約20nm之間。應注意的是，保留的多層蓋膜中的溝槽之間相隔的距離僅用以舉例，其可依產品需求選擇。
在一些實施例中，第二區208可包含基板的一或多個結構之間隔有設計規則容許的最小或近似最小空間的倍數(比如關鍵尺寸的倍數)之區域。舉例來說，第二區208中相鄰的溝槽209A與209B之間隔有保留的多層蓋膜201，其寬度WN為約60nm。在一些實施例中，第二區208其相鄰的溝槽209A與209B之間相隔的距離可介於約40nm至約70nm之間。應注意的是， 保留的多層蓋膜中的溝槽之間相隔的距離僅用以舉例，其可依產品需求選擇。
第4圖係本發明一些實施例中，以多層蓋膜201作為蝕刻遮罩，蝕刻介電層之後的半導體結構100其剖視圖。在一些實施例中，蝕刻金屬硬遮罩204與氧基層202未保護的部份介電層106，以形成第一凹陷406於第一區206中，並形成第二凹陷408於第二區208中。如此一來，蝕刻製程可將保留的多層蓋膜201形成的圖案轉移至介電層106，並形成第一凹陷406與第二凹陷408。由於相鄰的溝槽207A、207B、與207C之間隔有寬度WM，形成的第一凹陷406之間亦隔有相同的寬度WM。與此類似，第二凹陷408之間隔有寬度WN，其為相鄰的溝槽209A與209B之間相隔的寬度。上述蝕刻製程可為電漿蝕刻製程，比如採用氧基電漿的反應性離子蝕刻製程。在一些實施例中，反應性離子蝕刻製程可包含其他蝕刻品氣體，比如氮氣、四氟化碳、及/或其他合適氣體。此外，亦可採用多種其他合適方法形成凹陷於介電層106中。
採用氧基層可增加介電材料的蝕刻速率。舉例來說，採用氧作為蝕刻品氣體的反應性離子蝕刻製程中，氧基層202可釋放氧離子至凹陷中以增強電漿蝕刻製程，即增加介電層106的蝕刻速率。在密區如具有較高圖案密度的第一區206中，可更有效地增加蝕刻速率。若無氧基層202則蝕刻面的氧離子供應量不足，而無法最大化密區中的反應性離子蝕刻之反應效率。這是因為統計上，密區的凹陷中蝕刻品氣體離子的平均數目，少於疏區的凹陷中蝕刻品氣體離子的平均數目。如此 一來，密區的凹陷中蝕刻品氣體離子的離子密度與電漿流量較低。採用氧基層202可在蝕刻製程中釋放氧離子至第一凹陷406中，以提高密區中的氧離子供應量，進而增加第一區206之第一凹陷406中的介電層106其蝕刻速率。在第4圖中，蝕刻製程形成的第一凹陷406可具有蝕刻深度DM，其介於約435Å至約485Å之間。在一些實施例中，蝕刻深度DM大於約400Å。在一些實施例中，蝕刻深度DM小於約400Å。應注意的是，此處所述的數值範圍僅用以舉例，而第一凹陷406的蝕刻深度DM取決於裝置規格且可由蝕刻條件(比如蝕刻時間、腔室壓力、氣體流速、電漿功率、偏壓、及/或其他合適參數)調整。
另一方面，採用氧基層202亦可影響疏區(比如具有較低圖案密度的第二區208)中的介電材料之蝕刻速率。依據結構密度與蝕刻條件可增加、降低、或維持蝕刻速率。一些實施例的第二區208中的結構較密，若無氧基層202則蝕刻時的氧離子不足。此例採用氧基層202可增加介電層106的蝕刻速率。與此相較，一些實施例的第二區208中的結構較疏，即使不採用氧基層202也可在蝕刻時具有足夠的氧離子。此例採用氧基層202可降低介電層106的蝕刻速率，因為氧離子的供應量過多。此外，一些實施例中的結構密度介於前述的疏密結構密度之間，則採用氧基層202對介電層的蝕刻速率不具有顯著影響。
在第4圖中，蝕刻製程形成的第二凹陷408其蝕刻深度DN介於約450Å至約500Å之間。在一些實施例中，蝕刻深度DN大於約400Å。在一些實施例中，蝕刻深度DN小於約400Å。應注意的是，上述數值範圍僅用以舉例，而第二凹陷408的蝕 刻深度DN取決於裝置規格且可由蝕刻條件(比如蝕刻時間、腔室壓力、氣體流速、電漿功率、偏壓、及/或其他合適參數)調整。
如上所述，採用氧基層202可影響半導體結構100上的介電層106之密區與疏區中的介電材料其蝕刻速率。更特別的是，密區(如第一區206)中的介電層106其蝕刻速率可增加，且可與疏區(如第二區208)中的介電層106其蝕刻速率類似或相同。如此一來，一些實施例中第一凹陷406的蝕刻深度DM與第二凹陷408的蝕刻深度DN實質上可相同。在一些實施例中，第一凹陷406的蝕刻深度DM與第二凹陷408的蝕刻深度DN之間的差異可小於或等於約40Å。在一些實施例中，上述差異可小於約20Å。在一些實施例中，凹陷的深寬比(比如深度對寬度的比例)可大於約1。在一些實施例中，深寬比可為約10或約20。上述數值範圍僅用以舉例，且氧基層202可讓疏區與密區中的介電材料具有類似的蝕刻速率，以降低半導體結構100中的溝槽負載效應。
第5圖係本發明一些實施例中，移除多層蓋膜201之後的半導體結構100其剖視圖。多層蓋膜201的氧基層202與金屬硬遮罩206之移除方法，可採用合適製程如乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他蝕刻方法。上述蝕刻方法可取代為任何其他合適方法如化學機械研磨製程，其亦可平坦化保留的介電層106之表面。
第6A至8圖係本發明一些實施例中，半導體裝置製程的多種圖式，此製程可降低含有不同結構尺寸之半導體結構 中的溝槽負載效應。
第6A與6B圖係本發明一些實施例中，圖案化多層蓋膜201之後的半導體結構100(見第2圖)其剖視圖。多層蓋膜201的蝕刻方法可包含沉積光阻材料於金屬硬遮罩204上、曝光及圖案化光阻以露出部份的金屬硬遮罩204，再蝕刻露出的部份金屬硬遮罩204及其下的氧基層202。
如第6A圖所示的一些實施例中，蝕刻移除光阻層未保護(即露出)的部份金屬硬遮罩204，並蝕刻移除部份的下方氧基層202。藉由過蝕刻金屬硬遮罩204，可蝕刻部份的氧基層202。如第6B圖所示的一些實施例中，移除光阻未保護(即露出)的部份金屬硬遮罩204與其下方的氧基層202。蝕刻金屬硬遮罩204與氧基層202的製程可包含任何合適的蝕刻技術，比如乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他蝕刻方法。此外，亦可採用合適製程的多重步驟，分別移除氧基層202與金屬硬遮罩204。
在一些實施例中，移除部份的多層蓋膜201，可形成第三區606與第四區608於保留的多層蓋膜201中。第三區606與第四區608包含不同的結構尺寸橫越半導體結構100。在一些實施例中，第三區606可包含較小的結構尺寸(比如寬度或長度較小的結構)，而第四區608可包含較大的結構尺寸(比如寬度或長度較大的結構)。然而應注意的是任何「較小」與「較大」的相對比較均屬本發明範疇。
在一些實施例中，第三區606可為一或多個半導體結構之區域，且上述半導體結構之寬度或長度實質上等於設計 規則容許的最小空間(比如採用的光微影製程之關鍵尺寸)。舉例來說，第三區606中形成於保留的多層蓋膜201中的溝槽607A、607B、與607C，其寬度WX可小於約10nm。在一些實施例中，第三區606的溝槽607A、607B、與607C其寬度WX可介於約10nm至約20nm之間。應注意的是，保留的多層蓋膜中的溝槽寬度僅用以舉例，其可依產品需求選擇。
在一些實施例中，第四區608可包含基板的區域，且區域中的結構寬度或長度幾乎等於設計規則容許的最小或近似最小空間之倍數(比如採用的光微影製程之關鍵尺寸之倍數)。舉例來說，第四區608中形成於保留的多層蓋膜201中的溝槽609A與609B，其寬度WY可為約60nm。在一些實施例中，第四區608中的溝槽609A與609B，其寬度WY可介於約40nm至約70nm之間。在一些實施例中，溝槽607A、607B、與607C的寬度WX以及溝槽609A與609B的寬度WY之間的差異大於40nm。應注意的是，保留的多層蓋膜中的溝槽寬度範圍僅用以舉例，其可依產品需求選擇。
第7圖係本發明一些實施例中，採用多層蓋膜201作為蝕刻遮罩，並蝕刻介電層之後的半導體結構100其剖視圖。在一些實施例中，蝕刻金屬硬遮罩204與氧基層202未保護的部份介電層106，以形成第三凹陷706於第三區606中，並形成第四凹陷708於第四區608中。如此一來，蝕刻製程可將保留的多層蓋膜201形成的圖案轉移至介電層106，並形成第三凹陷706與第四凹陷708。由於相鄰的溝槽607A、607B、與607C具有寬度WX，形成的第三凹陷706亦具有相同的寬度WX。與此類 似，第四凹陷708具有寬度WY，其為溝槽609A與609B的寬度。上述蝕刻製程可為電漿蝕刻製程，比如採用氧基電漿的反應性離子蝕刻製程。在一些實施例中，反應性離子蝕刻製程可包含其他蝕刻品氣體，比如氮氣、四氟化碳、及/或其他合適氣體。此外，亦可採用多種其他合適方法形成凹陷於介電層106中。
在一些實施例中，採用氧基層可增加介電材料的蝕刻速率。舉例來說，採用氧作為蝕刻品氣體的反應性離子蝕刻製程中，氧基層202可釋放氧離子至凹陷中以增強電漿蝕刻製程，即增加介電層106的蝕刻速率。在小結構尺寸的區域如第三區606中，即結構的寬度或長度實質上等於設計規則容許的最小或近似最小空間之區域中，可更有效地增加蝕刻速率。若無氧基層202則蝕刻面的氧離子供應量不足，而無法最大化小結構尺寸的區域中的反應性離子蝕刻之反應效率。這是因為統計上，較小結構尺寸的結構(如溝槽)具有等於關鍵尺寸的開口，而蝕刻品氣體離子進入較小結構尺寸的溝槽開口的數目，少於進入較大結構尺寸的凹陷的數目。如此一來，較小結構尺寸的結構中的離子密度與電漿流量較低，造成其介電材料的蝕刻速率較低。然而自氧基層釋放的氧離子可增加介電材料的電漿蝕刻並改善蝕刻速率。
以第7圖中的半導體結構100為例，採用氧基層202可在蝕刻製程中釋放氧離子至凹陷中，以增加結構尺寸實質上等於設計規則容許的最小或近似最小空間之區域中的氧離子供應量，進而增加第三區606之第三凹陷706中的介電層106其蝕刻速率。在第7圖中，蝕刻製程形成的第三凹陷706可具有蝕 刻深度DX，其介於約435Å至約485Å之間。在一些實施例中，蝕刻深度DX大於約400Å。在一些實施例中，蝕刻深度DX小於約400Å。應注意的是，此處所述的數值範圍僅用以舉例，而第三凹陷706的蝕刻深度DX取決於裝置規格且可由蝕刻條件(比如蝕刻時間、腔室壓力、氣體流速、電漿功率、偏壓、及/或其他合適參數)調整。
另一方面，採用氧基層202亦可影響結構尺寸較大的區域(比如第四區608，其結構的寬度或長度實質上等於設計規則容許的最小或近似最小空間之數倍的區域)中的介電材料之蝕刻速率。依據結構尺寸與蝕刻條件可增加、降低、或維持蝕刻速率。一些實施例的第四區608中的結構尺寸較小，若無氧基層202則蝕刻時的氧離子不足。此例採用氧基層202可增加介電層106的蝕刻速率。與此相較，一些實施例的第四區608中的結構尺寸較大，即使不採用氧基層202也可在蝕刻時具有足夠的氧離子。此例採用氧基層202可降低介電層106的蝕刻速率，因為氧離子的供應量過多。此外，一些實施例中的結構尺寸介於前述的結構尺寸之間，則採用氧基層202對介電層的蝕刻速率不具有顯著影響。在第7圖中，蝕刻製程形成的第四凹陷708其蝕刻深度DY介於約450Å至約500Å之間。在一些實施例中，蝕刻深度DY大於約400Å。在一些實施例中，蝕刻深度DY小於約400Å。在一些實施例中，凹陷的深寬比可大於約1。在一些實施例中，深寬比可為約10或約20。應注意的是，上述數值範圍僅用以舉例，而第四凹陷708的蝕刻深度DY取決於裝置規格且可由蝕刻條件(比如蝕刻時間、腔室壓力、氣體流速、 電漿功率、偏壓、及/或其他合適參數)調整。
如上所述，採用氧基層202可影響半導體結構100上的介電層106之不同結構尺寸之區域中的介電材料其蝕刻速率。更特別的是，區域(如第三區606)中的介電層106其蝕刻速率可增加，且可與其他區域(如第四區608)中的介電層106其蝕刻速率類似或相同。如此一來，一些實施例中第三凹陷706的蝕刻深度DX與第四凹陷708的蝕刻深度DY實質上可相同。在一些實施例中，第三凹陷706的蝕刻深度DX與第二凹陷708的蝕刻深度DY之間的差異可小於或等於約40Å。在一些實施例中，上述差異可小於約20Å。上述數值範圍僅用以舉例，且氧基層202可讓不同結構尺寸之區域中的介電材料具有類似的蝕刻速率，以降低半導體結構100中的溝槽負載效應。
第8A與8B圖分別為本發明一些實施例中，移除第7圖之多層蓋膜201之後的半導體結構100其剖視圖與等角圖。多層蓋膜201的氧基層202與金屬硬遮罩206之移除方法，可採用合適製程如乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他蝕刻方法。上述蝕刻方法可取代為任何其他合適方法如化學機械研磨製程，其亦可平坦化保留的介電層106之表面。
第9圖係本發明一些實施例中，減少半導體結構中的溝槽負載效應之方法900的流程圖。依據此處所述的內容，可在方法900中進行其他步驟。此外，可改變方法900中的步驟及/或以不同順序進行方法900中的步驟。
在一些實施例中，步驟902形成結構與層狀物於半導體結構之上及/或之中。半導體結構可包含基板、一或多個 蝕刻停止層、與一或多個介電層。半導體結構亦可視需求包含其他層狀物。在一些實施例中，基板可為矽基板。在一些實施例中，基板可為(i)另一半導體如鍺；(ii)半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、及/或銻化銦；(iii)半導體合金如矽鍺；或(iv)上述之組合。在一些實施例中，基板可為絕緣層上半導體。在一些實施例中，基板可為磊晶材料。在一些實施例中，蝕刻停止層形成於基板上，且可用以避免蝕刻基板。蝕刻停止層的組成可為氮化矽，其他例示性的組成包含氮氧化矽、氮化鈦、及/或其他合適材料。蝕刻停止層的沉積方法可為任何合適製程。介電層之組成為介電材料，且可由氧化矽、旋轉塗佈玻璃、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數介電材料、及/或其他合適的絕緣材料所形成。介電層的沉積方法可為任何合適製程。在一些實施例中，半導體結構可包含蓋層、其他蝕刻停止層、及/或其他合適材料。在一些實施例中，半導體結構亦可包含進行製程後的積體電路晶圓，其可包含多個電晶體設置為互補式金氧半電路。在一些實施例中，主動與被動裝置如電晶體、二極體、電容、電阻、電感、與類似物可形成於半導體基板之上及/或之中。在一些實施例中，半導體結構包含隆起的結構如鰭狀物。鰭狀物的製作方法可採用合適製程，其包含光微影與蝕刻製程。
在一些實施例中，步驟沉積多層蓋膜於半導體結構上。多層蓋膜可包含氧基層與金屬硬遮罩。在一些實施例 中，多層蓋膜亦可包含其他層狀物。氧基層的例示性組成可包含四乙氧基矽烷。氧基層的形成方法可採用合適的沉積製程如化學氣相沉積。在一些實施例中，氧基層的厚度介於約25Å至約250Å之間。金屬硬遮罩的例示性組成可包含氮化鈦。金屬硬遮罩的形成方法可採用合適的沉積製程，比如化學氣相沉積。在一些實施例中，金屬硬遮罩的厚度介於約250Å至約350Å之間。
在一些實施例中，步驟906圖案化多層蓋膜。圖案化製程可包含蝕刻製程，其包含包含沉積光阻材料於金屬硬遮罩上、曝光並圖案化光阻層以露出部份金屬硬遮罩，以及蝕刻露出的部份金屬硬遮罩與其下方的氧基層。在一些實施例中，蝕刻移除光阻層未保護(即露出)的部份金屬硬遮罩，並蝕刻移除部份的下方氧基層。在一些實施例中，移除光阻未保護(即露出)的部份金屬硬遮罩與其下方的氧基層。蝕刻製程可包含任何合適的蝕刻技術，比如乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他蝕刻方法。此外，亦可採用合適製程的多重步驟，分別移除氧基層與金屬硬遮罩。
在一些實施例中，移除部份的多層蓋膜，可形成第一區與第二區於保留的多層蓋膜中。第一區與第二區包含不同的圖案密度橫越半導體結構。在一些實施例中，第一區可包含密區，而第二區208可包含疏區。應注意的是任何「密」與「疏」的相對比較均屬本發明範疇。
在一些實施例中，第一區可包含半導體結構的區域，其中一或多個結構之間隔有設計規則容許的最小空間(比 如採用的光微影製程之關鍵尺寸)。舉例來說，第一區中相鄰的溝槽之間隔有保留的多層蓋膜，其寬度小於約10nm。在一些實施例中，第一區其相鄰的溝槽之間相隔的距離可介於約10nm至約20nm之間。第一區之一例為第3A圖所示的第一區206。
在一些實施例中，第二區可包含基板的一或多個結構之間隔有設計規則容許的最小或近似最小空間的倍數(比如關鍵尺寸的倍數)之區域。舉例來說，第二區中相鄰的溝槽之間隔有保留的多層蓋膜其寬度為約60nm。在一些實施例中，第二區其相鄰的溝槽之間相隔的距離可介於約40nm至約70nm之間。應注意的是，保留的多層蓋膜中的溝槽之間相隔的距離僅用以舉例，其可依產品需求選擇。第二區之一例為第3A圖所示的第二區208。
在一些實施例中，移除部份的多層蓋膜亦可形成第三區與第四區於保留的多層蓋膜中。第三區與第四區包含不同的結構尺寸橫越半導體結構。在一些實施例中，第三區可包含較小的結構尺寸，而第四區可包含較大的結構尺寸。然而應注意的是任何「較小」與「較大」的相對比較均屬本發明範疇。
在一些實施例中，第三區可為基板的區域，其中一或多個半導體結構之寬度或長度實質上等於設計規則容許的最小空間(比如採用的光微影製程之關鍵尺寸)。舉例來說，第三區中形成於保留的多層蓋膜中的溝槽寬度可小於約10nm。在一些實施例中，第三區的溝槽寬度可介於約10nm至約20nm之間。第三區之一例為第6A圖所示的第三區606。應注意的是，保留的多層蓋膜中的溝槽寬度範圍僅用以舉例，其可 依產品需求選擇。
在一些實施例中，第四區可包含基板的區域，且區域中的結構寬度或長度幾乎等於設計規則容許的最小或近似最小空間之倍數(比如關鍵尺寸的倍數)。舉例來說，第四區中形成於保留的多層蓋膜中的溝槽寬度可為約60nm。在一些實施例中，第四區中的溝槽寬度可介於約40nm至約70nm之間。第四區之一例為第6A圖所示的第四區608。應注意的是，保留的多層蓋膜中的溝槽寬度範圍僅用以舉例，其可依產品需求選擇。
在一些實施例中，步驟908以多層蓋膜作為蝕刻遮罩並蝕刻介電層。在一些實施例中，蝕刻金屬硬遮罩與氧基層未保護的部份介電層，以分別形成第一凹陷於第一區中、形成第二凹陷於第二區中、形成第三凹陷於第三區中、以及形成第四凹陷於第四區中。如此一來，蝕刻製程可將保留的多層蓋膜形成的圖案轉移至介電層。凹陷之間相隔的寬度可與第一區或第二區中溝槽相隔的寬度相同；或者凹陷的寬度可與第三區或第四區中溝槽的寬度相同。蝕刻製程可為電漿蝕刻製程，比如採用氧基電漿的反應性離子蝕刻製程。在一些實施例中，反應性離子蝕刻製程可包含其他蝕刻品氣體，比如氮氣、四氟化碳、及/或其他合適氣體。此外，亦可採用多種其他合適方法形成凹陷於介電層中。
採用氧基層可增加介電材料的蝕刻速率。舉例來說，採用氧作為蝕刻品氣體的反應性離子蝕刻製程中，氧基層可釋放氧離子至凹陷中以增強電漿蝕刻製程，即增加介電層的 蝕刻速率。在密區(如第一區)或具有較小結構尺寸的區域(如第三區)中，可更有效地增加蝕刻速率。第一區之一例可包含第3A圖中的第一區206，而第三區之一例可包含第6A圖中的第三區606。採用氧基層可在蝕刻製程中釋放氧離子至凹陷中，以提高氧離子供應量，進而增加介電層的蝕刻速率。蝕刻製程形成的第一凹陷與第三凹陷之蝕刻深度可介於約435Å至約485Å之間。第一凹陷之一例可包含第4圖中的第一凹陷406，而第三凹陷之一例可包含第7圖中的第三凹陷706。第一凹陷與第三凹陷的蝕刻深度可取決於裝置規格，且可由蝕刻條件(比如蝕刻時間、腔室壓力、氣體流速、電漿功率、偏壓、及/或其他合適參數)調整。
採用氧基層可增加介電材料的蝕刻速率。舉例來說，採用氧作為蝕刻品氣體的反應性離子蝕刻製程中，氧基層可釋放氧離子至凹陷中以增強電漿蝕刻製程，即增加介電層的蝕刻速率。在密區(如第一區)或具有較小結構尺寸的區域(如第三區)中，可更有效地增加蝕刻速率。第一區之一例可包含第3A圖中的第一區206，而第三區之一例可包含第6A圖中的第三區606。採用氧基層可在蝕刻製程中釋放氧離子至凹陷中，以提高氧離子供應量，進而增加介電層的蝕刻速率。蝕刻製程形成的第一凹陷與第三凹陷之蝕刻深度可介於約435Å至約485Å之間。第一凹陷之一例可包含第4圖中的第一凹陷406，而第三凹陷之一例可包含第7圖中的第三凹陷706。第一凹陷與第三凹陷的蝕刻深度可取決於裝置規格，且可由蝕刻條件(比如蝕刻時間、腔室壓力、氣體流速、電漿功率、偏壓、及/或其他合 適參數)調整。
採用氧基層亦可影響疏區(如第二區)或具有較大結構尺寸的區域(如第四區)中的介電材料之蝕刻速率。第二區之一例可包含第3A圖中的第二區208，而第四區之一例可包含第6A圖中的第四區608。依據結構密度與蝕刻條件可增加、降低、或維持蝕刻速率。在一些實施例中，採用氧基層可增加介電層的蝕刻速率。相反地，採用氧基層可降低介電層的蝕刻速率，因為氧離子的供應量過多。然而一些實施例採用氧基層對介電層的蝕刻速率不具有顯著影響。蝕刻製程形成的第二凹陷與第四凹陷的蝕刻深度可介於約450Å至約500Å之間。第二凹陷之一例可包含第4圖中的第二凹陷408，而第四凹陷之一例可包含第7圖中的第四凹陷708。應注意的是，上述數值範圍僅用以舉例，而第二凹陷與第四凹陷的蝕刻深度取決於裝置規格且可由蝕刻條件(比如蝕刻時間、腔室壓力、氣體流速、電漿功率、偏壓、及/或其他合適參數)調整。
在一些實施例中，步驟910可移除多層蓋膜。多層蓋膜的氧基層與金屬硬遮罩之移除方法，可採用合適製程如乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他蝕刻方法。上述蝕刻方法可取代為任何其他合適方法如化學機械研磨製程，其亦可平坦化保留的介電層之表面。
本發明多種實施例提供的方法可降低半導體結構中的溝槽負載效應。採用氧基層可影響密區與疏區(或具有小結構尺寸或大結構尺寸的區域)中的介電材料其蝕刻速率。更特別的是，可增加密區或具有較小結構尺寸的區域中的介電層 其蝕刻速率。由於上述區域中的蝕刻速率增加，其可與疏區或具有較大結構尺寸的區域中的蝕刻速率類似或相同。在一些實施例中，這些區域中的蝕刻深度差異可小於約20Å如低至0。密區中結構的分隔距離，或者小結構的尺寸可小到等於設計規則容許的最小空間(比如關鍵尺寸)。上述數值範圍用以舉例，而採用氧基層可讓密區與疏區(或具有較小結構或較大結構的區域)中的介電材料其蝕刻速率類似。如此一來，可降低半導體結構中的溝槽負載效應。
在一些實施例中，半導體結構包括介電層形成於基板上。圖案化的氧基層形成於介電層上。半導體結構亦可包含第一溝槽與第二溝槽形成於介電層中，其採用圖案化的氧基層作為遮罩。第二溝槽的寬度可大於第一溝槽的寬度，且第二溝槽的深度與第一溝槽的深度可實質上相同。
在一些實施例中，上述半導體結構之圖案化的氧基層包括四乙氧基矽烷。
在一些實施例中，上述半導體結構更包括金屬硬遮罩於圖案化的氧基層上，其中金屬硬遮罩包括氮化鈦。
在一些實施例中，上述半導體結構的第一溝槽寬度介於約10nm至約20nm之間。
在一些實施例中，上述半導體結構的第一溝槽寬度小於約10nm。
在一些實施例中，上述半導體結構的第二溝槽寬度介於約40nm至約70nm之間。
在一些實施例中，上述半導體結構的金屬硬遮罩 厚度介於約250Å至約350Å之間。
在一些實施例中，上述半導體結構的介電層厚度介於約500Å至約700Å之間。
在一些實施例中，上述半導體結構的介電層包括低介電常數材料。
在一些實施例中，上述半導體結構之圖案化的氧基層厚度介於約225Å至約275Å之間。
在一些實施例中，半導體結構的製作方法包括：形成介電層於基板上；以及沉積四乙氧基矽烷層於介電層上。 金屬硬遮罩可沉積於四乙氧基矽烷層上。可圖案化金屬硬遮罩與四乙氧基矽烷層。此方法亦包括採用圖案化的金屬硬遮罩與四乙氧基矽烷層作為遮罩，蝕刻介電層以形成第一溝槽與第二溝槽。
在一些實施例中，上述方法的第一溝槽具有第一深度，第二溝槽具有第二深度，且第一深度與第二深度之間的差距小於約20Å。
在一些實施例中，上述方法的第一深度與第二深度大於約400Å。
在一些實施例中，上述方法的第一溝槽其深寬比大於約1。
在一些實施例中，上述方法的第一溝槽具有第一寬度，第二溝槽具有第二寬度，且第一寬度與第二寬度之間的差距大於約40nm。
在一些實施例中，半導體結構包括：介電層形成 於基板上；以及四乙氧基矽烷層形成於介電層上。第一溝槽與第二溝槽可形成於介電層中，其採用四乙氧基矽烷層作為遮罩。第一溝槽的寬度可實質上等於光微影製程的關鍵尺寸，而第二溝槽的寬度可大於第一溝槽的寬度。
在一些實施例中，上述半導體結構的四乙氧基矽烷層厚度介於約225Å至約275Å之間。
在一些實施例中，上述半導體結構的第一溝槽具有第一深度，第二溝槽具有第二深度，且第一深度與第二深度實質上相同。
在一些實施例中，上述半導體結構的第一溝槽具有第一深度，第二溝槽具有第二深度，且第一深度與第二深度之間的差距小於約20Å。
在一些實施例中，上述半導體結構的第一溝槽其深寬比大於約1。
應理解的是，實施方式(非摘要)僅用以說明申請專利範圍。摘要提出一或多個實施例但非所有實施例，因此並未侷限至相關申請專利範圍。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
DX、DY:蝕刻深度
WX、WY:寬度
100:半導體結構
102:基板
104:蝕刻停止層
106:介電層
201:多層蓋膜
202:氧基層
204:金屬硬遮罩
606:第三區
608:第四區
706:第三凹陷
708:第四凹陷

Claims (10)

  1. 一種半導體結構，包括：一介電層，形成於一基板上；一圖案化的氧基層，形成於該介電層上；以及具有一第一圖案密度的多個第一溝槽與具有一第二圖案密度的多個第二溝槽形成於該介電層中，其中：該第一圖案密度與該第二圖案密度不同；其中該介電層的一部分位於該基板與該些第一溝槽與該些第二溝槽的下表面之間；其中該些第二溝槽的寬度大於該些第一溝槽的寬度，其中該些第一溝槽的寬度與該些第二溝槽的寬度之間的差異大於約40nm，且該些第二溝槽的深度與該些第一溝槽的深度不同且彼此之間的差異在約5%以內。
  2. 如申請專利範圍第1項所述之半導體結構，其中該圖案化的氧基層包括四乙氧基矽烷。
  3. 如申請專利範圍第1項所述之半導體結構，還包括一金屬硬遮罩層於該圖案化的氧基層上，其中該金屬硬遮罩層包括氮化鈦。
  4. 如申請專利範圍第3項所述之半導體結構，其中該金屬硬遮罩層的厚度介於約250Å至約350Å之間。
  5. 一種半導體結構的製作方法，包括：形成一蝕刻停止層於一基板上；形成一介電層於該蝕刻停止層上；沉積一四乙氧基矽烷層於該介電層上； 沉積一金屬硬遮罩層於該四乙氧基矽烷層上；圖案化該金屬硬遮罩層與該四乙氧基矽烷層；採用圖案化的該金屬硬遮罩層與該四乙氧基矽烷層作為遮罩，並蝕刻該介電層以形成多個第一溝槽與多個第二溝槽於該介電層中，其中採用一第一蝕刻速率及一第二蝕刻速率分別蝕刻該些第一溝槽與該些第二溝槽且該介電層的一部分位於該蝕刻停止層與該些第一溝槽或該些第二溝槽的下表面之間，其中該些第一溝槽與該些第二溝槽分別具有不同的一第一圖案密度與一第二圖案密度，且該些第一溝槽的第一深度與該些第二溝槽的第二深度不同且彼此之間的差異在約5%之內；透過分別從該四乙氧基矽烷層釋放氧離子至該些第一溝槽與該些第二溝槽中，增加該第一蝕刻速率且降低該第二蝕刻速率；移除該四乙氧基矽烷層與該金屬硬遮罩層；以及在蝕刻後的該介電層上進行一平坦化製程。
  6. 如申請專利範圍第5項所述之半導體結構的製作方法，其中該基板為該半導體結構的最底層。
  7. 如申請專利範圍第5項所述之半導體結構的製作方法，其中圖案化該金屬硬遮罩層與該四乙氧基矽烷層的步驟包括進行一第一蝕刻製程以蝕刻穿過金屬硬遮罩層並移除該四乙氧基矽烷層的一第一部分，且未露出該介電層。
  8. 一種半導體結構，包括：一介電層，形成於一基板上； 一四乙氧基矽烷層，形成於該介電層上，其中該四乙氧基矽烷層的厚度介於約225Å至約275Å間；以及多個第一溝槽與多個第二溝槽，形成於該介電層中，且該介電層的一部份位於該基板與該些第一溝槽或該些第二溝槽的下表面之間，其中：該些第一溝槽的寬度實質上等於一微影製程的關鍵尺寸，且該些第一溝槽的每一者的深寬比大於約1，該些第二溝槽的寬度大於該些第一溝槽的寬度，其中該些第一溝槽的寬度與該些第二溝槽的寬度之間的差異大於約40nm；該些第一溝槽與該些第二溝槽的深度不同且彼此之間的差異在約5%之內；以及該些第一溝槽的圖案密度與該些第二溝槽的圖案密度不同。
  9. 如申請專利範圍第8項所述之半導體結構，其中該基板為該半導體結構的最底層。
  10. 如申請專利範圍第8項所述之半導體結構，其中該些第一溝槽的寬度小於約10nm。
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