CN108231759B - 半导体结构 - Google Patents

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Abstract

本发明关于半导体装置与其形成方法，更特别关于沟槽负载效应降低的半导体装置。本发明提供新颖的多层盖膜，其采用一或多个氧基层以减少半导体装置中的沟槽负载效应。多层盖膜可由金属硬掩模及一或多个氧基层组成。金属硬掩模可由氮化钛形成。氧基层可由四乙氧基硅烷形成。

Description

半导体结构
技术领域
本发明实施例关于半导体结构的制程，更特别关于降低沟槽负载效应的方法。
背景技术
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代的集成电路具有更小且更复杂的电路。在集成电路进化中，其功能密度(如单位芯片面积所具有的内连线装置数目)通常随着几何尺寸(如制程所能产生的最小构件或线路)减少而增加。尺寸缩小的制程通常有利于增加产能及降低相关成本。
发明内容
本发明一实施例提供的半导体结构，包括：介电层，形成于基板上；图案化的氧基层，形成于介电层上；以及第一沟槽与第二沟槽形成于介电层中，其采用图案化的氧基层作为掩模，其中第二沟槽的宽度大于第一沟槽的宽度，且第二沟槽的深度与第一沟槽的深度实质上相同。
附图说明
图1是一些实施例中，半导体结构的剖视图。
图2是一些实施例中，沉积多层盖膜之后的半导体结构剖视图。
图3A与3B是一些实施例中，图案化多层盖膜之后的半导体结构剖视图。
图4是一些实施例中，采用多层盖膜作为蚀刻掩模并蚀刻介电层之后的半导体结构剖视图。
图5是一些实施例中，移除多层盖膜之后的半导体结构剖视图。
图6A与6B是一些实施例中，图案化多层盖膜之后的半导体结构剖视图。
图7是一些实施例中，采用多层盖膜作为蚀刻掩模并蚀刻介电层之后的半导体结构剖视图。
图8A与8B分别为一些实施例中，移除多层盖膜之后的半导体结构的剖视图与等角视图。
图9是一些实施例中，降低半导体结构中的沟槽效应的方法的流程图。
【符号说明】
DM、DN、DX、DY 蚀刻深度
WM、WN、WX、WY 宽度
100 半导体结构
102 基板
104 蚀刻停止层
106 介电层
201 多层盖膜
202 氧基层
204 金属硬掩模
206 第一区
207A、207B、207C、209A、209B、607A、607B、607C、609A、609B 沟槽
208 第二区
406 第一凹陷
408 第二凹陷
606 第三区
608 第四区
706 第三凹陷
708 第四凹陷
900 方法
902、904、906、908、910 步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的例子用以简化本发明而非局限本发明。举例来说，形成第一结构于第二结构上的叙述包含两者直接接触，或两者的间隔有其他额外结构而非直接接触。此外，本发明的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90℃或其他角度，因此方向性用语仅用以说明图示中的方向。
此处所述的用语「名义上的」，指的是在产品或制程的设计阶段时，用于构件或制程的特性或参数的期望值或目标值，以及高于及/或低于期望值的范围。数值范围通常来自于制程中的微小变数或容忍度。
此处所述的用语「实质上」指的是给定值的±5％。
此处所述的用语「约」指的是给定值的±10％。
随着技术演进，集成电路的特色在于比前几代的装置具有更小的尺寸需求。然而上述结构与制程的实施方式面临挑战。随着栅极长度与装置间距缩小，将加剧整个装置的沟槽负载效应，特别是装置具有不同的关键尺寸或图案密度时。上述沟槽负载效应会造成不同的蚀刻深度。
沟槽负载效应来自于整个半导体装置的蚀刻速率差异，因为半导体装置具有不同图案(如图案密度、结构深宽比、及/或结构的组成及反射率)。
本发明多种实施例提供形成多层盖膜的方法，其由金属硬掩模及一或多个氧基层。举例来说，金属硬掩模可由氮化钛形成。举例来说，氧基层可由四乙氧基硅烷形成。
具有氧基层的多层盖膜，可降低蚀刻速率变异。举例来说，在等离子体蚀刻制程时的多层盖膜可释放氧离子。氧离子可改变不同图案区域中的介电材料的蚀刻速率，以降低沟槽负载效应。自氧基层扩散的氧离子可增加等离子体蚀刻介电材料的速率。
图1至8是半导体装置制程的多种附图附图，此制程可降低沟槽负载效应。上述制程可整合含氧基层的多层盖膜。此处提供的制程仅用以举例，而本发明可实施的其他制程并未图示。
图1是本发明一些实施例中，半导体结构100的剖视图。
半导体结构100包含基板102、蚀刻停止层104、以及介电层106。在一些实施例中，基板102可为硅基板。在一些实施例中，基板102可为(i)另一半导体如锗；(ii)半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、及/或锑化铟；(iii)半导体合金如硅锗；或(iv)上述的组合。在一些实施例中，基板102可为绝缘层上半导体。在一些实施例中，基板102可为外延材料。
在一些实施例中，蚀刻停止层104形成于基板102上，且可用以避免蚀刻基板102。蚀刻停止层104的组成可为氮化硅，其他例示性的组成包含氮氧化硅、氮化钛、及/或其他合适材料。蚀刻停止层104的沉积方法可为任何合适制程，比如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体增强化学气相沉积、电镀、其他合适方法、及/或上述的组合。
介电层106的组成为介电材料，且可由氧化硅、旋转涂布玻璃、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、低介电常数介电材料、及/或其他合适的绝缘材料所形成。在一些实施例中，介电层106的厚度可介于约
Figure BDA0001425490880000041
至约
Figure BDA0001425490880000042
之间。在一些实施例中，介电层106的厚度大于约
Figure BDA0001425490880000043
介电层106的沉积方法可为任何合适制程，比如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体增强化学气相沉积、其他合适方法、及/或上述的组合。在一些实施例中，半导体结构100可包含盖层、其他蚀刻停止层、及/或其他合适材料。在一些实施例中，半导体结构100亦可包含进行制程后的集成电路晶片，其可包含多个晶体管设置为互补式金氧半电路。这些电路可包含逻辑、模拟、射频部份，其由多种晶体管、电容、电阻、与内连线所组成，且未图示于图1中以简化附图。在一些实施例中，半导体结构包含隆起的结构如鳍状物。鳍状物的制作方法可采用合适制程，其包含光微影与蚀刻制程。
图2是本发明一些实施例中，沉积多层盖膜之后的半导体结构其剖视图。多层盖膜可包含氧基层202与金属硬掩模204。在一些实施例中，多层盖膜亦可包含其他层状物，其未图示于图2中以达简化目的。氧基层202的例示性组成可包含四乙氧基硅烷。氧基层202的形成方法可采用合适的沉积制程如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体增强化学气相沉积、其他合适方法、及/或上述的组合。在一些实施例中，氧基层202的厚度介于约
Figure BDA0001425490880000051
至约
Figure BDA0001425490880000052
之间。在一些实施例中，氧基层202的厚度介于约
Figure BDA0001425490880000053
至约
Figure BDA0001425490880000054
之间。金属硬掩模204的例示性组成可包含氮化钛。金属硬掩模204的形成方法可采用合适的沉积制程，比如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体增强化学气相沉积、其他合适方法、及/或上述的组合。在一些实施例中，金属硬掩模204的厚度介于约
Figure BDA0001425490880000055
至约
Figure BDA0001425490880000056
之间。
图3A至5是本发明一些实施例中，半导体装置制程的多种图示，此制程可降低含有不同图案密度的半导体结构中的沟槽负载效应。
图3A至3B是本发明一些实施例中，图案化多层盖膜201之后的半导体结构100其剖视图。蚀刻多层盖膜201的方法可包含沉积光阻材料于金属硬掩模204上、曝光并图案化光阻层以露出部份金属硬掩模204，以及蚀刻露出的部份金属硬掩模204与其下方的氧基层202。
如图3A所示的一些实施例中，蚀刻移除光阻层未保护(即露出)的部份金属硬掩模204，并蚀刻移除部份的下方氧基层202。通过过蚀刻金属硬掩模204，可蚀刻部份的氧基层202。如第3B图所示的一些实施例中，移除光阻未保护(即露出)的部份金属硬掩模204与其下方的氧基层202。蚀刻金属硬掩模204与氧基层202的制程可包含任何合适的蚀刻技术，比如干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他蚀刻方法。此外，亦可采用合适制程的多重步骤，分别移除氧基层202与金属硬掩模204。
在一些实施例中，移除部份的多层盖膜201，可形成第一区206与第二区208于保留的多层盖膜201中。第一区206与第二区208包含不同的图案密度横越半导体结构100。在一些实施例中，第一区206可包含密区(如较高的图案密度)，而第二区208可包含疏区(如较低的图案密度)。然而应注意的是任何「密」与「疏」的相对比较均属本发明范畴。
在一些实施例中，第一区206可包含基板的一或多个结构的间隔有设计规则容许的最小空间(比如采用的光微影制程的关键尺寸)的区域。举例来说，第一区206中相邻的沟槽207A、207B、与207C的间隔有保留的多层盖膜201，其宽度WM小于约10nm。在一些实施例中，第一区206其相邻的沟槽207A、207B、与207C之间相隔的距离可介于约10nm至约20nm之间。应注意的是，保留的多层盖膜中的沟槽之间相隔的距离仅用以举例，其可依产品需求选择。
在一些实施例中，第二区208可包含基板的一或多个结构的间隔有设计规则容许的最小或近似最小空间的倍数(比如关键尺寸的倍数)的区域。举例来说，第二区208中相邻的沟槽209A与209B的间隔有保留的多层盖膜201，其宽度WN为约60nm。在一些实施例中，第二区208其相邻的沟槽209A与209B之间相隔的距离可介于约40nm至约70nm之间。应注意的是，保留的多层盖膜中的沟槽之间相隔的距离仅用以举例，其可依产品需求选择。
图4是本发明一些实施例中，以多层盖膜201作为蚀刻掩模，蚀刻介电层之后的半导体结构100其剖视图。在一些实施例中，蚀刻金属硬掩模204与氧基层202未保护的部份介电层106，以形成第一凹陷406于第一区206中，并形成第二凹陷408于第二区208中。如此一来，蚀刻制程可将保留的多层盖膜201形成的图案转移至介电层106，并形成第一凹陷406与第二凹陷408。由于相邻的沟槽207A、207B、与207C的间隔有宽度WM，形成的第一凹陷406之间亦隔有相同的宽度WM。与此类似，第二凹陷408的间隔有宽度WN，其为相邻的沟槽209A与209B之间相隔的宽度。上述蚀刻制程可为等离子体蚀刻制程，比如采用氧基等离子体的反应性离子蚀刻制程。在一些实施例中，反应性离子蚀刻制程可包含其他蚀刻品气体，比如氮气、四氟化碳、及/或其他合适气体。此外，亦可采用多种其他合适方法形成凹陷于介电层106中。
采用氧基层可增加介电材料的蚀刻速率。举例来说，采用氧作为蚀刻品气体的反应性离子蚀刻制程中，氧基层202可释放氧离子至凹陷中以增强等离子体蚀刻制程，即增加介电层106的蚀刻速率。在密区如具有较高图案密度的第一区206中，可更有效地增加蚀刻速率。若无氧基层202则蚀刻面的氧离子供应量不足，而无法最大化密区中的反应性离子蚀刻的反应效率。这是因为统计上，密区的凹陷中蚀刻品气体离子的平均数目，少于疏区的凹陷中蚀刻品气体离子的平均数目。如此一来，密区的凹陷中蚀刻品气体离子的离子密度与等离子体流量较低。采用氧基层202可在蚀刻制程中释放氧离子至第一凹陷406中，以提高密区中的氧离子供应量，进而增加第一区206的第一凹陷406中的介电层106其蚀刻速率。在图4中，蚀刻制程形成的第一凹陷406可具有蚀刻深度DM，其介于约
Figure BDA0001425490880000071
至约
Figure BDA0001425490880000072
之间。在一些实施例中，蚀刻深度DM大于约
Figure BDA0001425490880000073
在一些实施例中，蚀刻深度DM小于约
Figure BDA0001425490880000074
应注意的是，此处所述的数值范围仅用以举例，而第一凹陷406的蚀刻深度DM取决于装置规格且可由蚀刻条件(比如蚀刻时间、腔室压力、气体流速、等离子体功率、偏压、及/或其他合适参数)调整。
另一方面，采用氧基层202亦可影响疏区(比如具有较低图案密度的第二区208)中的介电材料的蚀刻速率。依据结构密度与蚀刻条件可增加、降低、或维持蚀刻速率。一些实施例的第二区208中的结构较密，若无氧基层202则蚀刻时的氧离子不足。此例采用氧基层202可增加介电层106的蚀刻速率。与此相较，一些实施例的第二区208中的结构较疏，即使不采用氧基层202也可在蚀刻时具有足够的氧离子。此例采用氧基层202可降低介电层106的蚀刻速率，因为氧离子的供应量过多。此外，一些实施例中的结构密度介于前述的疏密结构密度之间，则采用氧基层202对介电层的蚀刻速率不具有显著影响。
在图4中，蚀刻制程形成的第二凹陷408其蚀刻深度DN介于约
Figure BDA0001425490880000075
至约
Figure BDA0001425490880000076
之间。在一些实施例中，蚀刻深度DN大于约
Figure BDA0001425490880000077
在一些实施例中，蚀刻深度DN小于约
Figure BDA0001425490880000078
应注意的是，上述数值范围仅用以举例，而第二凹陷408的蚀刻深度DN取决于装置规格且可由蚀刻条件(比如蚀刻时间、腔室压力、气体流速、等离子体功率、偏压、及/或其他合适参数)调整。
如上所述，采用氧基层202可影响半导体结构100上的介电层106的密区与疏区中的介电材料其蚀刻速率。更特别的是，密区(如第一区206)中的介电层106其蚀刻速率可增加，且可与疏区(如第二区208)中的介电层106其蚀刻速率类似或相同。如此一来，一些实施例中第一凹陷406的蚀刻深度DM与第二凹陷408的蚀刻深度DN实质上可相同。在一些实施例中，第一凹陷406的蚀刻深度DM与第二凹陷408的蚀刻深度DN之间的差异可小于或等于约
Figure BDA0001425490880000079
在一些实施例中，上述差异可小于约
Figure BDA00014254908800000710
在一些实施例中，凹陷的深宽比(比如深度对宽度的比例)可大于约1。在一些实施例中，深宽比可为约10或约20。上述数值范围仅用以举例，且氧基层202可让疏区与密区中的介电材料具有类似的蚀刻速率，以降低半导体结构100中的沟槽负载效应。
图5是本发明一些实施例中，移除多层盖膜201之后的半导体结构100其剖视图。多层盖膜201的氧基层202与金属硬掩模206的移除方法，可采用合适制程如干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他蚀刻方法。上述蚀刻方法可取代为任何其他合适方法如化学机械研磨制程，其亦可平坦化保留的介电层106的表面。
图6A至8是本发明一些实施例中，半导体装置制程的多种附图，此制程可降低含有不同结构尺寸的半导体结构中的沟槽负载效应。
图6A与6B是本发明一些实施例中，图案化多层盖膜201之后的半导体结构100(见图2)其剖视图。多层盖膜201的蚀刻方法可包含沉积光阻材料于金属硬掩模204上、曝光及图案化光阻以露出部份的金属硬掩模204，再蚀刻露出的部份金属硬掩模204及其下的氧基层202。
如图6A所示的一些实施例中，蚀刻移除光阻层未保护(即露出)的部份金属硬掩模204，并蚀刻移除部份的下方氧基层202。通过过蚀刻金属硬掩模204，可蚀刻部份的氧基层202。如图6B所示的一些实施例中，移除光阻未保护(即露出)的部份金属硬掩模204与其下方的氧基层202。蚀刻金属硬掩模204与氧基层202的制程可包含任何合适的蚀刻技术，比如干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他蚀刻方法。此外，亦可采用合适制程的多重步骤，分别移除氧基层202与金属硬掩模204。
在一些实施例中，移除部份的多层盖膜201，可形成第三区606与第四区608于保留的多层盖膜201中。第三区606与第四区608包含不同的结构尺寸横越半导体结构100。在一些实施例中，第三区606可包含较小的结构尺寸(比如宽度或长度较小的结构)，而第四区608可包含较大的结构尺寸(比如宽度或长度较大的结构)。然而应注意的是任何「较小」与「较大」的相对比较均属本发明范畴。
在一些实施例中，第三区606可为一或多个半导体结构的区域，且上述半导体结构的宽度或长度实质上等于设计规则容许的最小空间(比如采用的光微影制程的关键尺寸)。举例来说，第三区606中形成于保留的多层盖膜201中的沟槽607A、607B、与607C，其宽度WX可小于约10nm。在一些实施例中，第三区606的沟槽607A、607B、与607C其宽度WX可介于约10nm至约20nm之间。应注意的是，保留的多层盖膜中的沟槽宽度仅用以举例，其可依产品需求选择。
在一些实施例中，第四区608可包含基板的区域，且区域中的结构宽度或长度几乎等于设计规则容许的最小或近似最小空间的倍数(比如采用的光微影制程的关键尺寸的倍数)。举例来说，第四区608中形成于保留的多层盖膜201中的沟槽609A与609B，其宽度WY可为约60nm。在一些实施例中，第四区608中的沟槽609A与609B，其宽度WY可介于约40nm至约70nm之间。在一些实施例中，沟槽607A、607B、与607C的宽度WX以及沟槽609A与609B的宽度WY之间的差异大于40nm。应注意的是，保留的多层盖膜中的沟槽宽度范围仅用以举例，其可依产品需求选择。
图7是本发明一些实施例中，采用多层盖膜201作为蚀刻掩模，并蚀刻介电层之后的半导体结构100其剖视图。在一些实施例中，蚀刻金属硬掩模204与氧基层202未保护的部份介电层106，以形成第三凹陷706于第三区606中，并形成第四凹陷708于第四区608中。如此一来，蚀刻制程可将保留的多层盖膜201形成的图案转移至介电层106，并形成第三凹陷706与第四凹陷708。由于相邻的沟槽607A、607B、与607C具有宽度WX，形成的第三凹陷706亦具有相同的宽度WX。与此类似，第四凹陷708具有宽度WY，其为沟槽609A与609B的宽度。上述蚀刻制程可为等离子体蚀刻制程，比如采用氧基等离子体的反应性离子蚀刻制程。在一些实施例中，反应性离子蚀刻制程可包含其他蚀刻品气体，比如氮气、四氟化碳、及/或其他合适气体。此外，亦可采用多种其他合适方法形成凹陷于介电层106中。
在一些实施例中，采用氧基层可增加介电材料的蚀刻速率。举例来说，采用氧作为蚀刻品气体的反应性离子蚀刻制程中，氧基层202可释放氧离子至凹陷中以增强等离子体蚀刻制程，即增加介电层106的蚀刻速率。在小结构尺寸的区域如第三区606中，即结构的宽度或长度实质上等于设计规则容许的最小或近似最小空间的区域中，可更有效地增加蚀刻速率。若无氧基层202则蚀刻面的氧离子供应量不足，而无法最大化小结构尺寸的区域中的反应性离子蚀刻的反应效率。这是因为统计上，较小结构尺寸的结构(如沟槽)具有等于关键尺寸的开口，而蚀刻品气体离子进入较小结构尺寸的沟槽开口的数目，少于进入较大结构尺寸的凹陷的数目。如此一来，较小结构尺寸的结构中的离子密度与等离子体流量较低，造成其介电材料的蚀刻速率较低。然而自氧基层释放的氧离子可增加介电材料的等离子体蚀刻并改善蚀刻速率。
以图7中的半导体结构100为例，采用氧基层202可在蚀刻制程中释放氧离子至凹陷中，以增加结构尺寸实质上等于设计规则容许的最小或近似最小空间的区域中的氧离子供应量，进而增加第三区606的第三凹陷706中的介电层106其蚀刻速率。在图7中，蚀刻制程形成的第三凹陷706可具有蚀刻深度DX，其介于约
Figure BDA0001425490880000101
至约
Figure BDA0001425490880000102
之间。在一些实施例中，蚀刻深度DX大于约
Figure BDA0001425490880000103
在一些实施例中，蚀刻深度DX小于约
Figure BDA0001425490880000104
应注意的是，此处所述的数值范围仅用以举例，而第三凹陷706的蚀刻深度DX取决于装置规格且可由蚀刻条件(比如蚀刻时间、腔室压力、气体流速、等离子体功率、偏压、及/或其他合适参数)调整。
另一方面，采用氧基层202亦可影响结构尺寸较大的区域(比如第四区608，其结构的宽度或长度实质上等于设计规则容许的最小或近似最小空间的数倍的区域)中的介电材料的蚀刻速率。依据结构尺寸与蚀刻条件可增加、降低、或维持蚀刻速率。一些实施例的第四区608中的结构尺寸较小，若无氧基层202则蚀刻时的氧离子不足。此例采用氧基层202可增加介电层106的蚀刻速率。与此相较，一些实施例的第四区608中的结构尺寸较大，即使不采用氧基层202也可在蚀刻时具有足够的氧离子。此例采用氧基层202可降低介电层106的蚀刻速率，因为氧离子的供应量过多。此外，一些实施例中的结构尺寸介于前述的结构尺寸之间，则采用氧基层202对介电层的蚀刻速率不具有显著影响。在图7中，蚀刻制程形成的第四凹陷708其蚀刻深度DY介于约
Figure BDA0001425490880000105
至约
Figure BDA0001425490880000106
之间。在一些实施例中，蚀刻深度DY大于约
Figure BDA0001425490880000107
在一些实施例中，蚀刻深度DY小于约
Figure BDA0001425490880000108
在一些实施例中，凹陷的深宽比可大于约1。在一些实施例中，深宽比可为约10或约20。应注意的是，上述数值范围仅用以举例，而第四凹陷708的蚀刻深度DY取决于装置规格且可由蚀刻条件(比如蚀刻时间、腔室压力、气体流速、等离子体功率、偏压、及/或其他合适参数)调整。
如上所述，采用氧基层202可影响半导体结构100上的介电层106的不同结构尺寸的区域中的介电材料其蚀刻速率。更特别的是，区域(如第三区606)中的介电层106其蚀刻速率可增加，且可与其他区域(如第四区608)中的介电层106其蚀刻速率类似或相同。如此一来，一些实施例中第三凹陷706的蚀刻深度DX与第四凹陷708的蚀刻深度DY实质上可相同。在一些实施例中，第三凹陷706的蚀刻深度DX与第二凹陷708的蚀刻深度DY之间的差异可小于或等于约
Figure BDA0001425490880000111
在一些实施例中，上述差异可小于约
Figure BDA0001425490880000112
上述数值范围仅用以举例，且氧基层202可让不同结构尺寸的区域中的介电材料具有类似的蚀刻速率，以降低半导体结构100中的沟槽负载效应。
图8A与8B分别为本发明一些实施例中，移除图7的多层盖膜201之后的半导体结构100其剖视图与等角图。多层盖膜201的氧基层202与金属硬掩模206的移除方法，可采用合适制程如干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他蚀刻方法。上述蚀刻方法可取代为任何其他合适方法如化学机械研磨制程，其亦可平坦化保留的介电层106的表面。
图9是本发明一些实施例中，减少半导体结构中的沟槽负载效应的方法900的流程图。依据此处所述的内容，可在方法900中进行其他步骤。此外，可改变方法900中的步骤及/或以不同顺序进行方法900中的步骤。
在一些实施例中，步骤902形成结构与层状物于半导体结构之上及/或之中。半导体结构可包含基板、一或多个蚀刻停止层、与一或多个介电层。半导体结构亦可视需求包含其他层状物。在一些实施例中，基板可为硅基板。在一些实施例中，基板可为(i)另一半导体如锗；(ii)半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、及/或锑化铟；(iii)半导体合金如硅锗；或(iv)上述的组合。在一些实施例中，基板可为绝缘层上半导体。在一些实施例中，基板可为外延材料。在一些实施例中，蚀刻停止层形成于基板上，且可用以避免蚀刻基板。蚀刻停止层的组成可为氮化硅，其他例示性的组成包含氮氧化硅、氮化钛、及/或其他合适材料。蚀刻停止层的沉积方法可为任何合适制程。介电层的组成为介电材料，且可由氧化硅、旋转涂布玻璃、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、低介电常数介电材料、及/或其他合适的绝缘材料所形成。介电层的沉积方法可为任何合适制程。在一些实施例中，半导体结构可包含盖层、其他蚀刻停止层、及/或其他合适材料。在一些实施例中，半导体结构亦可包含进行制程后的集成电路晶片，其可包含多个晶体管设置为互补式金氧半电路。在一些实施例中，有源与无源装置如晶体管、二极管、电容、电阻、电感、与类似物可形成于半导体基板之上及/或之中。在一些实施例中，半导体结构包含隆起的结构如鳍状物。鳍状物的制作方法可采用合适制程，其包含光微影与蚀刻制程。
在一些实施例中，步骤沉积多层盖膜于半导体结构上。多层盖膜可包含氧基层与金属硬掩模。在一些实施例中，多层盖膜亦可包含其他层状物。氧基层的例示性组成可包含四乙氧基硅烷。氧基层的形成方法可采用合适的沉积制程如化学气相沉积。在一些实施例中，氧基层的厚度介于约
Figure BDA0001425490880000121
至约
Figure BDA0001425490880000122
之间。金属硬掩模的例示性组成可包含氮化钛。金属硬掩模的形成方法可采用合适的沉积制程，比如化学气相沉积。在一些实施例中，金属硬掩模的厚度介于约
Figure BDA0001425490880000123
至约
Figure BDA0001425490880000124
之间。
在一些实施例中，步骤906图案化多层盖膜。图案化制程可包含蚀刻制程，其包含包含沉积光阻材料于金属硬掩模上、曝光并图案化光阻层以露出部份金属硬掩模，以及蚀刻露出的部份金属硬掩模与其下方的氧基层。在一些实施例中，蚀刻移除光阻层未保护(即露出)的部份金属硬掩模，并蚀刻移除部份的下方氧基层。在一些实施例中，移除光阻未保护(即露出)的部份金属硬掩模与其下方的氧基层。蚀刻制程可包含任何合适的蚀刻技术，比如干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他蚀刻方法。此外，亦可采用合适制程的多重步骤，分别移除氧基层与金属硬掩模。
在一些实施例中，移除部份的多层盖膜，可形成第一区与第二区于保留的多层盖膜中。第一区与第二区包含不同的图案密度横越半导体结构。在一些实施例中，第一区可包含密区，而第二区208可包含疏区。应注意的是任何「密」与「疏」的相对比较均属本发明范畴。
在一些实施例中，第一区可包含半导体结构的区域，其中一或多个结构的间隔有设计规则容许的最小空间(比如采用的光微影制程的关键尺寸)。举例来说，第一区中相邻的沟槽的间隔有保留的多层盖膜，其宽度小于约10nm。在一些实施例中，第一区其相邻的沟槽的间相隔的距离可介于约10nm至约20nm之间。第一区的一例为图3A所示的第一区206。
在一些实施例中，第二区可包含基板的一或多个结构的间隔有设计规则容许的最小或近似最小空间的倍数(比如关键尺寸的倍数)的区域。举例来说，第二区中相邻的沟槽的间隔有保留的多层盖膜其宽度为约60nm。在一些实施例中，第二区其相邻的沟槽之间相隔的距离可介于约40nm至约70nm之间。应注意的是，保留的多层盖膜中的沟槽之间相隔的距离仅用以举例，其可依产品需求选择。第二区的一例为图3A所示的第二区208。
在一些实施例中，移除部份的多层盖膜亦可形成第三区与第四区于保留的多层盖膜中。第三区与第四区包含不同的结构尺寸横越半导体结构。在一些实施例中，第三区可包含较小的结构尺寸，而第四区可包含较大的结构尺寸。然而应注意的是任何「较小」与「较大」的相对比较均属本发明范畴。
在一些实施例中，第三区可为基板的区域，其中一或多个半导体结构的宽度或长度实质上等于设计规则容许的最小空间(比如采用的光微影制程的关键尺寸)。举例来说，第三区中形成于保留的多层盖膜中的沟槽宽度可小于约10nm。在一些实施例中，第三区的沟槽宽度可介于约10nm至约20nm之间。第三区的一例为图6A所示的第三区606。应注意的是，保留的多层盖膜中的沟槽宽度范围仅用以举例，其可依产品需求选择。
在一些实施例中，第四区可包含基板的区域，且区域中的结构宽度或长度几乎等于设计规则容许的最小或近似最小空间的倍数(比如关键尺寸的倍数)。举例来说，第四区中形成于保留的多层盖膜中的沟槽宽度可为约60nm。在一些实施例中，第四区中的沟槽宽度可介于约40nm至约70nm之间。第四区的一例为图6A所示的第四区608。应注意的是，保留的多层盖膜中的沟槽宽度范围仅用以举例，其可依产品需求选择。
在一些实施例中，步骤908以多层盖膜作为蚀刻掩模并蚀刻介电层。在一些实施例中，蚀刻金属硬掩模与氧基层未保护的部份介电层，以分别形成第一凹陷于第一区中、形成第二凹陷于第二区中、形成第三凹陷于第三区中、以及形成第四凹陷于第四区中。如此一来，蚀刻制程可将保留的多层盖膜形成的图案转移至介电层。凹陷之间相隔的宽度可与第一区或第二区中沟槽相隔的宽度相同；或者凹陷的宽度可与第三区或第四区中沟槽的宽度相同。蚀刻制程可为等离子体蚀刻制程，比如采用氧基等离子体的反应性离子蚀刻制程。在一些实施例中，反应性离子蚀刻制程可包含其他蚀刻品气体，比如氮气、四氟化碳、及/或其他合适气体。此外，亦可采用多种其他合适方法形成凹陷于介电层中。
采用氧基层可增加介电材料的蚀刻速率。举例来说，采用氧作为蚀刻品气体的反应性离子蚀刻制程中，氧基层可释放氧离子至凹陷中以增强等离子体蚀刻制程，即增加介电层的蚀刻速率。在密区(如第一区)或具有较小结构尺寸的区域(如第三区)中，可更有效地增加蚀刻速率。第一区的一例可包含图3A中的第一区206，而第三区的一例可包含图6A中的第三区606。采用氧基层可在蚀刻制程中释放氧离子至凹陷中，以提高氧离子供应量，进而增加介电层的蚀刻速率。蚀刻制程形成的第一凹陷与第三凹陷的蚀刻深度可介于约
Figure BDA0001425490880000141
至约
Figure BDA0001425490880000142
之间。第一凹陷的一例可包含图4中的第一凹陷406，而第三凹陷的一例可包含图7中的第三凹陷706。第一凹陷与第三凹陷的蚀刻深度可取决于装置规格，且可由蚀刻条件(比如蚀刻时间、腔室压力、气体流速、等离子体功率、偏压、及/或其他合适参数)调整。
采用氧基层可增加介电材料的蚀刻速率。举例来说，采用氧作为蚀刻品气体的反应性离子蚀刻制程中，氧基层可释放氧离子至凹陷中以增强等离子体蚀刻制程，即增加介电层的蚀刻速率。在密区(如第一区)或具有较小结构尺寸的区域(如第三区)中，可更有效地增加蚀刻速率。第一区的一例可包含图3A中的第一区206，而第三区的一例可包含图6A中的第三区606。采用氧基层可在蚀刻制程中释放氧离子至凹陷中，以提高氧离子供应量，进而增加介电层的蚀刻速率。蚀刻制程形成的第一凹陷与第三凹陷的蚀刻深度可介于约
Figure BDA0001425490880000143
至约
Figure BDA0001425490880000144
之间。第一凹陷的一例可包含图4中的第一凹陷406，而第三凹陷的一例可包含图7中的第三凹陷706。第一凹陷与第三凹陷的蚀刻深度可取决于装置规格，且可由蚀刻条件(比如蚀刻时间、腔室压力、气体流速、等离子体功率、偏压、及/或其他合适参数)调整。
采用氧基层亦可影响疏区(如第二区)或具有较大结构尺寸的区域(如第四区)中的介电材料的蚀刻速率。第二区的一例可包含图3A中的第二区208，而第四区的一例可包含图6A中的第四区608。依据结构密度与蚀刻条件可增加、降低、或维持蚀刻速率。在一些实施例中，采用氧基层可增加介电层的蚀刻速率。相反地，采用氧基层可降低介电层的蚀刻速率，因为氧离子的供应量过多。然而一些实施例采用氧基层对介电层的蚀刻速率不具有显著影响。蚀刻制程形成的第二凹陷与第四凹陷的蚀刻深度可介于约
Figure BDA0001425490880000145
至约
Figure BDA0001425490880000146
之间。第二凹陷的一例可包含图4中的第二凹陷408，而第四凹陷的一例可包含图7中的第四凹陷708。应注意的是，上述数值范围仅用以举例，而第二凹陷与第四凹陷的蚀刻深度取决于装置规格且可由蚀刻条件(比如蚀刻时间、腔室压力、气体流速、等离子体功率、偏压、及/或其他合适参数)调整。
在一些实施例中，步骤910可移除多层盖膜。多层盖膜的氧基层与金属硬掩模的移除方法，可采用合适制程如干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他蚀刻方法。上述蚀刻方法可取代为任何其他合适方法如化学机械研磨制程，其亦可平坦化保留的介电层的表面。
本发明多种实施例提供的方法可降低半导体结构中的沟槽负载效应。采用氧基层可影响密区与疏区(或具有小结构尺寸或大结构尺寸的区域)中的介电材料其蚀刻速率。更特别的是，可增加密区或具有较小结构尺寸的区域中的介电层其蚀刻速率。由于上述区域中的蚀刻速率增加，其可与疏区或具有较大结构尺寸的区域中的蚀刻速率类似或相同。在一些实施例中，这些区域中的蚀刻深度差异可小于约
Figure BDA0001425490880000151
如低至0。密区中结构的分隔距离，或者小结构的尺寸可小到等于设计规则容许的最小空间(比如关键尺寸)。上述数值范围用以举例，而采用氧基层可让密区与疏区(或具有较小结构或较大结构的区域)中的介电材料其蚀刻速率类似。如此一来，可降低半导体结构中的沟槽负载效应。
在一些实施例中，半导体结构包括介电层形成于基板上。图案化的氧基层形成于介电层上。半导体结构亦可包含第一沟槽与第二沟槽形成于介电层中，其采用图案化的氧基层作为掩模。第二沟槽的宽度可大于第一沟槽的宽度，且第二沟槽的深度与第一沟槽的深度可实质上相同。
在一些实施例中，上述半导体结构的图案化的氧基层包括四乙氧基硅烷。
在一些实施例中，上述半导体结构更包括金属硬掩模于图案化的氧基层上，其中金属硬掩模包括氮化钛。
在一些实施例中，上述半导体结构的第一沟槽宽度介于约10nm至约20nm之间。
在一些实施例中，上述半导体结构的第一沟槽宽度小于约10nm。
在一些实施例中，上述半导体结构的第二沟槽宽度介于约40nm至约70nm之间。
在一些实施例中，上述半导体结构的金属硬掩模厚度介于约
Figure BDA0001425490880000161
至约
Figure BDA0001425490880000162
之间。
在一些实施例中，上述半导体结构的介电层厚度介于约
Figure BDA0001425490880000163
至约
Figure BDA0001425490880000164
之间。
在一些实施例中，上述半导体结构的介电层包括低介电常数材料。
在一些实施例中，上述半导体结构的图案化的氧基层厚度介于约
Figure BDA0001425490880000165
至约
Figure BDA0001425490880000166
之间。
在一些实施例中，半导体结构的制作方法包括：形成介电层于基板上；以及沉积四乙氧基硅烷层于介电层上。金属硬掩模可沉积于四乙氧基硅烷层上。可图案化金属硬掩模与四乙氧基硅烷层。此方法亦包括采用图案化的金属硬掩模与四乙氧基硅烷层作为掩模，蚀刻介电层以形成第一沟槽与第二沟槽。
在一些实施例中，上述方法的第一沟槽具有第一深度，第二沟槽具有第二深度，且第一深度与第二深度之间的差距小于约
Figure BDA0001425490880000167
在一些实施例中，上述方法的第一深度与第二深度大于约
Figure BDA0001425490880000168
在一些实施例中，上述方法的第一沟槽其深宽比大于约1。
在一些实施例中，上述方法的第一沟槽具有第一宽度，第二沟槽具有第二宽度，且第一宽度与第二宽度之间的差距大于约40nm。
在一些实施例中，半导体结构包括：介电层形成于基板上；以及四乙氧基硅烷层形成于介电层上。第一沟槽与第二沟槽可形成于介电层中，其采用四乙氧基硅烷层作为掩模。第一沟槽的宽度可实质上等于光微影制程的关键尺寸，而第二沟槽的宽度可大于第一沟槽的宽度。
在一些实施例中，上述半导体结构的四乙氧基硅烷层厚度介于约
Figure BDA0001425490880000169
至约
Figure BDA00014254908800001610
之间。
在一些实施例中，上述半导体结构的第一沟槽具有第一深度，第二沟槽具有第二深度，且第一深度与第二深度实质上相同。
在一些实施例中，上述半导体结构的第一沟槽具有第一深度，第二沟槽具有第二深度，且第一深度与第二深度之间的差距小于约
Figure BDA00014254908800001611
在一些实施例中，上述半导体结构的第一沟槽其深宽比大于约1。
应理解的是，实施方式(非摘要)仅用以说明申请专利范围。摘要提出一或多个实施例但非所有实施例，因此并未局限至相关申请专利范围。
上述实施例的特征有利于本技术领域中具有通常知识者理解本发明实施例。本技术领域中具有通常知识者应理解可采用本发明作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (5)

1.一种半导体结构的制作方法，包括：
形成一蚀刻停止层于一基板上；
形成一介电层于该蚀刻停止层上；
沉积一四乙氧基硅烷层于该介电层上；
沉积一金属硬掩模层于该四乙氧基硅烷层上；
图案化该金属硬掩模层与该四乙氧基硅烷层；
采用图案化的该金属硬掩模层与该四乙氧基硅烷层作为掩模，并分别采用一第一蚀刻速率和一第二蚀刻速率蚀刻该介电层以形成多个第一沟槽与多个第二沟槽于该介电层中，其中该介电层的一部分位于该蚀刻停止层与该些第一沟槽或该些第二沟槽的下表面之间，其中：
该些第一沟槽与该些第二沟槽分别具有不同的一第一图案密度与一第二图案密度，其中：
该些第一沟槽的相邻沟槽之间的一相隔距离介于10nm至20nm之间；以及
该些第二沟槽的相邻沟槽之间的一相隔距离介于40nm至70nm之间；以及
该些第一沟槽的第一深度与该些第二沟槽的第二深度不同且彼此之间的差异在5％之内；
自该四乙氧基硅烷层释放氧离子至该些第一沟槽和该些第二沟槽中，以分别增加该第一蚀刻速率和减少该第二蚀刻速率；
移除该四乙氧基硅烷层与该金属硬掩模层，该些第一沟槽的每一者的深宽比大于1，且该些第二沟槽的每一者的深宽比为10或20；以及
在蚀刻后的该介电层上进行一平坦化工艺。
2.如权利要求1所述的半导体结构的制作方法，其中该基板为该半导体结构的最底层。
3.如权利要求1所述的半导体结构的制作方法，其中图案化该金属硬掩模层与该四乙氧基硅烷层的步骤包括进行一第一蚀刻工艺以蚀刻穿过金属硬掩模层并移除该四乙氧基硅烷层的一第一部分，且未露出该介电层。
4.如权利要求3所述的半导体结构的制作方法，其中图案化该金属硬掩模层与该四乙氧基硅烷层的步骤还包括进行一第二蚀刻工艺，以移除该四乙氧基硅烷层的一第二部分并露出该介电层。
5.如权利要求1所述的半导体结构的制作方法，其中该些第一沟槽的一第一宽度大于该些第二沟槽的一第二宽度，且该第一宽度与该第二宽度之间的差距大于40nm。
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