JP5103006B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
今日、製造コストが安価であるデュアルダマシン法を用いたＣｕ配線が主流である。配線溝のエッチング深さは、後続の工程で埋め込まれるＣｕ配線の断面積に直接作用し配線抵抗や配線容量に影響を与える。したがって、デュアルダマシン法においては、配線溝のエッチング深さの均一性や安定化が特に重要である。
特許文献１には、デュアルダマシン法におけるエッチングの方法が開示されている。この方法では、ＳｉＯ２より比誘電率が低い、いわゆる低誘電率膜とそれを覆うＳｉＯ２膜（キャップ膜）とを別々のエッチング条件でエッチングし、配線溝を形成している。具体的には、低誘電率膜に対して選択比が大きい条件でＳｉＯ２膜をエッチングした後、低誘電率膜に対して選択比が小さい条件で低誘電率膜をエッチングしている。
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２〜４が挙げられる。
特開２００４−７１７３１号公報 特開２００３−３３２４２１号公報 特開平１０−２２９１２２号公報 特開２００５−３５３６９８号公報
第１の絶縁膜上に第２の絶縁膜が形成されたものを順次エッチングする際に、第２の絶縁膜のエッチングを第１の絶縁膜が露出したところで停止させると、第２の絶縁膜のエッチング時に溝の底部に形成されたデポジション膜の厚みがウエハ面内で大きく異なることを本発明者が新たに見出した。この厚みが異なることにより、第１の絶縁膜を加工した後の加工形状の面内均一性が悪くなる。
本発明による半導体装置の製造方法は、第１の絶縁膜と上記第１の絶縁膜上に設けられた第２の絶縁膜とを備える半導体装置を製造する方法であって、第１のエッチング条件で、上記第２の絶縁膜を途中までエッチングする第１のエッチング工程と、上記第１のエッチング条件とは異なる第２のエッチング条件で、上記第１のエッチング工程において残された上記第２の絶縁膜の残部と、上記第１の絶縁膜とをエッチングする第２のエッチング工程と、を含むことを特徴とする。
この製造方法においては、第２の絶縁膜のエッチングを途中で一旦停止し、その後に第２の絶縁膜の残部と第１の絶縁膜とを一括してエッチングする。このように第１のエッチング工程の直後に第１の絶縁膜を露出させないことで、不均一な厚みを有するデポジション膜が堆積されるのを防ぐことができる。これにより、第１の絶縁膜を加工した後の加工形状の面内均一性が向上する。
本発明によれば、絶縁膜のエッチング加工形状についてウエハ面内で高い均一性を得ることが可能な半導体装置の製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図１および図２は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。この製造方法は、低誘電率膜１０（第１の絶縁膜）と低誘電率膜１０上に設けられたキャップ膜２０（第２の絶縁膜）とを備える半導体装置を製造する方法である。これらの低誘電率膜１０とキャップ膜２０との間には、エッチングストップ膜が介在していない。
低誘電率膜１０の比誘電率は、３．５以下であることが好ましい。低誘電率膜１０を構成する材料としては、例えば、ポリオルガノシロキサン、芳香族含有有機材料、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＳＯＧ（Spin On Glass）、またはＦＯＸ（Flowable Oxide）を用いることができる。ポリオルガノシロキサンの例としては、ＳｉＯＣ、ＭＳＱ（メチルシルセスキオキサン）、およびＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等が挙げられる。ＳｉＯＣを材料とした低誘電率膜には、例えば、アプライドマテリアル社製のＢｌａｃｋ Ｄｉａｍｏｎｄ（登録商標、以下「ＢＤ」という）、ノベラシステムズ社製のＣｏｒａｌ、およびＡＳＭ社製のＡｕｒｏｌａがある。
また、芳香族含有有機材料の例としては、ポリフェニレン、ポリアリールエーテル（ＰＡＥ）、およびジビニルシロキサン−ビス−ベンゾシクロブテン等が挙げられる。ポリフェニレンを材料とした低誘電率膜には、例えば、ダウケミカル社製のＳｉＬＫ（登録商標）がある。また、ポリアニールエーテルを材料とした低誘電率膜には、例えば、ハネウェル社製のＦｌａｒｅがある。なお、低誘電率膜１０は、ポーラス状をしていてもよい。
キャップ膜２０を構成する材料としては、ＳｉＯ２、ＳｉＣ、ＳｉＣＮ、ＳｉＮまたはＢＣＢ（ベンゾシクロブテン）等が挙げられる。
まず、レジスト３０をマスクとして、第１のエッチング条件でキャップ膜２０を途中までエッチングする（第１のエッチング工程）（図１）。第１のエッチング条件は、キャップ膜２０の加工に適した条件、すなわち高い均一性でキャップ膜２０を加工できるような条件であることが好ましい。また、第１のエッチング工程におけるエッチング時間は、キャップ膜２０を最後までエッチングするのに必要なエッチング時間（終点時間）の６０％以上９０％以下であることが好ましい。キャップ膜２０を最後までエッチングするのに必要なエッチング時間は、例えば、ＥＰＤ（End Point Detector）システムを用いて求めることができる。このエッチング時間に関する条件は、第１のエッチング工程において残されたキャップ膜２０の残部２２の厚みｔ１はキャップ膜２０全体の厚みｔ２の１０％以上４０％以下である、という条件に相当する。
次に、第１のエッチング条件とは異なる第２のエッチング条件で、キャップ膜２０の残部２２と低誘電率膜１０とを一括してエッチングする（第２のエッチング工程）（図２）。本実施形態において、第１および第２のエッチング工程は、相異なる高周波出力を有する上部電極および下部電極を有するエッチング装置を用いて実行される。また、これらのエッチング工程は、例えばデュアルダマシン工程の一部として実行される。なお、第２のエッチング工程は、第１のエッチング工程が終了した直後に開始してもよいし、所定の時間（安定化時間）を置いてから開始してもよい。安定化時間は、例えば３秒程度である。
第２のエッチング条件は、低誘電率膜１０およびキャップ膜２０間の選択比が実質的に取れない条件であることが好ましい。また、第２のエッチング条件においては、第１のエッチング条件よりも酸素流量が多いことが好ましい。第２のエッチング条件における酸素混合比は、好ましくは、０．４％以上２．６％以下である。さらに、第２のエッチング条件においては、第１のエッチング条件よりも、上部電極の高周波出力（以下、「トップパワー」という）が高いことが好ましい。第２のエッチング条件におけるトップパワーは、好ましくは、１３００Ｗ以上２２００Ｗ以下である。
第１のエッチング条件の好ましい例は、次のとおりである。ＣＨ４−ｎＦｎ（ｎは４以下の自然数）を主成分としたガスを使用し、圧力が３０ｍＴｏｒｒ以上６０ｍＴｏｒｒ以下、トップパワーが２００Ｗ以上６００Ｗ以下、バイアス出力が７００Ｗ以上１３００Ｗ以下、Ａｒ流量が０．９ｌ／ｍｉｎ（９００ｓｃｃｍ）以上１．８ｌ／ｍｉｎ（１８００ｓｃｃｍ）以下である。
一方、第２のエッチング条件の好ましい例は、次のとおりである。ＣＨ４−ｎＦｎ（ｎは４以下の自然数）を主成分としたガスを使用し、圧力が３０ｍＴｏｒｒ以上６０ｍＴｏｒｒ以下、トップパワーが１３００Ｗ以上２２００Ｗ以下、バイアス出力が６００Ｗ以上１２００Ｗ以下、Ａｒ流量が０．２ｌ／ｍｉｎ（２００ｓｃｃｍ）以上０．６ｌ／ｍｉｎ（６００ｓｃｃｍ）以下である。
なお、ガス流量は、ウエハの中央部付近の方が端部付近よりも多い（例えば分圧比で９：１）場合がある。その場合、本明細書中に例示するガス流量は、ウエハ中央部付近におけるものを示している。
本実施形態の効果を説明する。本実施形態においては、キャップ膜２０のエッチングを途中で一旦停止し、その後にキャップ膜２０の残部２２と低誘電率膜１０とを一括してエッチングする。このように第１のエッチング工程の直後に低誘電率膜１０を露出させないことで、不均一な厚みを有するデポジション膜が堆積されるのを防ぐことができる。これにより、低誘電率膜１０を加工した後の加工形状の面内均一性が向上する。
これに対し、特許文献１の方法では、上述のとおり、第１の絶縁膜を加工した後の加工形状の面内均一性が悪くなる。この問題の具体例を説明する。エッチングは、一般的にウエハ上に堆積するデポジションとウエハに突入するイオンとの競争反応によって進行する。このとき、デポジションが堆積する速度およびその均一性は、膜種によって異なる。また、ＳｉＯ２膜と低誘電率膜との間には、エッチング特性の差がある。例えば、ＳｉＯ２膜は物理的なスパッタリング要素がないとエッチングが進行しにくいのに対し、カーボンや水素を含有した低誘電率膜は物理的なスパッタリングよりもむしろ化学的にエッチングが進行し易い。
したがって、図１５に示すように、ＳｉＯ２膜１０６のエッチング中は、溝の中に堆積するデポジションＰ１と溝の中に突入するイオンＰ２のバランスがとれるため、デポジションの量についてウエハ面内で良好な均一性が維持される。ところが、下地の低誘電率膜１０４が露出した途端に、低誘電率膜１０４から発生するカーボンや水素等のデポジション成分の相違と、低誘電率膜１０４に対するデポジションの付着確率の相違により、低誘電率膜１０４上に堆積するデポジションのバランスが崩れてしまう。このときのウエハ中央部付近およびウエハ端部付近の様子を、それぞれ図１６（ａ）および図１６（ｂ）に示す。これらの図においては、層間絶縁膜１００上に、ビアストッパ１０２、低誘電率膜１０４、キャップ膜１０６およびレジスト１０８が順に積層されている。層間絶縁膜１００中には、トランジスタ等の素子や配線（共に図示せず）等が形成されている。
そのため、図１７（ａ）および図１７（ｂ）に示すように、ウエハ中央部付近のデポジション膜１１０ａの方が、ウエハ端部付近のデポジション膜１１０ｂよりも厚くなる。すると、図１８（ａ）および図１８（ｂ）に示すように、低誘電率膜１０４をエッチングする際、ウエハ中央部付近でのエッチング深さｄ１が、ウエハ端部付近でのエッチング深さｄ２よりも小さくなる。このように、デポジション膜の厚みの相違に起因してウエハ面内でのエッチング深さ等の均一性が損なわれてしまう。この点、本実施形態によれば、エッチング深さについてもウエハ面内で高い均一性が得られる。
また、低誘電率膜１０上にデポジション膜が堆積した場合、それを除去するための時間が余計にかかるため、スループットが低下し、生産効率も低下してしまう。本実施形態によれば、かかる問題も回避することができる。
ところで、低誘電率膜１０上にキャップ膜２０を成膜する際に、それらの間に変質層が生じてしまうことがある。この変質層は、例えば、ＳｉＯＮライクな材料からなる層である。キャップ膜２０をＣＶＤ法により成膜する場合、その原料ガスが不必要な反応を起こすことが、変質層が形成される原因と考えられる。厄介なことに、この変質層の存在も、デポジション膜と同様に、ウエハ面内でのエッチング深さの均一性を損なう要因となる。ウエハ中央部付近の変質層の方が、ウエハ端部付近のそれよりも厚くなるからである。この点、本実施形態によれば、かかる変質層が存在する場合であっても、変質層に対する選択比も小さくなるように第２のエッチング条件を設定することで、当該変質層の影響を充分に小さく抑えることができる。このため、変質層に起因するエッチング深さの不均一性を緩和することができる。
本実施形態においては、さらに、低誘電率膜１０上にキャップ膜２０が設けられている。これにより、ＣＭＰ（Chemical Mechanical Polishing）の際に低誘電率膜１０が損傷を受けるのを防ぐとともに、低誘電率膜１０の吸湿を防ぐことができる。
また、低誘電率膜１０およびキャップ膜２０間にエッチングストップ膜が介在していない。これにより、半導体装置の製造コストを低減することができる。これに対して、特許文献２に記載された半導体装置のようにエッチングストップ膜を設ける場合、当該エッチングストップ膜の形成、およびその上の層間絶縁膜の形成の分だけ成膜回数が増加し、製造コストが増大してしまう。
第１のエッチング工程におけるエッチング時間が終点時間の６０％以上９０％以下である場合、ウエハ面内でのエッチング深さの均一性を特に高めることができる。この点に関し、エッチング時間とエッチング深さのバラツキとの関係を調べた実験の結果を図３〜図５に示す。当該実験においてはキャップ膜２０としてＳｉＯ２膜を用いた。また、第１のエッチング条件すなわちＳｉＯ２膜のエッチング条件は、圧力が４０ｍＴｏｒｒ、トップパワーが３００Ｗ、バイアス出力が１０００Ｗ、ＣＨＦ３流量が０．０３５ｌ／ｍｉｎ（３５ｓｃｃｍ）、ＣＦ４流量が０．０５５ｌ／ｍｉｎ（５５ｓｃｃｍ）、Ａｒ流量が０．９ｌ／ｍｉｎ（９００ｓｃｃｍ）とした。
図３（ａ）および図３（ｂ）は、エッチング時間を終点時間の７０％とした場合の結果を示すグラフである。これらのグラフの横軸は、ラインアンドスペースのパターンの寸法、すなわちライン幅（ｎｍ）／スペース幅（ｎｍ）を表している。また、縦軸は、図３（ａ）ではエッチング深さ（ｎｍ）を、図３（ｂ）ではエッチング深さの差（ｎｍ）を表している。エッチング深さは、ウエハの中央部（cntr）、および端部から７ｍｍの部分の各々について測定した。後者から前者を減じた値を、エッチング深さの差とした。
図４（ａ）および図４（ｂ）はエッチング時間を終点時間の８５％とした場合の結果を、図５（ａ）および図５（ｂ）はエッチング時間を終点時間の９５％とした場合の結果を示している。図４（ａ）および図５（ａ）のグラフの意味は、図３（ａ）と同様である。また、図４（ｂ）および図５（ｂ）のグラフの意味は、図３（ｂ）と同様である。
これらのグラフを比較すると、エッチング時間が上記範囲（終点時間の６０％以上９０％以下）外にある場合（図５参照）よりも、エッチング時間が上記範囲内にある場合（図３または図４参照）の方が、エッチング深さのバラツキが小さいことがわかる。
また、図６（ａ）および図６（ｂ）は、本実施形態を適用した場合におけるＳｉＯ２膜のエッチングレートのウエハ面内分布を測定した結果を示すグラフである。一方、図７（ａ）および図７（ｂ）は、本実施形態を適用しない場合におけるＳｉＯ２膜のエッチングレートのウエハ面内分布を測定した結果を示すグラフである。これらのグラフの横軸はウエハの中心を原点とした位置（ｍｍ）を表し、縦軸はエッチングレート（ｎｍ／ｍｉｎ）を表している。また、X-axisはウエハのノッチを下にしたときの左右方向であり、Y-axisはそれに垂直な方向すなわち上下方向である。図６（ａ）および図７（ａ）はエッチング装置のチャンバ内部のパーツが磨耗した後に測定した結果を、図６（ｂ）および図７（ｂ）は同パーツが新品の状態で測定した結果を示している。
これらのグラフを比較すると、本実施形態を適用しない場合（図７参照）にはパーツの磨耗度合いによってエッチングレートの分布が変化するのに対して、本実施形態を適用した場合（図６参照）にはエッチングレートの分布がパーツの磨耗度合いに依存しないことがわかる。このように、本実施形態による製造方法は、長期安定性にも優れている。
第２のエッチング条件における酸素混合比が０．４％以上である場合、ウエハ面内でのエッチング深さの均一性を特に高めることができる。さらに、その酸素混合比が２．６％以下である場合、レジスト３０に対する選択比を充分に確保でき、ラフネスを小さく抑えることができる。
この点に関し、第２のエッチング工程における酸素混合量とエッチング深さのバラツキとの関係を調べた実験の結果を図８および図９に示す。当該実験においては低誘電率膜１０としてＢＤを用いた。また、第２のエッチング条件は、圧力が４０ｍＴｏｒｒ、トップパワーが１９００Ｗ、バイアス出力が６００Ｗ、ＣＨＦ３流量が０．０２３ｌ／ｍｉｎ（２３ｓｃｃｍ）、ＣＦ４流量が０．０２３ｌ／ｍｉｎ（２３ｓｃｃｍ）、Ａｒ流量が０．４ｌ／ｍｉｎ（４００ｓｃｃｍ）とした。この場合、酸素混合比が０．４％以上２．６％以下という条件は、Ｏ２流量が０．００２ｌ／ｍｉｎ（２ｓｃｃｍ）以上０．０１２ｌ／ｍｉｎ（１２ｓｃｃｍ）以下という条件に相当する。図８および図９では、それぞれＯ２流量を０．００３ｌ／ｍｉｎ（３ｓｃｃｍ）および０．００６ｌ／ｍｉｎ（６ｓｃｃｍ）とした。その他の条件は、図３〜図５について説明したとおりである。図８（ａ）および図９（ａ）のグラフの意味は、図３（ａ）と同様である。また、図８（ｂ）および図９（ｂ）のグラフの意味は、図３（ｂ）と同様である。
これらのグラフを比較すると、Ｏ２混合量の増大に伴い、主にウエハ中央部付近でのエッチングレートが増大し、その結果エッチング深さのバラツキが減少していることがわかる。これは、Ｏ２が上述したデポジションを減少させる働きを有するためであると考えられる。
第２のエッチング条件におけるトップパワーが１３００Ｗ以上２２００Ｗ以下である場合、ウエハ面内でのエッチング深さの均一性を特に高めることができる。この点に関し、トップパワーとエッチング深さのバラツキとの関係を調べた実験の結果を図１０〜図１２に示す。図１０、図１１および図１２は、それぞれトップパワーを１０００Ｗ、１４００Ｗおよび１６００Ｗとした場合の結果を示している。図１０（ａ）、図１１（ａ）および図１２（ａ）のグラフの意味は、図３（ａ）と同様である。また、図１０（ｂ）、図１１（ｂ）および図１２（ｂ）のグラフの意味は、図３（ｂ）と同様である。
これらのグラフを比較すると、トップパワーの増大に伴い、主にウエハ中央部付近でのエッチングレートが増大し、その結果エッチング深さのバラツキが減少していることがわかる。トップパワーの増大は、ガスの進行を促進させ、Ｆリッチなプラズマが生成する。さらに、電子密度は、ウエハ中央部で増大し易い。そのため、特にウエハ中央部付近でＦリッチな状態が作り出され、その部分でのエッチングレートが増大し、結果的にエッチング深さの差が縮小したものと考えられる。
ところで、エッチング装置においては、ウエハを固定するステージの周りに様々な消耗部品が存在する。例えば、ウエハの周囲に存在する、Ｓｉ製のフォーカスリンクの磨耗は、ウエハ上部を通過するガスの流れに影響し、主にウエハ上に堆積するデポジションの膜厚や膜質に影響を与える。また、ステージ周囲にあるため、その磨耗度合いにより抵抗値が変動するため、プラズマの収束状態にも影響し、やはりウエハ上面に堆積するデポジションの膜質や膜厚、およびウエハに突入するイオンの向きや量にも影響を与える。この現象のため、生産に使用している装置ではパーツの磨耗度合いに応じて日々チャンバの状態が変動し、ウエハの中央部と端部との間でエッチング深さが変動する等のプロセスシフトが発生する。したがって、消耗部品の変動がプロセス特性に影響しにくい条件が、非常に重要になる。
これに関連して、図１３（ａ）および図１３（ｂ）は、本実施形態を適用した場合におけるエッチング深さのウエハ面内分布を測定した結果を示す図である。一方、図１４（ａ）および図１４（ｂ）は、本実施形態を適用しない場合におけるエッチング深さのウエハ面内分布を測定した結果を示す図である。これら測定にはＯＣＤ（Optical Critical Dimension）測定を用い、ライン幅およびスペース幅が共に１４０ｎｍであるパターンを対象とした。また、各図の表中のUniformityは、（max.−min.）／（２×Average）×１００という式に従って算出した値である。図１３（ａ）および図１４（ａ）はエッチング装置のチャンバ内部のパーツが磨耗した後に測定した結果を、図１３（ｂ）および図１４（ｂ）は同パーツが新品の状態で測定した結果を示している。
これらの測定結果を比較すると、本実施形態を適用しない場合（図１４参照）にはパーツの磨耗度合いによってエッチング深さのバラツキが変化するのに対して、本実施形態を適用した場合（図１３参照）にはエッチング深さのバラツキがパーツの磨耗度合いに殆ど依存しないことがわかる。
本発明による半導体装置の製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。第１および第２の絶縁膜の組合せについては、上記実施形態で例示した組合せ以外にも様々なものが考えられる。例えば、第１および第２の絶縁膜の双方が低誘電率膜であってもよい。一方がポーラス膜であれば、同一組成（例えばＳｉＯＣ）の低誘電率膜の組合せであってもよい。その場合、第１の絶縁膜がポーラス膜であることが好ましい。
また、上記実施形態においては第１および第２の絶縁膜間にエッチングストップ膜が介在しない例を示したが、エッチングストップ膜が介在していてもよい。その場合、エッチング深さの均一性を一層向上させることができる。
また、上記実施形態においては上部電極および下部電極の双方に高周波が印加されるエッチング装置を例示したが、上部電極または下部電極の一方のみに高周波が印加されるエッチング装置を用いてもよい。
本発明による半導体装置の製造方法の一実施形態を示す工程図である。 本発明による半導体装置の製造方法の一実施形態を示す工程図である。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。 （ａ）および（ｂ）は、実施形態の効果を説明するための図である。 （ａ）および（ｂ）は、実施形態の効果を説明するための図である。 従来技術の課題を説明するための断面図である。 （ａ）および（ｂ）は、従来技術の課題を説明するための断面図である。 （ａ）および（ｂ）は、従来技術の課題を説明するための断面図である。 （ａ）および（ｂ）は、従来技術の課題を説明するための断面図である。
符号の説明
１０ 低誘電率膜
２０ キャップ膜
２２ 残部
３０ レジスト

Claims (15)

  1. 第１の絶縁膜と前記第１の絶縁膜上に設けられた第２の絶縁膜とを備える半導体装置を製造する方法であって、
    第１のエッチング条件で、前記第２の絶縁膜を途中までエッチングする第１のエッチング工程と、
    前記第１のエッチング条件とは異なる第２のエッチング条件で、前記第１のエッチング工程において残された前記第２の絶縁膜の残部と、前記第１の絶縁膜とをエッチングする第２のエッチング工程と、
    を含み、
    前記第２のエッチング条件においては、前記第１のエッチング条件よりも酸素流量が多い半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第２のエッチング条件における酸素混合比は、０．４％以上２．６％以下である半導体装置の製造方法。
  3. 第１の絶縁膜と前記第１の絶縁膜上に設けられた第２の絶縁膜とを備える半導体装置を製造する方法であって、
    第１のエッチング条件で、前記第２の絶縁膜を途中までエッチングする第１のエッチング工程と、
    前記第１のエッチング条件とは異なる第２のエッチング条件で、前記第１のエッチング工程において残された前記第２の絶縁膜の残部と、前記第１の絶縁膜とをエッチングする第２のエッチング工程と、
    を含み、
    前記第１および第２のエッチング工程は、上部電極および下部電極を有するエッチング装置を用いて実行され、
    前記第２のエッチング条件においては、前記第１のエッチング条件よりも、前記上部電極の高周波出力が高い半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記第２のエッチング条件における前記上部電極の前記高周波出力は、１３００Ｗ以上２２００Ｗ以下である半導体装置の製造方法。
  5. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
    前記第１の絶縁膜は、低誘電率膜である半導体装置の製造方法。
  6. 第１の絶縁膜と前記第１の絶縁膜上に設けられた第２の絶縁膜とを備える半導体装置を製造する方法であって、
    第１のエッチング条件で、前記第２の絶縁膜を途中までエッチングする第１のエッチング工程と、
    前記第１のエッチング条件とは異なる第２のエッチング条件で、前記第１のエッチング工程において残された前記第２の絶縁膜の残部と、前記第１の絶縁膜とをエッチングする第２のエッチング工程と、
    を含み、
    前記第１の絶縁膜は、低誘電率膜であり、
    前記第１および第２の絶縁膜間には、エッチングストップ膜が介在していない半導体装置の製造方法。
  7. 請求項５または６に記載の半導体装置の製造方法において、
    前記第１の絶縁膜は、ＳｉＯＣからなる半導体装置の製造方法。
  8. 請求項１乃至７いずれかに記載の半導体装置の製造方法において、
    前記第２のエッチング条件は、前記第１および第２の絶縁膜間の選択比が取れない条件である半導体装置の製造方法。
  9. 請求項１乃至８いずれかに記載の半導体装置の製造方法において、
    前記第１のエッチング工程におけるエッチング時間は、前記第２の絶縁膜を最後までエッチングするのに必要なエッチング時間の６０％以上９０％以下である半導体装置の製造方法。
  10. 請求項１乃至９いずれかに記載の半導体装置の製造方法において、
    前記第２の絶縁膜の前記残部の厚みは、当該第２の絶縁膜全体の厚みの１０％以上４０％以下である半導体装置の製造方法。
  11. 請求項１乃至１０いずれかに記載の半導体装置の製造方法において、
    前記第２の絶縁膜は、前記第１の絶縁膜よりも大きな誘電率を有する半導体装置の製造方法。
  12. 請求項１乃至１１いずれかに記載の半導体装置の製造方法において、
    前記第２の絶縁膜は、ＳｉＯ２、ＳｉＣ、ＳｉＣＮ、ＳｉＮまたはＢＣＢからなる半導体装置の製造方法。
  13. 請求項１乃至１２いずれかに記載の半導体装置の製造方法において、
    前記第１および第２のエッチング工程は、デュアルダマシン工程の一部として実行される半導体装置の製造方法。
  14. 第１の絶縁膜と前記第１の絶縁膜上に設けられた第２の絶縁膜とを備える半導体装置を製造する方法であって、
    第１のエッチング条件で、前記第２の絶縁膜を途中までエッチングする第１のエッチング工程と、
    前記第１のエッチング条件とは異なる第２のエッチング条件で、前記第１のエッチング工程において残された前記第２の絶縁膜の残部と、前記第１の絶縁膜とをエッチングする第２のエッチング工程と、
    を含み、
    前記第１および第２のエッチング工程は、上部電極および下部電極を有するエッチング装置を用いて実行され、
    前記第１のエッチング条件においては、ＣＨ４−ｎＦｎ（ｎは４以下の自然数）を主成分としたガスを使用し、圧力が３０ｍＴｏｒｒ以上６０ｍＴｏｒｒ以下、前記上部電極の高周波出力が２００Ｗ以上６００Ｗ以下、バイアス出力が７００Ｗ以上１３００Ｗ以下、Ａｒ流量が０．９ｌ／ｍｉｎ以上１．８ｌ／ｍｉｎ以下である半導体装置の製造方法。
  15. 第１の絶縁膜と前記第１の絶縁膜上に設けられた第２の絶縁膜とを備える半導体装置を製造する方法であって、
    第１のエッチング条件で、前記第２の絶縁膜を途中までエッチングする第１のエッチング工程と、
    前記第１のエッチング条件とは異なる第２のエッチング条件で、前記第１のエッチング工程において残された前記第２の絶縁膜の残部と、前記第１の絶縁膜とをエッチングする第２のエッチング工程と、
    を含み、
    前記第１および第２のエッチング工程は、上部電極および下部電極を有するエッチング装置を用いて実行され、
    前記第２のエッチング条件においては、ＣＨ４−ｎＦｎ（ｎは４以下の自然数）を主成分としたガスを使用し、圧力が３０ｍＴｏｒｒ以上６０ｍＴｏｒｒ以下、前記上部電極の高周波出力が１３００Ｗ以上２２００Ｗ以下、バイアス出力が６００Ｗ以上１２００Ｗ以下、Ａｒ流量が０．２ｌ／ｍｉｎ以上０．６ｌ／ｍｉｎ以下である半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103006B2 (ja) 2006-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN101937866B (zh) * 2009-07-03 2012-07-11 中芯国际集成电路制造(上海)有限公司 金属布线的制作方法
CN102024790B (zh) * 2009-09-22 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体器件、其制造方法以及包含其的集成电路和电子设备
CN102087992B (zh) * 2009-12-04 2013-04-17 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法
US11031279B2 (en) * 2016-12-14 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced trench loading effect
CN111668091B (zh) * 2019-03-07 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11682600B2 (en) * 2019-08-07 2023-06-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Protection layer for panel handling systems

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087591A (en) * 1985-01-22 1992-02-11 Texas Instruments Incorporated Contact etch process
JPH09327071A (ja) * 1996-06-04 1997-12-16 Matsushita Electric Ind Co Ltd 通信制御方法
JP3713869B2 (ja) 1997-02-17 2005-11-09 ソニー株式会社 半導体装置の製造方法
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
US6168726B1 (en) * 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6500357B1 (en) * 1999-12-28 2002-12-31 Applied Materials Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6949203B2 (en) * 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP4858895B2 (ja) * 2000-07-21 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2002170885A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置の製造方法
US6376366B1 (en) * 2001-05-21 2002-04-23 Taiwan Semiconductor Manufacturing Company Partial hard mask open process for hard mask dual damascene etch
JP3781290B2 (ja) * 2002-03-20 2006-05-31 ソニー株式会社 積層絶縁膜の加工方法及び配線構造の形成方法
JP4110829B2 (ja) 2002-05-10 2008-07-02 ソニー株式会社 半導体装置の製造方法
US6797630B1 (en) * 2002-06-28 2004-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Partial via hard mask open on low-k dual damascene etch with dual hard mask (DHM) approach
JP4067357B2 (ja) 2002-08-05 2008-03-26 株式会社アルバック エッチング方法
JP4487489B2 (ja) * 2002-09-20 2010-06-23 三菱電機株式会社 埋込材およびこの埋込材を用いた半導体集積回路の製造方法
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US6756300B1 (en) * 2002-12-18 2004-06-29 Advanced Micro Devices, Inc. Method for forming dual damascene interconnect structure
AU2003297861A1 (en) * 2002-12-23 2004-07-29 Tokyo Electron Limited Method and apparatus for bilayer photoresist dry development
US6734089B1 (en) * 2003-01-16 2004-05-11 Micron Technology Inc Techniques for improving wordline fabrication of a memory device
US20040219796A1 (en) * 2003-05-01 2004-11-04 Chih-Ning Wu Plasma etching process
JP4749683B2 (ja) 2004-06-08 2011-08-17 東京エレクトロン株式会社 エッチング方法
US20050269294A1 (en) * 2004-06-08 2005-12-08 Tokyo Electron Limited Etching method
JP4722550B2 (ja) * 2004-06-16 2011-07-13 東京エレクトロン株式会社 半導体装置の製造方法
US7723238B2 (en) * 2004-06-16 2010-05-25 Tokyo Electron Limited Method for preventing striation at a sidewall of an opening of a resist during an etching process
US7285503B2 (en) * 2004-06-21 2007-10-23 Applied Materials, Inc. Hermetic cap layers formed on low-k films by plasma enhanced chemical vapor deposition
US7740737B2 (en) * 2004-06-21 2010-06-22 Tokyo Electron Limited Plasma processing apparatus and method
US7988816B2 (en) * 2004-06-21 2011-08-02 Tokyo Electron Limited Plasma processing apparatus and method
CN1632927A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 一种利用二氧化硫混合气体消除有机物的等离子刻蚀方法
US7387961B2 (en) * 2005-01-31 2008-06-17 Taiwan Semiconductor Manufacturing Co., Ltd Dual damascene with via liner
US7307025B1 (en) * 2005-04-12 2007-12-11 Lam Research Corporation Lag control
JP4599212B2 (ja) * 2005-04-15 2010-12-15 株式会社日立ハイテクノロジーズ プラズマ処理方法
WO2007017939A1 (ja) * 2005-08-10 2007-02-15 Fujitsu Limited 半導体装置の製造方法
US20070059938A1 (en) * 2005-09-15 2007-03-15 Hanako Kida Method and system for etching silicon oxide and silicon nitride with high selectivity relative to silicon
US7367343B2 (en) * 2006-01-23 2008-05-06 Micron Technology, Inc. Method of cleaning a surface of a cobalt-containing material, method of forming an opening to a cobalt-containing material, semiconductor processing method of forming an integrated circuit comprising a copper-containing conductive line, and a cobalt-containing film cleaning solution
WO2007086163A1 (ja) * 2006-01-25 2007-08-02 Sharp Kabushiki Kaisha 半導体装置の製造方法、及び、半導体装置
US7393788B2 (en) * 2006-02-10 2008-07-01 Cook Julie A Method and system for selectively etching a dielectric material relative to silicon
US7910489B2 (en) * 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch
US7618889B2 (en) * 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
US8247855B2 (en) * 2006-09-12 2012-08-21 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
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