WO2007086163A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

Info

Publication number
WO2007086163A1
WO2007086163A1 PCT/JP2006/317633 JP2006317633W WO2007086163A1 WO 2007086163 A1 WO2007086163 A1 WO 2007086163A1 JP 2006317633 W JP2006317633 W JP 2006317633W WO 2007086163 A1 WO2007086163 A1 WO 2007086163A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
semiconductor device
layer
film
hydrogen
Prior art date
Application number
PCT/JP2006/317633
Other languages
English (en)
French (fr)
Inventor
Takuto Yasumatsu
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to JP2007555848A priority Critical patent/JP5243046B2/ja
Priority to CN2006800492207A priority patent/CN101346810B/zh
Priority to US12/084,698 priority patent/US7781775B2/en
Publication of WO2007086163A1 publication Critical patent/WO2007086163A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device. More specifically, the present invention relates to a method for manufacturing a semiconductor device suitable for manufacturing a thin film transistor having high mobility, and a semiconductor device and a display device obtained by using the method.
  • a semiconductor device is an electronic device including an active element that uses electrical characteristics of a semiconductor, and is widely used in audio equipment, communication equipment, computers, home appliances, and the like.
  • TFTs thin film transistors
  • LCDs liquid crystal display devices
  • a structure of a TFT As a structure of a TFT, a structure in which a base insulating film, a silicon layer, a gate insulating film, and a gate electrode are stacked on a glass substrate, and a source electrode and a drain electrode are connected to the silicon layer is known.
  • the base insulating film and the gate insulating film those using a silicon nitride film are known (see, for example, Patent Documents 1 and 2).
  • Patent Documents 1 and 2 those using a silicon nitride film are known (see, for example, Patent Documents 1 and 2).
  • Polysilicon polycrystalline silicon
  • Polysilicon films have better mobility than amorphous silicon (amorphous silicon) and can be deposited by low-temperature processes.
  • the low temperature process can prevent the glass substrate from being distorted at a high temperature, so that a TFT with a fine structure can be manufactured on the substrate as designed, and the performance of the TFT can be improved. It is advantageous in planning.
  • a process for inactivating crystal grain boundaries and crystal defects by hydrogenation is necessary.
  • an interlayer insulating film is disposed on the upper layer of the TFT.
  • a method for forming an interlayer insulating film in addition to a plasma chemical vapor deposition (CVD) method, a method using a liquid phase method using a liquid material containing polysilazane is disclosed (for example, Patent Documents 4 and 5). See also.) 0
  • Patent Document 1 Japanese Patent Laid-Open No. 5-275701
  • Patent Document 2 Japanese Patent Laid-Open No. 11-163353
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-93853
  • Patent Document 4 Japanese Patent Laid-Open No. 2005-203542
  • Patent Document 5 Japanese Unexamined Patent Application Publication No. 2005-93700
  • the present invention has been made in view of the above-described current situation, and a semiconductor device manufacturing method capable of manufacturing a high-performance semiconductor device at a low temperature and with a simple process, and obtained using the same.
  • An object of the present invention is to provide a semiconductor device and a display device.
  • the present inventor conducted various studies on methods for manufacturing a high-performance semiconductor device by performing a hydrogenation process of the polysilicon layer in a low temperature process, and focused on the insulating films disposed on both sides of the polysilicon film. . Then, a hydrogen barrier layer is provided on these insulating films to suppress the diffusion of the surrounding force of the polysilicon layer, and then the polysilicon layer is hydrogenated to reduce the hydrogenation annealing of the polysilicon layer. Even when it is performed at a low temperature in a short time, it has been found that the crystal grain boundaries and crystal defects of the polysilicon layer can be sufficiently deactivated, and high mobility can be obtained. Thus, the present invention has been achieved.
  • the present invention is a method for manufacturing a semiconductor device having a first insulating film, a semiconductor layer, and a second insulating film in this order on a substrate, wherein the manufacturing method includes a first hydrogen blocking layer.
  • a step of forming an insulating film, a step of forming a semiconductor layer on a region where the hydrogen blocking layer of the first insulating film is disposed, a step of containing hydrogen in the semiconductor layer, and at least a semiconductor layer is disposed.
  • the method for manufacturing a semiconductor device includes a step of forming a second insulating film including a hydrogen blocking layer in the region, and a step of hydrogenating the semiconductor layer.
  • the method for manufacturing a semiconductor device of the present invention includes a first insulating film forming step, a semiconductor layer forming step, a hydrogen implantation step, a second insulating film forming step, and a hydrogenation annealing step.
  • the semiconductor device manufacturing method of the present invention is not particularly limited by other processes as long as it includes these steps.
  • the first insulating film forming step is a step of forming a first insulating film including a hydrogen blocking layer.
  • the configuration of the first insulating film is not particularly limited as long as a hydrogen blocking layer is included, and the first insulating film may be a single layer or a plurality of layers laminated.
  • the hydrogen blocking layer may be included in all regions of the first insulating film, which may be included in only a part of the first insulating film, but the first insulating film forming process is simplified. It is preferable that the viewpoint power to be included is included in all regions of the first insulating film.
  • the hydrogen barrier layer of the first insulating film is not particularly limited as long as it has a low hydrogen permeability, and examples thereof include a metal film made of Ta, Ti, Mo, W or the like or an alloy thereof, a silicon nitride film, or the like. Of these, a silicon nitride film is preferable.
  • the silicon nitride (SiN) is not particularly limited, but tri-silicon tetranitride (Si N) is particularly preferred.
  • SiNO Silicon oxynitride
  • SiN silicon oxynitride
  • the distance between the hydrogen blocking layer of the first insulating film and the semiconductor layer is less than 200 nm. If the distance from the semiconductor layer is 200 nm or more, hydrogen cannot be retained in the vicinity of the semiconductor layer, and sufficient hydrogenation treatment may not be performed at a low temperature.
  • a more preferable upper limit of the distance from the semiconductor layer is lOOnm, and a more preferable upper limit is 50 nm.
  • a chemical vapor deposition (CVD) method or the like is suitable as a method for forming the first insulating film.
  • the semiconductor is formed on the region where the hydrogen blocking layer of the first insulating film is disposed. It is a process of forming a layer.
  • a semiconductor layer a low-temperature polysilicon (polycrystalline silicon) layer, a continuous grain boundary is used from the viewpoint of realizing high mobility by hydrogenation, even though a silicon layer is preferable from the viewpoint of low cost and mass production.
  • a crystalline silicon (CGS) layer is particularly preferred.
  • the method for forming the semiconductor layer is not particularly limited. For example, an amorphous silicon (amorphous silicon) film is formed by a CVD method, and then the amorphous silicon film is melted and recrystallized by a laser annealing method or the like. And forming a polysilicon film, and then patterning the resulting polysilicon film (semiconductor film) by a photolithography method or the like.
  • the semiconductor layer may be formed on the region where the hydrogen blocking layer of the first insulating film is disposed.
  • the entire layer is preferably formed on the region where the hydrogen barrier layer of the first insulating film is disposed.
  • the hydrogen injection step is a step of incorporating hydrogen into the semiconductor layer. After the semiconductor film is formed in the semiconductor layer forming step, patterning (completion of the semiconductor layer) by photolithography or the like, impurity implantation, cleaning before forming the second insulating film, etc. are usually performed.
  • the hydrogen implantation step may be performed at any stage as long as it is performed after the formation of the semiconductor film and before the formation of the second insulating film or during the formation of the second insulating film. In the present invention, for example, after the SiO film as the second insulating film is formed by the CVD method, the hydrogen injection step is performed.
  • a series of processes of forming a SiN film, which is the hydrogen-containing layer of the second insulating film, may be continuously performed in the same chamber.
  • the method for containing hydrogen is not particularly limited, and hydrogen exposure treatment for exposing to a hydrogen gas atmosphere, hydrogen plasma treatment for exposing to a hydrogen plasma atmosphere, and the like are preferably used.
  • the second insulating film forming step is a step of forming a second insulating film including a hydrogen blocking layer at least in a region where the semiconductor layer is disposed.
  • the configuration of the second insulating film is not particularly limited as long as a hydrogen blocking layer is included, and may be a single layer or a plurality of layers stacked. As long as the hydrogen blocking layer is included in the region where the semiconductor layer of the second insulating film is disposed, the entire region of the second insulating film may be included in only a part of the second insulating film. However, from the viewpoint of simplifying the second insulating film formation step, it is preferable that the second insulating film is included in all regions.
  • the fault is not particularly limited as long as hydrogen permeability is low, but a silicon nitride film is preferable.
  • the hydrogen barrier layer of the second insulating film preferably functions as a moisture barrier layer.
  • the presence of the moisture blocking layer in the second insulating film can prevent moisture from entering from the upper layer of the second insulating film such as an interlayer insulating film, thereby preventing a decrease in reliability of the semiconductor device. be able to.
  • the moisture barrier layer is not particularly limited as long as it has low moisture permeability, and examples thereof include those having silicon nitride strength.
  • the hydrogen blocking layer of the second insulating film is preferably spaced from the semiconductor layer by less than 200 nm.
  • the distance from the semiconductor layer is 200 nm or more, hydrogen cannot be retained in the vicinity of the semiconductor layer, and sufficient hydrogenation treatment may not be performed at a low temperature.
  • a more preferable upper limit of the distance from the semiconductor layer is lOOnm, and a more preferable upper limit is 50 nm.
  • a CVD method or the like is suitable as a method for forming the second insulating film.
  • the hydrogenation annealing step is a step of performing hydrogenation annealing of the semiconductor layer.
  • the hydrogenation annealing step may not be performed only for the purpose of hydrogenation annealing of the semiconductor layer.
  • the hydrogenation annealing method is not particularly limited, and a method of heating in a furnace in a high temperature atmosphere, an RTA (Rapid Thermal Annealing) method, or the like can be used.
  • the hydrogenation annealing of the semiconductor layer is preferably performed at 400 ° C. or lower. In the present invention, since hydrogenation annealing is performed using hydrogen confined between hydrogen blocking layers, the control of the amount of hydrogen is better than the method of releasing hydrogen from the hydrogen-containing layer, and at low temperatures.
  • Hydrogenation annealing can be performed. If it is 400 ° C. or lower, the distortion of the glass substrate can be suppressed, which is advantageous for miniaturization of the semiconductor device.
  • inexpensive low melting point metals such as A1 and A1 alloys can be used as the gate electrode.
  • the upper limit of the more preferable temperature of the hydrogenation hydrogen of the semiconductor layer is 350 ° C, and the preferable lower limit is 150 ° C.
  • the semiconductor device manufactured according to the present invention is not particularly limited as long as it has a first insulating film, a semiconductor layer, and a second insulating film on the substrate in this order.
  • the semiconductor device is formed on the second insulating film.
  • a form having a gate electrode hereinafter also referred to as a top gate structure
  • a form having a gate electrode under the first insulating film hereinafter also referred to as a bottom gate structure
  • a form below the first insulating film and above the second insulating film is preferably used.
  • the semiconductor device manufacturing method of the present invention is a low-temperature process of 400 ° C. or lower. It is preferable.
  • the gate electrode has a heat distortion temperature of 400 ° C. or lower in consideration of low cost.
  • examples thereof include A1 (melting point: 66.37 ° C.), A1 alloy and the like.
  • a more preferable upper limit of the thermal deformation temperature of the gate electrode is 350 ° C.
  • the substrate include an insulating substrate (insulating substrate), and examples thereof include a glass substrate and a plastic substrate. Among these, considering the low cost, the substrate preferably has a heat distortion temperature of 400 ° C. or less, for example, a plastic substrate is preferably used.
  • a more preferable upper limit of the thermal deformation temperature of the substrate is 350 ° C.
  • a semiconductor device manufacturing process such as a hydrogenation annealing process can be performed by a low temperature process of 400 ° C. or lower. Therefore, a gate electrode or a substrate having a heat distortion temperature of 400 ° C. or lower can be used. In such a case, the manufacturing method of the present invention is particularly suitable.
  • the heat deformation temperature is a temperature at which a heated substance softens and starts to deform, and is generally a temperature lower than the melting point.
  • a preferable form of the semiconductor layer includes a form surrounded by a hydrogen barrier layer.
  • hydrogen is retained in the region surrounded by the hydrogen blocking layer, so that the effect of the hydrogenation treatment of the semiconductor layer can be greatly improved.
  • the hydrogen blocking layer surrounding the semiconductor layer in addition to the hydrogen blocking layer in the first insulating film and the second insulating film, other hydrogen blocking layers may be used.
  • the gate is formed on the second insulating film.
  • a hydrogen blocking layer in the interlayer insulating film may be used.
  • the semiconductor layer includes a silicon nitride film disposed above and below, and each of the silicon nitride films disposed above and below has a thickness of 20 nm or more other than the region where the electrode is disposed. Preferably there is. If the thickness of the silicon nitride film other than the region where the electrodes of the silicon nitride film respectively disposed above and below the semiconductor layer are less than 20 nm, the hydrogen blocking effect is significantly reduced, and the hydrogenation annealing of the semiconductor layer can be performed at a low temperature for a short time. There is a possibility that it cannot be performed sufficiently.
  • the electrode can function as a hydrogen blocking layer in place of the silicon nitride film in the region where the electrode is disposed, the film thickness of the silicon nitride film may be less than Onm! /.
  • the silicon nitride films of the first insulating film and the second insulating film have a thickness of 20 nm or more.
  • the thickness of the silicon nitride film of the first insulating film is 20 nm or more, and the nitriding of the second insulating film The sum of the thickness of the silicon film and the thickness of the silicon nitride film of the interlayer insulating film (total film thickness).
  • the silicon nitride film may become thinner at the time of the hydrogenation annealing step than at the time of film formation due to etching or the like during patterning of the gate electrode.
  • the gate thickness is increased in order to increase the total film thickness of the silicon nitride film at the time of the hydrogenation annealing process to 20 nm or more.
  • Means such as forming a silicon nitride film on the electrode can be used.
  • the semiconductor device manufactured according to the present invention usually further includes an interlayer insulating film on the second insulating film for the purpose of planarizing the substrate surface and protecting the second insulating film and the like.
  • the interlayer insulating film preferably covers the gate electrode.
  • the method for forming the interlayer insulating film is not particularly limited, and examples thereof include a plasma CVD method and a liquid phase method.
  • the hydrogen blocking layer in the second insulating film functions as a moisture blocking layer such as a silicon nitride layer
  • a method of forming an interlayer insulating film using a liquid phase method is preferable. Used for.
  • the semiconductor device manufactured by the present invention further has an interlayer insulating film on the second insulating film
  • the method for manufacturing a semiconductor device of the present invention includes a step of forming an interlayer insulating film using a liquid material. It is preferable to contain. This makes it possible to simplify manufacturing processes and manufacturing equipment, reduce raw material costs, and reduce manufacturing costs.
  • the liquid material may be a liquid material such as a solution, or a solid material dispersed in a liquid component.
  • the present invention also provides a semiconductor device manufactured by the above-described method for manufacturing a semiconductor device (hereinafter referred to as “first”). 1).
  • a semiconductor device of the present invention has a hydrogen barrier layer disposed on both sides of the semiconductor layer, and therefore can be manufactured by effectively performing a hydrogenation treatment even in a low temperature process. High performance can be achieved.
  • the present invention is also a semiconductor device having a first insulating film, a semiconductor layer, and a second insulating film in this order on a substrate, wherein the first insulating film and the second insulating film have at least a semiconductor layer.
  • the arranged region includes a hydrogen blocking layer, and the hydrogen blocking layer is also a semiconductor device (hereinafter also referred to as a second semiconductor device) whose distance from the semiconductor layer is less than 200 nm.
  • a second semiconductor device of the present invention has a structure in which the distance between the hydrogen blocking layer and the semiconductor layer is less than 200 nm, and hydrogenation can be performed in a state where hydrogen is held in the vicinity of the semiconductor layer. Therefore, it can be manufactured by a low temperature process, and high performance can be achieved.
  • a more preferable upper limit of the distance between the hydrogen barrier layer and the semiconductor layer is lOOnm, and a more preferable upper limit is 50 nm.
  • the present invention is also a semiconductor device having a first insulating film, a semiconductor layer, and a second insulating film on a substrate in this order, wherein the first insulating film and the second insulating film include a hydrogen barrier layer.
  • the semiconductor layer is a semiconductor device surrounded by a hydrogen barrier layer (hereinafter also referred to as a third semiconductor device).
  • a third semiconductor device since the semiconductor layer is surrounded by the hydrogen blocking layer, the hydrogenation treatment can be performed while hydrogen is held in the vicinity of the semiconductor layer. Therefore, the third semiconductor device of the present invention can be manufactured in a low-temperature and short-time process, and high performance can be achieved.
  • the hydrogen barrier layer surrounding the semiconductor layer other hydrogen barrier layers in addition to the hydrogen barrier layer in the first insulating film and the second insulating film may be used.
  • the second insulating film In the embodiment in which the gate electrode and the interlayer insulating film force S are provided in this order, a hydrogen blocking layer in the interlayer insulating film may be used.
  • the present invention is more preferably a mode in which the second semiconductor device and the third semiconductor device are combined.
  • the preferred form of the second or third semiconductor device is the same as the preferred form of the first semiconductor device.
  • preferred modes of the second or third semiconductor device will be listed, but details thereof will be omitted because they overlap with the description of the semiconductor device manufacturing method of the present invention.
  • a form of the second or third semiconductor device a form having a gate electrode on the second insulating film, a form having a gate electrode under the first insulating film, a form under the first insulating film and on the second insulating film A form having a gate electrode is preferably used.
  • the substrate preferably has a thermal deformation temperature force of 00 ° C. or less.
  • the gate electrode preferably has a heat distortion temperature of 400 ° C or lower.
  • the hydrogen barrier layers of the first insulating film and the second insulating film are preferably made of a silicon nitride film.
  • silicon nitride films are disposed above and below, and the silicon nitride films disposed above and below each of the semiconductor layers preferably have a thickness of 20 nm or more other than the region where the electrodes are disposed.
  • the hydrogen barrier layer of the second insulating film preferably functions as a moisture barrier layer.
  • the second or third semiconductor device preferably further includes an interlayer insulating film formed using a liquid material on the second insulating film.
  • the present invention is also a display device including the semiconductor device. According to the display device of the present invention, it is possible to improve the performance of the display device.
  • Examples of the display device of the present invention include a liquid crystal display device, an organic electroluminescence display device, and the like, and a system-on-glass display in which a TFT in a pixel circuit portion and a TFT in a peripheral circuit portion are provided on the same substrate. Suitable for the device.
  • the semiconductor is provided with the hydrogen blocking layers provided on the insulating films disposed on both sides of the semiconductor layer, and the hydrogen is prevented from diffusing around the semiconductor layer. Since the hydrogenation treatment of the layer is performed, the hydrogenation treatment of the semiconductor layer can be performed with a simple process at a low temperature in a short time, and a high-performance semiconductor device having high mobility can be manufactured.
  • FIGS. 1-1 (a) to (e) and 1-2 (f) to (g) are schematic cross-sectional views illustrating the manufacturing process of the semiconductor device (TFT) according to the first embodiment.
  • TFT semiconductor device
  • FIG. 1-1 (a) first, a 5 Onm-thickness silicon nitride (SiN) film 11 & and a lOOnm-thickness silicon oxide (SiO 2) film 111 are formed on a glass substrate 10. ),as well as
  • an amorphous silicon (a-Si) film 12 having a thickness of 50 nm is sequentially formed.
  • a-Si amorphous silicon
  • CVD plasma chemical vapor deposition
  • An atmospheric pressure CVD method, a low pressure CVD method, a remote plasma CVD method, and the like are suitable, and the SiN film 11a, the SiO film Lib, and the a-Si film 12 are preferably formed continuously.
  • a mixed gas of monosilane (SiH 2) and ammonia (NH 2) is used as a raw material gas.
  • the source gas for forming the SiO film l ib is not particularly limited,
  • the SiN film 11a has a function of preventing diffusion of impurities such as ions from the glass substrate 10 in addition to a function as a hydrogen barrier.
  • the SiO film l ib has a function as a buffer film.
  • the base insulating film 11 is composed of 2 2 ib. Note that the base insulating film is generally called a base coat layer or an undercoat layer.
  • the a-Si film 12 is irradiated with laser light 1 to be melted and recrystallized to form a polysilicon (p-Si) film.
  • a solid phase growth (SPC) method or a combination of the SPC method and laser light irradiation may be used.
  • the p-Si layer 13 is formed by patterning the p-Si film to the size of each TFT.
  • the shape of the p-Si layer 13 is an island shape, such as a rectangular parallelepiped shape, a truncated pyramid shape such as a truncated pyramid shape, an inverted truncated pyramid shape, a truncated cone shape, and an elliptical truncated cone shape.
  • UV ultraviolet
  • O ozone
  • HF hydrofluoric acid
  • the SiO film 14a with a thickness of 25 nm and the SiN with a thickness of 40 nm are formed.
  • a film 14b is formed. As a method of forming the SiO film 14a and the SiN film 14b, film thickness control and
  • SiO film 14a and SiN film 14b are suitable, SiO film 14a and SiN film 14b
  • the SiN layer 14b constitutes a hydrogen barrier layer, and the SiO film 14a
  • the gate insulating film 14 is configured by the SiN x film 14b.
  • the p-Si layer 13 is sandwiched between the SiN film 11a and the SiN film 14b, which are hydrogen blocking layers, and hydrogen is confined around the p-Si layer 13.
  • the gate insulating film 14 since the gate insulating film 14 includes the SiN film 14b having a high dielectric constant, the effective oxide thickness (EOT) can be reduced and the performance of the TFT can be improved. be able to.
  • the gate insulating film 14 preferably has a laminated structure in which the uppermost layer is a silicon nitride (Si N) film.
  • the uppermost layer is a silicon nitride (Si N) film.
  • impurities such as boron (B), sodium (Na), phosphorus (P), and heavy metals can be captured at the interface of the SiN film, and the diffusion of impurities into the gate insulating film 14 can be suppressed.
  • the lowermost layer of the gate insulating film 14 is made of a silicon oxide (SiO 2) film.
  • the SiO film is the interface with the semiconductor layer that also has silicon isotropic force.
  • the gate insulating film 14 particularly preferably has a structure in which a silicon oxide film and a silicon nitride film are stacked in this order on a semiconductor layer as in this embodiment.
  • a film having a structure in which a silicon oxide film, a silicon nitride film, and an oxide silicon film are stacked in this order on a semiconductor layer is also preferably used.
  • the material constituting the gate insulating film 14 is not particularly limited.
  • SiOF SiOF
  • SiOC SiOC
  • High-electricity materials such as titanium dioxide (TiO), zirconium aluminum trioxide (Al 2 O 3),
  • Tantalum oxide such as tantalum oxide (Ta 2 O 3), hafnium dioxide (HfO 2), zirconium dioxide
  • the gate electrode 15 Form. Since the SiN layer 14b has high plasma resistance, the gate insulating film 14 has the SiN layer 14b as the uppermost layer, so that the gate electrode 15 is plasma-etched (plasma-etched) without causing plasma damage to the gate insulating film 14. It can be formed by dry etching such as thinning. As a result, the gate electrode 15 and thus the TFT can be miniaturized while ensuring the reliability of the gate insulating film 14.
  • the gate electrode 15 is formed of the gate insulating film 14 From the viewpoint of suppressing phonon vibrations inside, it is preferable to be configured to include metal.
  • a metal such as ano-remium (A1), tantanole (Ta), tandasten (W), molybdenum (Mo), or an alloy thereof can be used. It may be what you did.
  • the impurity 3 is implanted into the p Si layer 13 with the photoresist layer used for patterning the gate electrode 15 left.
  • impurity 3 phosphorus ions (P +) are implanted when forming an N-channel TFT, and boron ions (B +) are implanted when forming a P-channel TFT.
  • annealing is performed in combination with hydrogenation of the p-Si layer 13 and activation of the impurity 3 implanted into the p-Si layer 13.
  • p-Si can be hydrogenated and dangling bonds (unbonded hands) can be terminated.
  • the annealing method a method in which the entire substrate is heated at 400 ° C. or lower (eg, 300 to 350 ° C.) for 10 minutes or shorter is preferable.
  • the SiN layer 14b has a risk of desorbing hydrogen when the temperature exceeds the formation temperature of the SiN layer 14b based on the measurement result of the hydrogen desorption spectrum of TDS (Thermal Desorption Spectroscopy).
  • TDS Thermal Desorption Spectroscopy
  • an interlayer insulating film 16 made of a fired polysilazane film is formed by a liquid phase method using a liquid material containing polysilazane as shown in FIG. 1-2 (f).
  • the fired polysilazane film contains a large amount of moisture in the film, but since the SiN layer 14b exists in the gate insulating film 14, the reliability of the semiconductor device can be ensured.
  • the interlayer insulating film 16 is formed using the liquid phase method, the heat treatment is inevitably performed after the liquid material is applied. Therefore, the annealing of the p-Si layer 13 is omitted, and Heat treatment after application of the liquid material may be performed under similar conditions.
  • the interlayer insulating film 16 may be formed by forming a SIN film, a SiO film, or the like by a plasma CVD method or the like without using a liquid phase method.
  • contact etching is performed. Specifically, first, the dry energy reaching the SiN film 14b is reached. After the etching, contact holes 17 are formed by wet etching reaching the p-Si layer 13. In this case, since the SiN film 14b has high plasma resistance, the SiO film 14a and the like can be prevented from being damaged by dry etching.
  • forming the source electrode 18 completes the TFT as shown in Fig. 1-2 (g). According to this embodiment, if annealing is performed at 400 ° C. or lower for several minutes, sufficient hydrogenation can be performed, so that a high-performance TFT can be manufactured by a low-temperature process.
  • FIG. 12 (g) the manufacturing process of the TFT having the top gate structure is shown.
  • FIG. 12 (g) the manufacturing process of the TFT having the top gate structure is shown.
  • FIG. 12 (g) it is also possible to manufacture a TFT with a dual gate structure and a bottom gate TFT as shown in FIG.
  • a description will be given of a TFT in which a semiconductor layer is surrounded by a hydrogen barrier layer of a first insulating film and a second insulating film. A part of the description overlapping with that of the first embodiment is partially omitted.
  • FIGS. 4-1 (a) to (e) and 4 2 (f) to (h) are schematic cross-sectional views illustrating the manufacturing process of the semiconductor device (TFT) according to the second embodiment.
  • a silicon nitride (SiN) film 41a having a thickness of 5 Onm and a silicon oxide (SiO 2) film 41b having a thickness of lOOnm are formed.
  • amorphous silicon (a-Si) film 42 having a thickness of 50 nm is formed in order.
  • the SiN film 41a has a function of preventing diffusion of impurities such as ions from the glass substrate 40 in addition to a function as a hydrogen blocking layer.
  • the SiO film 41b has a function as a buffer film.
  • the base insulating film 41 is constituted by the iO film 41b.
  • the a-Si film 42 is irradiated with the laser beam 1 to be melted and recrystallized to form a polysilicon (p-Si) film.
  • the p-Si layer 43 is formed by patterning the p-Si film to the size of each TFT. Subsequently, ultraviolet rays are used to remove impurities and organic films. (UV) cleaning, ozone (O) cleaning, hydrofluoric acid (HF) cleaning, water cleaning or alkali cleaning, etc.
  • UV ultraviolet rays
  • O ozone
  • HF hydrofluoric acid
  • a film 44b is formed.
  • the SiN film 44b constitutes a hydrogen blocking layer
  • the gate insulating film 44 is constituted by the SiO film 44a and the SiN film 44b.
  • the gate insulating film 44 since the gate insulating film 44 includes the SiN film 44b having a high dielectric constant, the effective oxide thickness (EOT) can be reduced, and the performance of the TFT can be improved. be able to.
  • the gate insulating film 44 preferably has a laminated structure in which the uppermost layer is a silicon nitride (Si N) film.
  • the uppermost layer is a silicon nitride (Si N) film.
  • impurities such as boron (B), sodium (Na), phosphorus (P), and heavy metals can be captured at the interface of the SiN film, and the diffusion of impurities into the gate insulating film 44 can be suppressed.
  • the lowermost layer of the gate insulating film 44 is made of a silicon oxide (SiO 2) film.
  • the gate insulating film 44 particularly preferably has a structure in which a silicon oxide film and a silicon nitride film are stacked in this order on a semiconductor layer as in this embodiment.
  • the SiO film 41b, the SiO film 44a, and the SiN other than the vicinity of the p-Si layer 43 are patterned by photolithography using dry etching or the like.
  • the film 44b is removed.
  • the gate electrode 45 is patterned as shown in FIG. Form. Since the SiN layer 44b has high plasma resistance, the gate insulating film 44 having the SiN layer 44b as the uppermost layer does not cause plasma damage to the gate insulating film 44.
  • the gate electrode 45 is subjected to plasma etching (plasma etching). It can be formed by dry etching. Thus, the gate electrode 45 and thus the TFT can be miniaturized while the reliability of the gate insulating film 44 is ensured.
  • Impurities 3 are implanted into the p Si layer 43 with the photoresist layer used for patterning the gate electrode 45 left.
  • Impurity 3 can be used to form an N-channel TFT.
  • phosphorus ions (P +) are implanted, and boron ions (B +) are implanted when forming a P-channel TFT.
  • a glass substrate 40 other than the vicinity of the p-Si layer 43, a SiN layer 44b near the p-Si layer 43, and a gate electrode on the SiN layer 44b A SiN film 49 having a thickness of 50 nm is formed so as to cover 45.
  • the SiN film 49 functions as a hydrogen barrier layer.
  • the p-Si layer 43 is surrounded by the three SiN films 41a, 44b, and 49, which are hydrogen blocking layers, and hydrogen is confined around the p ⁇ Si layer 43.
  • annealing is performed by combining the hydrogenation of the p-Si layer 43 and the activation of the impurity 3 implanted into the p-Si layer 43.
  • p-Si can be hydrogenated and dangling bonds (unbonded hands) can be terminated.
  • the annealing method a method in which the entire substrate is heated at 400 ° C. or lower (eg, 300 to 350 ° C.) for 10 minutes or shorter is preferable.
  • the SiN layers 44b and 49 may desorb hydrogen when the temperature is higher than the formation temperature of the SiN layers 44b and 49, based on the result of TDS (Thermal Desorption Spectroscopy) hydrogen desorption spectroscopy.
  • an interlayer insulating film 46 made of a fired polysilazane film is formed by a liquid phase method using a liquid material containing polysilazane as shown in FIG. 4-2 (h).
  • the fired polysilazane film contains a large amount of moisture in the film, but since the SiN layer 44b is present in the gate insulating film 44, the reliability of the semiconductor device can be ensured.
  • contact etching is performed. Specifically, first, dry etching reaching the SiN film 44b is performed, and then the contact hole 47 is formed by performing wet etching reaching the p-Si layer 43. In this case, since the SiN film 44b has high plasma resistance, the SiO film 44a and the like can be prevented from being damaged by dry etching.
  • the source electrode 48 is formed to complete the TFT. According to this embodiment, if annealing is performed at 400 ° C. or lower for several minutes, it is possible to sufficiently perform hydrogenation. Therefore, it is possible to manufacture high-performance TFTs with a low-temperature process.
  • Nch-type TFTs with the three types of structures shown in Figs. 5 (a) to (c) were fabricated, and the change in TFT mobility when the SiN film layout was changed I studied.
  • the TFT shown in FIG. 5 (a) has a structure in which the SiN film 51a is disposed only on the lower layer side of the p-Si layer 53, and the TFT shown in FIG.
  • SiN films 71a and 74b are arranged on both the lower layer side and the upper layer side of the P-Si layer 73, respectively. It has a structure.
  • the TFT was manufactured based on the conditions described in Embodiment 1 except that the hydrogenation temperature was 350 ° C and the gate insulating film formation temperature by the plasma CVD method was 400 ° C.
  • the mobility shown in Fig. 5 (a) is 75cm 2 ZVs
  • the mobility shown in Fig. 5 (b) is 100cm 2 ZVs
  • the TFT shown in Fig. 5 (c) So the mobility was 175cm 2 ZVs.
  • the SiN film which is a hydrogen blocking layer
  • the thickness of the SiO film 74a is 50 nm, and the p-Si layer 73 and
  • the distance between the upper SiN film (film thickness 40nm) 74b is fixed to 50nm, and the distance between the p-Si layer 73 and the lower SiN film 71b (film thickness of the SiO film 71b) is 50nm, 100nm, and 200nm. changed
  • the Nch type TF Compared to when the distance from the SiN film is 50 nm or lOOnm, the Nch type TF
  • FIG. 11 (a) to (e) are schematic cross-sectional views showing the first half of the manufacturing process of the TFT according to the first embodiment.
  • FIG. 2] (f) to (g) are schematic cross-sectional views showing the latter half of the manufacturing process of the TFT according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view showing a TFT having a dual gate structure according to the present invention.
  • FIG. 3 is a schematic cross-sectional view showing a TFT having a bottom gate structure according to the present invention.
  • FIGS. 4-1] (a) to (e) are schematic cross-sectional views showing the first half of the manufacturing process of the TFT according to the second embodiment.
  • FIG. 4-2] (f) to (h) are schematic cross-sectional views showing the latter half of the manufacturing process of the TFT according to the second embodiment.
  • FIG. 5 A cross-sectional schematic diagram showing an Nch-type TFT fabricated by a hydrogen confinement effect confirmation test using a SiN film.
  • B shows a configuration in which the SiN film is arranged only on the upper layer side of the p-Si layer
  • (c) shows a configuration in which the SiN film is arranged on both the lower layer side and upper layer side of the p-S transition. Show me!

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本発明は、低温かつ簡便なプロセスで高性能な半導体装置を製造することができる半導体装置の製造方法を提供する。本発明の半導体装置の製造方法は、第１絶縁膜、半導体層及び第２絶縁膜をこの順に基板上に有する半導体装置の製造方法であって、上記製造方法は、水素遮断層を含む第１絶縁膜を形成する工程と、第１絶縁膜の水素遮断層が配置された領域上に半導体層を形成する工程と、半導体層中に水素を含有させる工程と、少なくとも半導体層が配置された領域に水素遮断層を含む第２絶縁膜を形成する工程と、半導体層の水素化アニールを行う工程とを含むものである。

Description

明 細 書
半導体装置の製造方法、及び、半導体装置
技術分野
[0001] 本発明は、半導体装置の製造方法、及び、半導体装置に関する。より詳しくは、移動 度の高い薄膜トランジスタ等の製造に好適な半導体装置の製造方法、及び、それを 用 、て得られる半導体装置及び表示装置に関するものである。
背景技術
[0002] 半導体装置は、半導体の電気特性を利用した能動素子を備える電子装置であり、ォ 一ディォ機器、通信機器、コンピュータ、家電機器等に広く利用されている。なかでも 、薄膜トランジスタ（Thin Film Transistor;以下「TFT」ともいう。）は、アクティブ マトリクス駆動方式の液晶表示装置等にお!、て、画素の駆動を制御するスイッチング 素子やドライバ回路として一般的に用いられている。近年では、液晶表示装置の大 型化及び高精細化が急速に進展していることから、 TFTの高性能化が強く求められ ており、また製造原価の低減も求められている。
[0003] TFTの構成としては、ガラス基板上に、下地絶縁膜、シリコン層、ゲート絶縁膜及び ゲート電極を積層し、シリコン層にソース電極及びドレイン電極を接続する構造等が 知られている。下地絶縁膜及びゲート絶縁膜としては、シリコン窒化膜を用いたもの 等が知られている（例えば、特許文献 1及び 2参照。 )0また、近年、アクティブマトリク ス駆動方式の液晶表示装置では、 TFTの高性能化に好適なシリコン層の材料として ポリシリコン（多結晶シリコン）が用いられている。ポリシリコン膜は、アモルファスシリコ ン (非晶質シリコン）に比べて移動度に優れ、低温プロセスでの成膜も可能である。低 温プロセスによれば、ガラス基板が高温で歪みが生じることを抑制することができるの で、基板上に微細な構造を有する TFTを設計どおりに製造することができ、 TFTの 高性能化を図るうえで有利である。一方で、ポリシリコン膜の移動度を充分に引き出 すためには、水素化処理により結晶粒界及び結晶欠陥を不活性ィ匕するプロセスが必 要となる。
[0004] これに対し、ポリシリコン膜の両面又は少なくともいずれかの片面に、水素を含む水 素含有膜を成膜し、水素含有膜中の水素を遊離させてポリシリコン膜中に拡散させる 技術が開示されている (例えば、特許文献 3参照。 )0し力しながら、この技術を用い て TFTを作製する場合には、水素含有膜中の水素を遊離させるのに充分な高温に する必要があるため、低温プロセスにより TFTを製造することが困難となるという点で 改善の余地があった。
[0005] また、基板面の平坦ィ匕ゃ TFTの保護等を目的として、一般的に TFTの上層には層 間絶縁膜が配置される。層間絶縁膜の形成方法としては、プラズマ化学的気相成長 (CVD)法のほか、ポリシラザンを含む液体材料を用いて液相法により形成する方法 が開示されている (例えば、特許文献 4及び 5参照。 )0
特許文献 1：特開平 5— 275701号公報
特許文献 2：特開平 11― 163353号公報
特許文献 3 :特開 2001— 93853号公報
特許文献 4：特開 2005 - 203542号公報
特許文献 5：特開 2005 - 93700号公報
発明の開示
発明が解決しょうとする課題
[0006] 本発明は、上記現状に鑑みてなされたものであり、低温かつ簡便なプロセスで高性 能な半導体装置を製造することができる半導体装置の製造方法、及び、それを用い て得られる半導体装置及び表示装置を提供することを目的とするものである。
課題を解決するための手段
[0007] 本発明者は、ポリシリコン層の水素化処理を低温プロセスで行い、高性能な半導体 装置を製造する方法について種々検討したところ、ポリシリコン膜の両側に配置され る絶縁膜に着目した。そして、これらの絶縁膜に水素遮断層を設け、水素がポリシリ コン層の周囲力 拡散することを抑制したうえでポリシリコン層の水素化処理を行うこ とにより、ポリシリコン層の水素化ァニールを低温で短時間に行った場合であっても 充分にポリシリコン層の結晶粒界及び結晶欠陥を不活性ィ匕することができ、高い移 動度を得ることができることを見いだし、上記課題をみごとに解決することができること に想到し、本発明に到達したものである。 [0008] すなわち、本発明は、第 1絶縁膜、半導体層及び第 2絶縁膜をこの順に基板上に有 する半導体装置の製造方法であって、上記製造方法は、水素遮断層を含む第 1絶 縁膜を形成する工程と、第 1絶縁膜の水素遮断層が配置された領域上に半導体層 を形成する工程と、半導体層中に水素を含有させる工程と、少なくとも半導体層が配 置された領域に水素遮断層を含む第 2絶縁膜を形成する工程と、半導体層の水素 化ァニールを行う工程とを含む半導体装置の製造方法である。
以下、本発明を詳述する。
[0009] 本発明の半導体装置の製造方法は、第 1絶縁膜形成工程、半導体層形成工程、水 素注入工程、第 2絶縁膜形成工程及び水素化ァニール工程を含むものである。本発 明の半導体装置の製造方法は、これらの工程を有するものである限り、その他のェ 程により特に限定されるものではない。
上記第 1絶縁膜形成工程は、水素遮断層を含む第 1絶縁膜を形成する工程である。 第 1絶縁膜の構成としては、水素遮断層が含まれていれば特に限定されず、 1層から なるものであってもよぐ複数の層が積層されたものであってもよい。水素遮断層は、 第 1絶縁膜の一部の領域のみに含まれていてもよぐ第 1絶縁膜の全ての領域に含 まれていてもよいが、第 1絶縁膜形成工程を簡略ィ匕する観点力 は、第 1絶縁膜の全 ての領域に含まれていることが好ましい。第 1絶縁膜の水素遮断層としては、水素透 過性が低いものであれば特に限定されず、 Ta、 Ti、 Mo、 W等又はそれらの合金から なる金属膜、窒化シリコン膜等が挙げられ、なかでも窒化シリコン膜が好適である。窒 化シリコン (SiN )としては特に限定されないが、四窒化三ケィ素（Si N )等が特に好
3 4
適に用いられる。なお、シリコンォキシナイトライド（SiNO)もまた、水素透過性が低い ことから、 SiNの代替材料として好適に用いることができる。また、第 1絶縁膜の水素 遮断層は、半導体層との間隔が 200nm未満であることが好ましい。半導体層との間 隔が 200nm以上であると、半導体層の近傍に水素を保持することができず、低温で 充分な水素化処理を行うことができないおそれがある。半導体層との間隔のより好ま しい上限は、 lOOnmであり、更に好ましい上限は、 50nmである。第 1絶縁膜の形成 方法としては、化学的気相成長（CVD)法等が好適である。
[0010] 上記半導体層形成工程は、第 1絶縁膜の水素遮断層が配置された領域上に半導体 層を形成する工程である。半導体層としては、廉価性及び量産性の観点から、シリコ ン層が好ましぐなかでも、水素化処理により高移動度を実現する観点から、低温ポリ シリコン (多結晶シリコン)層、連続粒界結晶シリコン (CGS)層が特に好ましい。半導 体層の形成方法としては特に限定されず、例えば、 CVD法等によりアモルファスシリ コン (非晶質シリコン)膜を形成し、次にアモルファスシリコン膜をレーザーァニール法 等により溶融再結晶化させてポリシリコン膜を形成し、次に得られたポリシリコン膜 (半 導体膜)をフォトリソグラフィ法等によりパターユングする方法が挙げられる。
なお、本発明においては、半導体層は、少なくとも一部が第 1絶縁膜の水素遮断層 が配置された領域上に形成されればよいが、本発明の作用効果の観点力 は、半導 体層の全体が、第 1絶縁膜の水素遮断層が配置された領域上に形成されることが好 ましい。
[0011] 上記水素注入工程は、半導体層中に水素を含有させる工程である。上記半導体層 形成工程で半導体膜を形成した後には、通常、フォトリソグラフィ法等によるパター- ング (半導体層の完成)、不純物の注入、第 2絶縁膜形成前の洗浄等が続けて行わ れるが、上記水素注入工程は、半導体膜の形成後かつ第 2絶縁膜の形成前、又は、 第 2絶縁膜の形成中に行われれば、どの段階で実施されてもよい。本発明において は、例えば、 CVD法により第 2絶縁膜の SiO膜を形成した後、水素注入工程を行い
2
、その後第 2絶縁膜の水素含有層である SiN膜を形成するという一連のプロセスを 同一チャンバ一で連続して行ってもょ 、。水素を含有させる方法としては特に限定さ れず、水素ガス雰囲気に曝す水素暴露処理、水素プラズマ雰囲気に曝す水素ブラ ズマ処理等が好適に用いられる。
[0012] 上記第 2絶縁膜形成工程は、少なくとも半導体層が配置された領域に水素遮断層を 含む第 2絶縁膜を形成する工程である。第 2絶縁膜の構成としては、水素遮断層が 含まれていれば特に限定されず、 1層からなるものであってもよぐ複数の層が積層さ れたものであってもよい。水素遮断層は、第 2絶縁膜の半導体層が配置された領域 に含まれている限り、第 2絶縁膜の一部の領域のみに含まれていてもよぐ第 2絶縁 膜の全ての領域に含まれていてもよいが、第 2絶縁膜形成工程を簡略ィ匕する観点か らは、第 2絶縁膜の全ての領域に含まれていることが好ましい。第 2絶縁膜の水素遮 断層としては、水素透過性が低いものであれば特に限定されないが、窒化シリコン膜 が好適である。また、第 2絶縁膜の水素遮断層は、水分遮断層としても機能すること が好ましい。第 2絶縁膜中に水分遮断層が存在することで、層間絶縁膜等の第 2絶 縁膜の上層から水分が侵入することを防止することができ、半導体装置の信頼性の 低下を防止することができる。水分遮断層としては、透湿性が低いものであれば特に 限定されず、例えば窒化シリコン力もなるもの等が挙げられる。更に、第 2絶縁膜の水 素遮断層は、半導体層との間隔が 200nm未満であることが好ましい。半導体層との 間隔が 200nm以上であると、半導体層の近傍に水素を保持することができず、低温 で充分な水素化処理を行うことができないおそれがある。半導体層との間隔のより好 ましい上限は、 lOOnmであり、更に好ましい上限は、 50nmである。第 2絶縁膜の形 成方法としては、 CVD法等が好適である。
[0013] 上記水素化ァニール工程は、半導体層の水素化ァニールを行う工程である。水素化 ァニール工程は、半導体層の水素化ァニールのみを目的として行われるものでなく てもよい。上記水素化ァニールの方法としては特に限定されず、高温雰囲気の炉で 加熱する方法、 RTA (Rapid Thermal Annealing)法等を用いることができる。上 記半導体層の水素化ァニールは、 400°C以下で行われることが好ましい。本発明に おいては、水素遮断層間に閉じ込めた水素を用いて水素化ァニールを行うので、水 素含有層から水素を放出させる方法に比べ、水素量の制御性が良ぐまた、低温で の水素化ァニールを行うことができる。 400°C以下であれば、ガラス基板の歪みを抑 制することができ、半導体装置の微細化に有利である。また、ゲート電極として安価 な A1や A1合金等の低融点金属を使用することが可能となる。半導体層の水素化ァ- ールのより好ましい温度の上限は、 350°Cであり、好ましい下限は、 150°Cである。
[0014] 本発明により製造される半導体装置は、第 1絶縁膜、半導体層及び第 2絶縁膜をこ の順に基板上に有するものであれば特に限定されず、例えば、第 2絶縁膜上にゲー ト電極を有する形態 (以下、トップゲート構造ともいう）、第 1絶縁膜下にゲート電極を 有する形態 (以下、ボトムゲート構造ともいう）、第 1絶縁膜下及び第 2絶縁膜上にそ れぞれゲート電極を有する形態 (以下、デュアルゲート構造ともいう）が好適に用いら れる。なお、本発明の半導体装置の製造方法は、 400°C以下の低温プロセスである ことが好ましい。この場合、ゲート電極及び基板の材料として、熱変形温度が 400°C 以下の安価な材料を採用することができる。したがって、上記ゲート電極は、安価性 を考慮すると、熱変形温度が 400°C以下であることが好ましぐ例えば、 A1 (融点： 66 0. 37°C)、 A1合金等が挙げられる。ゲート電極の熱変形温度のより好ましい上限は、 350°Cである。上記基板としては、絶縁性を有する基板 (絶縁基板)が好ましぐ例え ばガラス基板、プラスチック基板が挙げられる。なかでも、上記基板は、安価性を考 慮すると、熱変形温度が 400°C以下であることが好ましぐ例えばプラスチック基板が 好適に用いられる。基板の熱変形温度のより好ましい上限は、 350°Cである。本発明 によれば、 400°C以下の低温プロセスにより、水素化ァニール工程等の半導体装置 の製造工程を行うことが可能である。したがって、ゲート電極や基板に熱変形温度が 400°C以下のものを使用することができ、このような場合に本発明の製造方法が特に 好適である。なお、本明細書において、熱変形温度とは、加熱された物質が軟化し、 変形し始める温度であり、一般的に融点よりも低い温度である。
[0015] 本発明において、上記半導体層の好ましい形態としては、水素遮断層により取り囲ま れている形態が挙げられる。水素遮断層により半導体層の上下面及び側面を取り囲 むことにより、水素遮断層に囲まれた領域内に水素が保持されるので、半導体層の 水素化処理の効果を大きく向上させることができる。なお、半導体層を取り囲む水素 遮断層としては、第 1絶縁膜及び第 2絶縁膜中の水素遮断層のほか、他の水素遮断 層が用いられてもよぐ例えば、第 2絶縁膜上にゲート電極及び層間絶縁膜がこの順 に設けられる形態では、層間絶縁膜中の水素遮断層が用いられてもよい。
[0016] また本発明において、上記半導体層は、窒化シリコン膜が上下に配置され、該上下 に配置されたそれぞれの窒化シリコン膜は、電極が配置された領域以外の膜厚が 20 nm以上であることが好ましい。半導体層の上下にそれぞれ配置された窒化シリコン 膜の電極が配置された領域以外の膜厚が 20nm未満であると、水素の遮断効果が 著しく低下し、半導体層の水素化ァニールを低温かつ短時間では充分に行うことが できないおそれがある。但し、電極が配置された領域においては、電極が窒化シリコ ン膜の代わりに水素遮断層として機能することができるので、窒化シリコン膜の膜厚 力^ Onm未満であってもよ!/、。 [0017] 半導体層の上下に膜厚 20nm以上の窒化シリコン膜がそれぞれ配置された形態とし ては、第 1絶縁膜及び第 2絶縁膜の窒化シリコン膜の膜厚が 20nm以上である形態 のほか、例えば、第 2絶縁膜上に島状のゲート電極及び層間絶縁膜がこの順に設け られる場合には、第 1絶縁膜の窒化シリコン膜の膜厚が 20nm以上であり、第 2絶縁 膜の窒化シリコン膜の膜厚と層間絶縁膜の窒化シリコン膜の膜厚との和 (合計膜厚） 力^ Onm以上である形態であってもよ!/、。
[0018] なお、窒化シリコン膜は、ゲート電極のパターユングの際のエッチング等により、水素 化ァニール工程の時点において成膜時よりも薄くなる場合があることから、成膜後の 膜厚減少を考慮して窒化シリコン膜の膜厚を設定する必要がある。例えば、窒化シリ コン膜と酸ィ匕シリコン膜とからなるゲート絶縁膜を形成した場合、ゲート電極のパター ユングの際のエッチングにより、ゲート電極下の窒化シリコン膜の膜厚は減少しない 1S ゲート電極下以外の窒化シリコン膜の膜厚は小さくなる。このような後工程におけ る膜厚減少が生じる場合には、水素化ァニール工程の時点における窒化シリコン膜 の合計膜厚を 20nm以上とするために、成膜時の膜厚を厚くする、ゲート電極上に窒 化シリコン膜を形成する等の手段を用いることができる。
[0019] 本発明により製造される半導体装置は、通常、基板面の平坦化、及び、第 2絶縁膜 等の保護を目的として、更に第 2絶縁膜上に層間絶縁膜を有する。なお、第 2絶縁膜 上にゲート電極が存在する場合、層間絶縁膜は、ゲート電極を覆うことが好ましい。 層間絶縁膜の形成方法としては特に限定されず、プラズマ CVD法、液相法等が挙 げられる。本発明においては、第 2絶縁膜中の水素遮断層が窒化シリコン層等の水 分遮断層として機能するものである場合には、液相法を用いて層間絶縁膜を形成す る方法が好適に用いられる。すなわち、本発明により製造される半導体装置は、更に 第 2絶縁膜上に層間絶縁膜を有するものであり、本発明の半導体装置の製造方法は 、液状材料を用いて層間絶縁膜を形成する工程を含むことが好ましい。これにより、 製造プロセスや製造装置の簡略化や、原材料の原価低減を図り、製造原価を低減 することが可能となる。なお、液状材料とは、溶液等の液体力もなるものであってもよ ぐ液体成分に固体成分が分散されたものであってもよい。
[0020] 本発明はまた、上記半導体装置の製造方法により製造された半導体装置 (以下、第 1の半導体装置ともいう）でもある。このような本発明の第 1の半導体装置は、半導体 層の両側に水素遮断層が配置されているので、低温プロセスにおいても効果的に水 素化処理を行って製造することができるものであり、高性能化を図ることができる。
[0021] 本発明はまた、第 1絶縁膜、半導体層及び第 2絶縁膜をこの順に基板上に有する半 導体装置であって、上記第 1絶縁膜及び第 2絶縁膜は、少なくとも半導体層が配置さ れた領域に水素遮断層を含み、上記水素遮断層は、半導体層との間隔が 200nm未 満である半導体装置 (以下、第 2の半導体装置ともいう）でもある。このような本発明の 第 2の半導体装置は、水素遮断層と半導体層との間隔が 200nm未満であり、半導 体層の近傍に水素を保持した状態で水素化処理を行うことができる構造を有してい ることから、低温プロセスで製造することができ、高性能化を図ることができる。水素遮 断層と半導体層との間隔のより好ましい上限は、 lOOnmであり、更に好ましい上限は 、 50nmである。
[0022] 本発明はまた、第 1絶縁膜、半導体層及び第 2絶縁膜をこの順に基板上に有する半 導体装置であって、上記第 1絶縁膜及び第 2絶縁膜は、水素遮断層を含み、上記半 導体層は、水素遮断層により取り囲まれている半導体装置 (以下、第 3の半導体装置 ともいう）でもある。このような本発明の第 3の半導体装置は、水素遮断層により半導 体層を取り囲んでいるので、半導体層の近傍に水素を保持した状態で水素化処理を 行うことができる。したがって、本発明の第 3の半導体装置は、低温かつ短時間のプ ロセスでの製造が可能であり、高性能化を図ることができる。なお、半導体層を取り囲 む水素遮断層としては、第 1絶縁膜及び第 2絶縁膜中の水素遮断層のほか、他の水 素遮断層が用いられてもよぐ例えば、第 2絶縁膜上にゲート電極及び層間絶縁膜 力 Sこの順に設けられる形態では、層間絶縁膜中の水素遮断層が用いられてもよい。 また、本発明は、第 2の半導体装置と第 3の半導体装置とを組み合わせた形態である ことがより好ましい。
[0023] 上記第 2又は第 3の半導体装置の好ましい形態としては、第 1の半導体装置の好まし い形態と同様である。以下、上記第 2又は第 3の半導体装置の好ましい形態を列挙 するが、その詳細については、本発明の半導体装置の製造方法に関する説明と重 複することから、省略する。 上記第 2又は第 3の半導体装置の形態としては、第 2絶縁膜上にゲート電極を有する 形態、第 1絶縁膜下にゲート電極を有する形態、第 1絶縁膜下及び第 2絶縁膜上に それぞれゲート電極を有する形態等が好適に用いられる。上記第 2又は第 3の半導 体装置において、上記基板は、熱変形温度力 00°C以下であることが好ましい。上 記ゲート電極は、熱変形温度が 400°C以下であることが好ましい。上記第 1絶縁膜及 び第 2絶縁膜の水素遮断層は、窒化シリコン膜からなることが好ましい。上記半導体 層は、窒化シリコン膜が上下に配置され、該上下に配置されたそれぞれの窒化シリコ ン膜は、電極が配置された領域以外の膜厚が 20nm以上であることが好ましい。上記 第 2絶縁膜の水素遮断層は、水分遮断層としても機能することが好ましい。また、上 記第 2又は第 3の半導体装置は、更に第 2絶縁膜上に液状材料を用いて形成された 層間絶縁膜を有することが好まし 、。
[0024] 本発明は更に、上記半導体装置を備える表示装置でもある。本発明の表示装置によ れば、表示装置の高性能化が可能となる。本発明の表示装置としては、液晶表示装 置、有機エレクトロルミネセンス表示装置等が挙げられ、画素回路部の TFTと周辺回 路部の TFTとを同一の基板上に設けるシステムオングラス方式の表示装置に好適で ある。
発明の効果
[0025] 本発明の半導体装置の製造方法によれば、半導体層の両側に配置される絶縁膜に 水素遮断層を設け、水素が半導体層の周囲力 拡散することを抑制したうえで半導 体層の水素化処理を行うので、低温、短時間かつ簡便なプロセスで半導体層の水素 化処理を行うことができ、高 、移動度を有する高性能な半導体装置を製造することが できる。
発明を実施するための最良の形態
[0026] 以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施 形態のみに限定されるものではない。
[0027] (実施形態 1)
図 1— 1 (a)〜 (e)及び 1— 2 (f)〜 (g)は、実施形態 1に係る半導体装置 (TFT)の製 造工程を示す断面模式図である。 本実施形態においては、まず、図 1—1 (a)に示すように、ガラス基板 10上に、膜厚 5 Onmの窒化シリコン（SiN )膜11&、膜厚 lOOnmの酸化シリコン（SiO )膜111)、及び
2
、膜厚 50nmのアモルファスシリコン（a— Si)膜 12を順に形成する。 SiN膜 l la、 Si O膜 l ib及び a— Si膜 12の形成方法としては、プラズマ化学的気相成長（CVD)法
2
、常圧 CVD法、低圧 CVD法、リモートプラズマ CVD法等が好適であり、 SiN膜 11a 、 SiO膜 l ib及び a— Si膜 12は連続成膜することが好ましい。 SiN膜 11aを形成す
2
るための原料ガスとしては、モノシラン（SiH )とアンモニア（NH )との混合ガス等を
4 3
用いることができる。 SiO膜 l ibを形成する原料ガスとしては特に限定されないが、
2
ケィ酸ェチル（TEOS ;tetra ethoxy silane)が好ましい。 SiN膜 11aは、水素遮 断層としての機能のほか、ガラス基板 10からのイオン等の不純物の拡散を防止する 機能を有する。 SiO膜 l ibは、緩衝膜としての機能を有する。 SiN膜 11aと SiO膜
2 2 l ibとにより下地絶縁膜 11が構成される。なお、下地絶縁膜は、一般にベースコート 層又はアンダーコート層とも呼ばれる。
[0028] 次に、図 1— 1 (b)に示すように、 a— Si膜 12にレーザ光 1を照射して溶融再結晶化さ せることにより、ポリシリコン (p— Si)膜とする。なお、この結晶化には、固相成長（Soli d Phase Crystallization ; SPC)法や、 SPC法とレーザ光照射とを組み合わせた 方法を用いてもよい。
[0029] 次に、図 1—1 (c)に示すように、 p— Si膜を各 TFTのサイズにパターユングすること により、 p— Si層 13を形成する。 p— Si層 13の形状は、島状であることが好ましぐ例 えば、直方体形状、四角錐台形状等の角錐台形状、逆角錐台形状、円錐台形状、 楕円錐台形状が挙げられる。続いて、不純物及び有機膜を除去するため、紫外線（ UV)洗浄、オゾン (O )洗浄、フッ化水素酸 (HF)洗浄、水洗浄又はアルカリ洗浄等
3
を行う。そして、 p— Si層 13を形成した面を水素プラズマ又は水素ガス 2で暴露する。
[0030] 次に、図 1— 1 (d)に示すように、膜厚 25nmの SiO膜 14a、及び、膜厚 40nmの SiN
2
膜 14bを形成する。 SiO膜 14a及び SiN膜 14bの形成方法としては、膜厚制御及
2
び段差被覆性等の観点から、プラズマ化学的気相成長 (CVD)法、常圧 CVD法、低 圧 CVD法、リモートプラズマ CVD法等が好適であり、 SiO膜 14a及び SiN膜 14b
2
は連続成膜することが好ましい。 SiN層 14bは、水素遮断層を構成し、 SiO膜 14aと
2 SiNx膜 14bとによりゲート絶縁膜 14が構成される。これにより、本実施形態では、 p— Si層 13は、水素遮断層である SiN膜 11a及び SiN膜 14bにより挟み込まれ、 p— Si 層 13周辺に水素が閉じ込められることになる。
[0031] 本実施形態では、ゲート絶縁膜 14が誘電率の高い SiN膜 14bを有することにより、 実効酸化膜厚（Equivalent Oxide Thickness： EOT)を低減することができ、 TFT の高性能化を図ることができる。また、ゲート絶縁膜 14は、最上層が窒化シリコン (Si N )膜からなる積層構造を有することが好ましい。これにより、ホウ素 (B)、ナトリウム（ Na)、リン (P)、重金属等の不純物を SiN膜の界面に捕捉することができ、不純物が ゲート絶縁膜 14中に拡散することを抑制することができるので、 TFTの高性能化を 図ることができる。また、ゲート絶縁膜 14は、最下層が酸化シリコン (SiO )膜からなる
2
積層構造を有することが好ましい。 SiO膜は、シリコン等力もなる半導体層との界面
2
特性に優れることから、 TFTの高性能化を図ることができる。なかでも、ゲート絶縁膜 14は、本実施形態のように、半導体層上に酸化シリコン膜及び窒化シリコン膜がこの 順に積層された構造を有することが特に好ましい。また、ゲート絶縁膜 14としては、 半導体層上に酸化シリコン膜、窒化シリコン膜及び酸ィ匕シリコン膜がこの順に積層さ れた構造を有するものも好適に用いられる。
なお、ゲート絶縁膜 14を構成する材料としては特に限定されず、例えば、 SiO膜 14
2 aの代わりに、 SiOよりも誘電率が低い材料である、 SiOF、 SiOC等、 SiOよりも誘
2 2 電率が高い材料である、二酸化チタン (TiO )、三酸ィ匕ニアルミニウム (Al O )、五
2 2 3 酸化二タンタル (Ta O )等の酸化タンタル、二酸化ハフニウム（HfO )、二酸化ジル
2 5 2
コ -ゥム (ZrO )等を用いてもよい。
2
[0032] 次に、スパッタ法又は CVD法等を用いて、金属膜を堆積させた後、フォトリソグラフィ 法等でパター-ングすることにより、図 1 i (e)に示すように、ゲート電極 15を形成 する。 SiN層 14bは高いプラズマ耐性を有することから、ゲート絶縁膜 14が SiN層 1 4bを最上層として有することにより、ゲート絶縁膜 14にプラズマ損傷を与えることなく 、ゲート電極 15をプラズマエッチング（プラズマアツシング）等のドライエッチングで形 成することができる。これにより、ゲート絶縁膜 14の信頼性を確保しつつ、ゲート電極 15ひいては TFTの微細化を図ることができる。ゲート電極 15は、ゲート絶縁膜 14の 内部におけるフオノン振動を抑える観点から、金属を含んで構成されることが好ましく
、ゲート電極 15の材料としては、例えば、ァノレミ-ゥム (A1)、タンタノレ (Ta)、タンダス テン (W)、モリブデン (Mo)等の金属又はそれらの合金を用いることができ、それらを 積層したものであってもよい。
続いて、ゲート電極 15のパターユングに利用したフォトレジスト層を残した状態で、 p Si層 13に不純物 3を注入する。不純物 3としては、 Nチャネル TFTを形成する場 合には、リンイオン (P+)を注入し、 Pチャネル TFTを形成する場合には、ホウ素ィォ ン (B+)を注入する。
[0033] 次に、 p— Si層 13の水素化と p— Si層 13に注入した不純物 3の活性化とを兼ねて、 ァニールを行う。これにより、 p— Siを水素化し、ダングリングボンド (未結合手)をター ミネート（終端化）させることができる。ァニールの方法としては、基板全体を 400°C以 下 (例えば 300〜350°C)、 10分以下の条件で加熱する方法が好適である。なお、 S iN層 14bは、 TDS (Thermal Desorption Spectroscopy;昇温脱離法）の水素 脱離スペクトルの測定結果から、 SiN層 14bの形成温度以上になると、水素を脱離 させるおそれがあるが、本実施形態では、 p— Si層 13の周辺に水素が存在するため 、 SiN層 14bの形成温度よりも低い 400°C以下で数分間ァニールすれば、充分に水 素化を行うことが可能である。
[0034] 次に、不純物及び有機膜を除去するため、 UV洗浄、 O洗浄、 HF洗浄、水洗浄又
3
はアルカリ洗浄等を行った後、ポリシラザンを含む液状材料を用いた液相法により、 図 1— 2 (f)に示すように、ポリシラザン焼成膜からなる層間絶縁膜 16を形成する。ポ リシラザン焼成膜は膜内に水分を多量に含むが、ゲート絶縁膜 14中に SiN層 14b が存在することから、半導体装置の信頼性を確保することができる。なお、液相法を 用いて層間絶縁膜 16を形成する場合には、液状材料の塗布後に加熱処理を必然 的に行うことになるので、上述の p— Si層 13のァニールを省略し、それと同様の条件 で液状材料の塗布後の加熱処理を行ってもよい。また、層間絶縁膜 16は、液相法を 用いずに、プラズマ CVD法等により SIN膜、 SiO膜等を形成するものであってもよ
2
い。
[0035] 次に、コンタクトエッチングを行う。具体的には、まず、 SiN膜 14bまで達するドライエ ツチングをした後、 p— Si層 13まで達するウエットエッチングをすることにより、コンタク トホール 17を形成する。この場合、 SiN膜 14bは高いプラズマ耐性を有することから 、 SiO膜 14a等がドライエッチングによるダメージを受けることを抑制することができる
2 最後に、ソース電極 18を形成することにより、図 1— 2 (g)に示すように、 TFTが完成 する。本実施形態によれば、 400°C以下で数分間ァニールすれば、充分に水素化を 行うことが可能であることから、低温プロセスで高性能な TFTを製造することが可能で ある。
[0036] なお、本実施形態では、図 1 2 (g)に示すように、トップゲート構造の TFTの製造ェ 程を示したが、工程順等を若干変更することにより、図 2に示すようなデュアルゲート 構造の TFT、及び、図 3に示すようなボトムゲート構造の TFTを製造することも可能 である。
[0037] (実施形態 2)
本実施形態においては、第 1絶縁膜及び第 2絶縁膜の水素遮断層により半導体層が 取り囲まれている形態の TFTについて説明する。なお、実施形態 1と重複する内容 については一部説明を省略する。
図 4— 1 (a)〜 (e)及び 4 2 (f)〜 (h)は、実施形態 2に係る半導体装置 (TFT)の製 造工程を示す断面模式図である。
本実施形態においては、まず、図 4—1 (a)に示すように、ガラス基板 40上に、膜厚 5 Onmの窒化シリコン（SiN )膜 41a、膜厚 lOOnmの酸化シリコン（SiO )膜 41b、及び
2
、膜厚 50nmのアモルファスシリコン（a— Si)膜 42を順に形成する。 SiN膜 41aは、 水素遮断層としての機能のほか、ガラス基板 40からのイオン等の不純物の拡散を防 止する機能を有する。 SiO膜 41bは、緩衝膜としての機能を有する。 SiN膜 41aと S
2
iO膜 41bとにより下地絶縁膜 41が構成される。
2
[0038] 次に、図 4 1 (b)に示すように、 a— Si膜 42にレーザ光 1を照射して溶融再結晶化さ せることにより、ポリシリコン (p— Si)膜とする。
次に、図 4—1 (c)に示すように、 p— Si膜を各 TFTのサイズにパターユングすること により、 p— Si層 43を形成する。続いて、不純物及び有機膜を除去するため、紫外線 (UV)洗浄、オゾン (O )洗浄、フッ化水素酸 (HF)洗浄、水洗浄又はアルカリ洗浄等
3
を行う。そして、 p— Si層 43を形成した面を水素プラズマ又は水素ガス 2で暴露する。
[0039] 次に、図 4— 1 (d)に示すように、膜厚 20nmの SiO膜 44a、及び、膜厚 40nmの SiN
2
膜 44bを形成する。 SiN膜 44bは、水素遮断層を構成し、 SiO膜 44aと SiN膜 44 bとによりゲート絶縁膜 44が構成される。
[0040] 本実施形態では、ゲート絶縁膜 44が誘電率の高い SiN膜 44bを有することにより、 実効酸化膜厚（Equivalent Oxide Thickness： EOT)を低減することができ、 TFT の高性能化を図ることができる。また、ゲート絶縁膜 44は、最上層が窒化シリコン (Si N )膜からなる積層構造を有することが好ましい。これにより、ホウ素 (B)、ナトリウム（ Na)、リン (P)、重金属等の不純物を SiN膜の界面に捕捉することができ、不純物が ゲート絶縁膜 44中に拡散することを抑制することができるので、 TFTの高性能化を 図ることができる。また、ゲート絶縁膜 44は、最下層が酸化シリコン (SiO )膜からなる
2 積層構造を有することが好ましい。 SiO
2膜は、シリコン等力もなる半導体層との界面 特性に優れることから、 TFTの高性能化を図ることができる。なかでも、ゲート絶縁膜 44は、本実施形態のように、半導体層上に酸化シリコン膜及び窒化シリコン膜がこの 順に積層された構造を有することが特に好ましい。
[0041] 次に、図 4— 1 (e)に示すように、ドライエッチングを用いるフォトリソグラフィ法等でパ ターニングすることにより、 p— Si層 43近傍以外の SiO膜 41b、 SiO膜 44a及び SiN
2 2
膜 44bを除去する。
[0042] 次に、スパッタ法又は CVD法等を用いて、金属膜を堆積させた後、フォトリソグラフィ 法等でパター-ングすることにより、図 4 2 (f)に示すように、ゲート電極 45を形成す る。 SiN層 44bは高いプラズマ耐性を有することから、ゲート絶縁膜 44が SiN層 44 bを最上層として有することにより、ゲート絶縁膜 44にプラズマ損傷を与えることなぐ ゲート電極 45をプラズマエッチング（プラズマアツシング）等のドライエッチングで形成 することができる。これにより、ゲート絶縁膜 44の信頼性を確保しつつ、ゲート電極 45 ひ!ヽては TFTの微細化を図ることができる。
続いて、ゲート電極 45のパターユングに利用したフォトレジスト層を残した状態で、 p Si層 43に不純物 3を注入する。不純物 3としては、 Nチャネル TFTを形成する場 合には、リンイオン (P+)を注入し、 Pチャネル TFTを形成する場合には、ホウ素ィォ ン (B+)を注入する。
[0043] 次に、図 4— 2 (g)に示すように、 p— Si層 43近傍以外のガラス基板 40、 p— Si層 43 近傍の SiN層 44b、及び、 SiN層 44b上のゲート電極 45を覆うように、膜厚 50nm の SiN膜 49を形成する。 SiN膜 49は、水素遮断層としての機能を有する。これによ り、本実施形態では、 p— Si層 43は、水素遮断層である 3つの SiN膜 41a、 44b及び 49により取り囲まれ、 p - Si層 43周辺に水素が閉じ込められることになる。
[0044] 次に、 p— Si層 43の水素化と p— Si層 43に注入した不純物 3の活性化とを兼ねて、 ァニールを行う。これにより、 p— Siを水素化し、ダングリングボンド (未結合手)をター ミネート（終端化）させることができる。ァニールの方法としては、基板全体を 400°C以 下 (例えば 300〜350°C)、 10分以下の条件で加熱する方法が好適である。なお、 S iN層 44b及び 49は、 TDS (Thermal Desorption Spectroscopy;昇温脱離法） の水素脱離スペクトルの測定結果から、 SiN層 44b及び 49の形成温度以上になると 、水素を脱離させるおそれがある力 本実施形態では、 p— Si層 43の周辺に水素が 存在するため、 SiN層 44b及び 49の形成温度よりも低い 400°C以下で数分間ァ- ールすれば、充分に水素化を行うことが可能である。
[0045] 次に、不純物及び有機膜を除去するため、 UV洗浄、 O洗浄、 HF洗浄、水洗浄又
3
はアルカリ洗浄等を行った後、ポリシラザンを含む液状材料を用いた液相法により、 図 4— 2 (h)に示すように、ポリシラザン焼成膜からなる層間絶縁膜 46を形成する。ポ リシラザン焼成膜は膜内に水分を多量に含むが、ゲート絶縁膜 44中に SiN層 44b が存在することから、半導体装置の信頼性を確保することができる。
[0046] 次に、コンタクトエッチングを行う。具体的には、まず、 SiN膜 44bまで達するドライエ ツチングをした後、 p— Si層 43まで達するウエットエッチングをすることにより、コンタク トホール 47を形成する。この場合、 SiN膜 44bは高いプラズマ耐性を有することから 、 SiO膜 44a等がドライエッチングによるダメージを受けることを抑制することができる
2 最後に、ソース電極 48を形成することにより、 TFTが完成する。本実施形態によれば 、 400°C以下で数分間ァニールすれば、充分に水素化を行うことが可能であることか ら、低温プロセスで高性能な TFTを製造することが可能である。
[0047] (SiNx膜による水素の閉じ込め効果確認試験）
SiN膜による水素の閉じ込め効果を確認するため、図 5 (a)〜（c)に示す 3種の構造 の Nch型 TFTを作製し、 SiN膜の配置を変更したときの TFTの移動度の変化を調 ベた。図 5 (a)に示す TFTは、 p— Si層 53の下層側にのみ SiN膜 51aを配置した構 造を有し、図 5 (b)に示す TFTは、 p— Si層 63の上層側にのみ SiN膜 64bを配置し た構造を有し、図 5 (c)に示す TFTは、 P— Si層 73の下層側及び上層側の両方にそ れぞれ SiN膜 71a、 74bを配置した構造を有する。
TFTの作製条件としては、水素化温度を 350°Cとし、プラズマ CVD法によるゲート絶 縁膜の形成温度を 400°Cとしたこと以外は、実施形態 1に示した条件に基づき作製し た。
[0048] 移動度を測定した結果、図 5 (a)に示す TFTでは移動度が 75cm2ZVs、図 5 (b)に 示す TFTでは移動度が 100cm2ZVs、図 5 (c)に示す TFTでは移動度が 175cm2 ZVsとなった。このように p— Si層の下層側及び上層側の両方に水素遮断層である SiN膜を配置することで、 Nch型 TFTの移動度を向上することができることを確認し た。
[0049] また、図 5 (c)に示す TFTにおいて、 SiO膜 74aの膜厚を 50nmとし、 p— Si層 73と
2
上層側の SiN膜 (膜厚 40nm) 74bとの間隔を 50nmに固定し、 p— Si層 73と下層側 の SiN膜 71bとの間隔（SiO膜 71bの膜厚）を 50nm、 100nm、 200nmに変更した
2
ときの Nch型 TFTの移動度の変化について調べた。その結果、 p— Si層と下層側の
SiN膜との間隔が 50nm又は lOOnmのときに比べ、 200nmのときには、 Nch型 TF
Tの移動度が低下することを確認した。
[0050] なお、本願は、 2006年 1月 25曰〖こ出願された曰本国特許出願 2006— 016782号 を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するも のである。該出願の内容は、その全体が本願中に参照として組み込まれている。
[0051] 本願明細書における「以上」、「以下」は、当該数値を含むものである。すなわち、「以 上」とは、不少（当該数値及び当該数値以上)を意味するものである。
図面の簡単な説明 [0052] [図 l-l] (a)〜(e)は、実施形態 1に係る TFTの製造工程の前半を示す断面模式図 である。
[図ト 2] (f)〜 (g)は、実施形態 1に係る TFTの製造工程の後半を示す断面模式図で ある。
[図 2]本発明に係るデュアルゲート構造を有する TFTを示す断面模式図である。
[図 3]本発明に係るボトムゲート構造を有する TFTを示す断面模式図である。
[図 4-1] (a)〜 (e)は、実施形態 2に係る TFTの製造工程の前半を示す断面模式図 である。
[図 4-2] (f)〜 (h)は、実施形態 2に係る TFTの製造工程の後半を示す断面模式図 である。
[図 5]SiN膜による水素閉じ込め効果確認試験にて作製した Nch型 TFTを示す断 面模式図であり、（a)は、 p— Si層の下層側にのみ SiN膜を配置した形態を示し、 (b )は、 p— Si層の上層側にのみ SiN膜を配置した形態を示し、（c)は、 p— S遷の下 層側及び上層側の両方に SiN膜を配置した形態を示して!/、る。
符号の説明
[0053] 1 :レーザ光
2：水素プラズマ又は水素ガス
3 :不純物
10、 40 :ガラス基板
11、 41、 51、 61、 71 :下地絶縁膜
l la、 21a, 31a、 41a、 51a, 71a: SiN膜
l ib, 21b、 31b、 41b、 51b、 71b : SiO膜
2
12、 42 :アモルファスシリコン膜
13、 23、 33、 43、 53、 63、 73 :ポリシ!; =fン層
14、 21、 24、 31、 41、 44、 54、 64、 74 :ゲート絶縁膜
14a, 24a, 34a, 44a, 64a, 74a: SiO膜
2
14b、 24b、 34b、 44b、 49、 64b、 74b : SiN膜
15、 25a, 25b、 35、 45、 55、 65、 75 :ゲー卜電極 、 26、 34、 36、 46、 56、 66、 76:層間絶縁膜 、 47:コンタクトホール
、 48:ソース電極

Claims

請求の範囲
[1] 第 1絶縁膜、半導体層及び第 2絶縁膜をこの順に基板上に有する半導体装置の製 造方法であって、
該製造方法は、水素遮断層を含む第 1絶縁膜を形成する工程と、
第 1絶縁膜の水素遮断層が配置された領域上に半導体層を形成する工程と、 半導体層中に水素を含有させる工程と、
少なくとも半導体層が配置された領域に水素遮断層を含む第 2絶縁膜を形成するェ 程と、
半導体層の水素化ァニールを行う工程とを含む
ことを特徴とする半導体装置の製造方法。
[2] 前記半導体装置は、第 2絶縁膜上にゲート電極を有することを特徴とする請求項 1記 載の半導体装置の製造方法。
[3] 前記半導体装置は、第 1絶縁膜下にゲート電極を有することを特徴とする請求項 1記 載の半導体装置の製造方法。
[4] 前記半導体装置は、第 1絶縁膜下及び第 2絶縁膜上にそれぞれゲート電極を有する ことを特徴とする請求項 1記載の半導体装置の製造方法。
[5] 前記半導体層の水素化ァニールは、 400°C以下で行われることを特徴とする請求項
1記載の半導体装置の製造方法。
[6] 前記基板は、熱変形温度が 400°C以下であることを特徴とする請求項 1記載の半導 体装置の製造方法。
[7] 前記ゲート電極は、熱変形温度が 400°C以下であることを特徴とする請求項 2〜4の いずれかに記載の半導体装置の製造方法。
[8] 前記半導体層は、水素遮断層により取り囲まれていることを特徴とする請求項 1記載 の半導体装置の製造方法。
[9] 前記第 1絶縁膜及び第 2絶縁膜の水素遮断層は、半導体層との間隔が 200nm未満 であることを特徴とする請求項 1記載の半導体装置の製造方法。
[10] 前記第 1絶縁膜及び第 2絶縁膜の水素遮断層は、窒化シリコン膜からなることを特徴 とする請求項 1記載の半導体装置の製造方法。
[11] 前記半導体層は、窒化シリコン膜が上下に配置され、
該上下に配置されたそれぞれの窒化シリコン膜は、電極が配置された領域以外の膜 厚が 20nm以上である
ことを特徴とする請求項 1記載の半導体装置の製造方法。
[12] 前記第 2絶縁膜の水素遮断層は、水分遮断層としても機能することを特徴とする請求 項 1記載の半導体装置の製造方法。
[13] 前記半導体装置は、更に第 2絶縁膜上に層間絶縁膜を有するものであり、
該製造方法は、液状材料を用いて層間絶縁膜を形成する工程を含む
ことを特徴とする請求項 12記載の半導体装置の製造方法。
[14] 請求項 1〜13のいずれかに記載の半導体装置の製造方法により製造されたことを特 徴とする半導体装置。
[15] 第 1絶縁膜、半導体層及び第 2絶縁膜をこの順に基板上に有する半導体装置であつ て、
該第 1絶縁膜及び第 2絶縁膜は、少なくとも半導体層が配置された領域に水素遮断 層を含み、
該水素遮断層は、半導体層との間隔が 200nm未満である
ことを特徴とする半導体装置。
[16] 第 1絶縁膜、半導体層及び第 2絶縁膜をこの順に基板上に有する半導体装置であつ て、
該第 1絶縁膜及び第 2絶縁膜は、水素遮断層を含み、
該半導体層は、水素遮断層により取り囲まれている
ことを特徴とする半導体装置。
[17] 前記半導体装置は、第 2絶縁膜上にゲート電極を有することを特徴とする請求項 15 又は 16記載の半導体装置。
[18] 前記半導体装置は、第 1絶縁膜下にゲート電極を有することを特徴とする請求項 15 又は 16記載の半導体装置。
[19] 前記半導体装置は、第 1絶縁膜下及び第 2絶縁膜上にそれぞれゲート電極を有する ことを特徴とする請求項 15又は 16記載の半導体装置。
[20] 前記基板は、熱変形温度が 400°C以下であることを特徴とする請求項 15又は 16記 載の半導体装置。
[21] 前記ゲート電極は、熱変形温度が 400°C以下であることを特徴とする請求項 17〜 19 の!、ずれかに記載の半導体装置。
[22] 前記第 1絶縁膜及び第 2絶縁膜の水素遮断層は、窒化シリコン膜からなることを特徴 とする請求項 15又は 16記載の半導体装置。
[23] 前記半導体層は、窒化シリコン膜が上下に配置され、
該上下に配置されたそれぞれの窒化シリコン膜は、電極が配置された領域以外の膜 厚が 20nm以上である
ことを特徴とする請求項 15又は 16記載の半導体装置。
[24] 前記第 2絶縁膜の水素遮断層は、水分遮断層としても機能することを特徴とする請求 項 15又は 16記載の半導体装置。
[25] 前記半導体装置は、更に第 2絶縁膜上に液状材料を用いて形成された層間絶縁膜 を有することを特徴とする請求項 15又は 16記載の半導体装置。
[26] 請求項 14〜16のいずれかに記載の半導体装置を備えることを特徴とする表示装置
PCT/JP2006/317633 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置 WO2007086163A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007555848A JP5243046B2 (ja) 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置
CN2006800492207A CN101346810B (zh) 2006-01-25 2006-09-06 半导体装置的制造方法和半导体装置
US12/084,698 US7781775B2 (en) 2006-01-25 2006-09-06 Production method of semiconductor device and semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-016782 2006-01-25
JP2006016782 2006-01-25

Publications (1)

Publication Number Publication Date
WO2007086163A1 true WO2007086163A1 (ja) 2007-08-02

Family

ID=38308972

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/317633 WO2007086163A1 (ja) 2006-01-25 2006-09-06 半導体装置の製造方法、及び、半導体装置

Country Status (4)

Country Link
US (1) US7781775B2 (ja)
JP (1) JP5243046B2 (ja)
CN (1) CN101346810B (ja)
WO (1) WO2007086163A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2014075594A (ja) * 2007-12-03 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置
KR101464861B1 (ko) 2012-05-24 2014-11-25 가부시끼가이샤 도시바 표시 장치
WO2019087784A1 (ja) * 2017-10-31 2019-05-09 株式会社アルバック 薄膜トランジスタ及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103006B2 (ja) * 2006-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103985638A (zh) * 2014-05-27 2014-08-13 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管及其制备方法和显示器件
CN105261592A (zh) * 2015-10-30 2016-01-20 深圳市华星光电技术有限公司 一种降低表面粗糙度的低温多晶硅的制备方法及一种低温多晶硅

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185736A (ja) * 1989-12-14 1991-08-13 Canon Inc 半導体装置の製造方法
JPH09148582A (ja) * 1995-11-21 1997-06-06 Sony Corp 半導体装置およびその製造方法ならびに半導体装置を用いた液晶駆動装置
JP2002208707A (ja) * 2001-01-10 2002-07-26 Seiko Epson Corp 薄膜トランジスタの製造方法
JP2004111618A (ja) * 2002-09-18 2004-04-08 Seiko Epson Corp 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3483581B2 (ja) * 1991-08-26 2004-01-06 株式会社半導体エネルギー研究所 半導体装置
JP3128939B2 (ja) 1992-03-27 2001-01-29 ソニー株式会社 薄膜トランジスタ
JPH0677484A (ja) 1992-08-27 1994-03-18 Sharp Corp 薄膜トランジスタ及びその製造方法
US5897346A (en) * 1994-02-28 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing a thin film transistor
US6867432B1 (en) 1994-06-09 2005-03-15 Semiconductor Energy Lab Semiconductor device having SiOxNy gate insulating film
JPH11163353A (ja) 1997-11-25 1999-06-18 Toshiba Corp ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
JP2001093853A (ja) 1999-09-20 2001-04-06 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4519278B2 (ja) * 2000-07-06 2010-08-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4382375B2 (ja) 2003-03-13 2009-12-09 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法
JP2005093700A (ja) 2003-09-17 2005-04-07 Seiko Epson Corp 薄膜トランジスタの製造方法、薄膜トランジスタ、並びに電子機器の製造方法
JP4337554B2 (ja) 2004-01-15 2009-09-30 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185736A (ja) * 1989-12-14 1991-08-13 Canon Inc 半導体装置の製造方法
JPH09148582A (ja) * 1995-11-21 1997-06-06 Sony Corp 半導体装置およびその製造方法ならびに半導体装置を用いた液晶駆動装置
JP2002208707A (ja) * 2001-01-10 2002-07-26 Seiko Epson Corp 薄膜トランジスタの製造方法
JP2004111618A (ja) * 2002-09-18 2004-04-08 Seiko Epson Corp 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014075594A (ja) * 2007-12-03 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015201663A (ja) * 2007-12-03 2015-11-12 株式会社半導体エネルギー研究所 半導体装置
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9640639B2 (en) 2012-04-12 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101464861B1 (ko) 2012-05-24 2014-11-25 가부시끼가이샤 도시바 표시 장치
WO2019087784A1 (ja) * 2017-10-31 2019-05-09 株式会社アルバック 薄膜トランジスタ及びその製造方法

Also Published As

Publication number Publication date
US20090283773A1 (en) 2009-11-19
CN101346810B (zh) 2012-04-18
CN101346810A (zh) 2009-01-14
US7781775B2 (en) 2010-08-24
JP5243046B2 (ja) 2013-07-24
JPWO2007086163A1 (ja) 2009-06-18

Similar Documents

Publication Publication Date Title
US7265393B2 (en) Thin-film transistor with vertical channel region
JP5154951B2 (ja) 半導体装置及び表示装置
JP5243046B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP2005175476A (ja) 多結晶シリコン薄膜の製造方法およびそれを利用したトランジスタの製造方法
TWI312577B (ja)
KR20070052137A (ko) 박막 트랜지스터 및 그 제조 방법
JP2006229185A (ja) 薄膜トランジスタ基板、その製造方法、半導体装置及び液晶表示装置
WO2007032128A1 (ja) 薄膜トランジスタ
JP2004063845A (ja) 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置
TWI316759B (en) Mothod for fabricatng a straggered source/drain and thin-channel tft
WO2007052393A1 (ja) 半導体装置及びその製造方法
JP4860833B2 (ja) 薄膜トランジスタの製造方法
TWI305055B (en) Semiconductor device and method of manufacturing the same
JP2010262965A (ja) トランジスターの製造方法
JP4507546B2 (ja) 半導体装置の製造方法
JP2001036078A (ja) Ｍｏｓ型トランジスタ及びその製造方法
WO2007046169A1 (ja) 半導体装置、薄膜トランジスタ及びそれらの製造方法
JP2009021276A (ja) 薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法
JP2001156295A (ja) 半導体装置の作製方法
JP3972991B2 (ja) 薄膜集積回路の作製方法
JP4461731B2 (ja) 薄膜トランジスタの製造方法
JP4243228B2 (ja) 薄膜トランジスタの製造方法
JP2007242968A (ja) 半導体装置の製造方法
CN100485872C (zh) 非晶半导体膜和半导体器件的制造方法
JP2008270637A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200680049220.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 12084698

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2007555848

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06797528

Country of ref document: EP

Kind code of ref document: A1