JPH09148582A - 半導体装置およびその製造方法ならびに半導体装置を用いた液晶駆動装置 - Google Patents
半導体装置およびその製造方法ならびに半導体装置を用いた液晶駆動装置Info
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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-
- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/104—Materials and properties semiconductor poly-Si
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Abstract
(57)【要約】
【課題】 半導体装置におけるドレイン−ソ−ス間の漏
れ電流を抑制するとともに、大きな駆動電流を得るこ
と。 【解決手段】 活性層４の厚さ方向における一方側に、
活性層４と接する第１絶縁層３と、活性層４の厚さ方向
における他方側に活性層４と接する第２絶縁層５と、第
１絶縁層３を介して活性層４に所定の電圧を印加する第
１ゲート電極Ｇ１と、第２絶縁層５を介して活性層４に
所定の電圧を印加する第２ゲート電極Ｇ２とを備えてい
る。
れ電流を抑制するとともに、大きな駆動電流を得るこ
と。 【解決手段】 活性層４の厚さ方向における一方側に、
活性層４と接する第１絶縁層３と、活性層４の厚さ方向
における他方側に活性層４と接する第２絶縁層５と、第
１絶縁層３を介して活性層４に所定の電圧を印加する第
１ゲート電極Ｇ１と、第２絶縁層５を介して活性層４に
所定の電圧を印加する第２ゲート電極Ｇ２とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の基板上に設
けられる薄膜状の半導体装置およびその製造方法ならび
に半導体装置を用いた液晶駆動装置に関する。
けられる薄膜状の半導体装置およびその製造方法ならび
に半導体装置を用いた液晶駆動装置に関する。
【０００２】
【従来の技術】近年、高温（約１０００℃）での熱処理
による多結晶シリコン薄膜の製造方法が開発され、ＬＣ
Ｄ（液晶表示装置）の液晶駆動用ＭＯＳトランジスタの
活性層として使用されている。
による多結晶シリコン薄膜の製造方法が開発され、ＬＣ
Ｄ（液晶表示装置）の液晶駆動用ＭＯＳトランジスタの
活性層として使用されている。
【０００３】この多結晶シリコン薄膜をＭＯＳトランジ
スタの活性層に用いた場合には、ソース−ゲートおよび
ゲート−ドレイン接合の耐圧が低く、その漏れ電流が大
きいという欠点が生じるが、高抵抗ドレイン（ＬＤＤ：
Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎの略）構造を採
用し、その抵抗制御のために多結晶シリコンの膜厚を１
０〜５０（ｎｍ）の極薄膜化し、さらに固相成長法によ
って結晶性を改善する等の方策により、ＭＯＳトランジ
スタの駆動能力を低下させずに接合特性を改善できるこ
とが知られている（電気情報通信学会誌C-II、Vol.J73-
C-II、 No.4pp.277-283参照）。
スタの活性層に用いた場合には、ソース−ゲートおよび
ゲート−ドレイン接合の耐圧が低く、その漏れ電流が大
きいという欠点が生じるが、高抵抗ドレイン（ＬＤＤ：
Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎの略）構造を採
用し、その抵抗制御のために多結晶シリコンの膜厚を１
０〜５０（ｎｍ）の極薄膜化し、さらに固相成長法によ
って結晶性を改善する等の方策により、ＭＯＳトランジ
スタの駆動能力を低下させずに接合特性を改善できるこ
とが知られている（電気情報通信学会誌C-II、Vol.J73-
C-II、 No.4pp.277-283参照）。
【０００４】一方、この高温熱処理による多結晶シリコ
ン薄膜を用いたＴＦＴ（薄膜トランジスタ）では、約１
０００℃の高温熱処理でゲート酸化膜形成と、ＬＤＤ、
ソースおよびドレイン領域の活性化とが必要であり、そ
のため高価で大型化の難しい石英ガラス基板を用いる必
要となっている。これにより、ＬＣＤのコストダウンや
大型化のネックとなっている。
ン薄膜を用いたＴＦＴ（薄膜トランジスタ）では、約１
０００℃の高温熱処理でゲート酸化膜形成と、ＬＤＤ、
ソースおよびドレイン領域の活性化とが必要であり、そ
のため高価で大型化の難しい石英ガラス基板を用いる必
要となっている。これにより、ＬＣＤのコストダウンや
大型化のネックとなっている。
【０００５】このような高温熱処理による多結晶シリコ
ンＴＦＴでの問題を解消するため、安価な透光性ほうけ
い酸ガラスに非晶質シリコン膜を形成し、パルス状のエ
キシマレーザ光を照射して低温で熱処理を行い、多結晶
シリコン薄膜結晶化と結晶性向上とを達成して高性能Ｔ
ＦＴ特性を得る研究も行われている。
ンＴＦＴでの問題を解消するため、安価な透光性ほうけ
い酸ガラスに非晶質シリコン膜を形成し、パルス状のエ
キシマレーザ光を照射して低温で熱処理を行い、多結晶
シリコン薄膜結晶化と結晶性向上とを達成して高性能Ｔ
ＦＴ特性を得る研究も行われている。
【０００６】
【発明が解決しようとする課題】しかしながら、エキシ
マレーザアニールによる課題は、レーザエネルギーのパ
ルス毎のゆらぎ、レーザビームプロファイルの不均一分
布とその経時変化、さらにＴＦＴ構造すなわちスタガー
型か逆スタガー型かの選択、非晶質シリコン膜形成条
件、形成装置など、ＴＦＴ特性を左右する不安定要因が
多く、ＴＦＴ特性向上と生産性の向上の妨げとなってい
る。
マレーザアニールによる課題は、レーザエネルギーのパ
ルス毎のゆらぎ、レーザビームプロファイルの不均一分
布とその経時変化、さらにＴＦＴ構造すなわちスタガー
型か逆スタガー型かの選択、非晶質シリコン膜形成条
件、形成装置など、ＴＦＴ特性を左右する不安定要因が
多く、ＴＦＴ特性向上と生産性の向上の妨げとなってい
る。
【０００７】これらの課題は最終的にはドレイン接合の
耐圧と漏れ電流とに集約されるため、低電界での多結晶
シリコン−絶縁層界面のリーク発生電流と、高電界での
トンネル電流を抑制し、大きなドレイン電流（駆動電
流）を得るために多結晶シリコン結晶粒径を大きくし、
また結晶粒界の欠陥密度を少なくして障壁の高さを下げ
ることが重要となるがこれは容易なことではない。
耐圧と漏れ電流とに集約されるため、低電界での多結晶
シリコン−絶縁層界面のリーク発生電流と、高電界での
トンネル電流を抑制し、大きなドレイン電流（駆動電
流）を得るために多結晶シリコン結晶粒径を大きくし、
また結晶粒界の欠陥密度を少なくして障壁の高さを下げ
ることが重要となるがこれは容易なことではない。
【０００８】
【課題を解決するための手段】本発明は、上記の課題を
解決するために成された半導体装置およびその製造方法
ならびに半導体装置を用いた液晶駆動装置である。すな
わち、本発明の半導体装置は、非晶質シリコン膜または
多結晶シリコン膜から成る活性層を備えたもので、この
活性層の厚さ方向における一方側に活性層と接する第１
絶縁層と、活性層の厚さ方向における他方側に活性層と
接する第２絶縁層と、第１絶縁層を介して活性層に所定
の電圧を印加する第１電極と、第２絶縁層を介して前記
活性層に所定の電圧を印加する第２電極とを備えてい
る。
解決するために成された半導体装置およびその製造方法
ならびに半導体装置を用いた液晶駆動装置である。すな
わち、本発明の半導体装置は、非晶質シリコン膜または
多結晶シリコン膜から成る活性層を備えたもので、この
活性層の厚さ方向における一方側に活性層と接する第１
絶縁層と、活性層の厚さ方向における他方側に活性層と
接する第２絶縁層と、第１絶縁層を介して活性層に所定
の電圧を印加する第１電極と、第２絶縁層を介して前記
活性層に所定の電圧を印加する第２電極とを備えてい
る。
【０００９】また、本発明の半導体装置の製造方法は、
透光性を有する絶縁基板の上方の所定位置に第１電極を
形成する工程と、絶縁基板と第１電極との上面を覆うよ
うに第１絶縁層と、その上面に非晶質シリコン膜と、そ
の上面に第２絶縁層とを連続して形成する工程と、第１
電極と対応した形状で第２絶縁層を残すようエッチング
を行う工程と、エッチングによって残った第２絶縁層と
対応する部分以外の非晶質シリコン膜に所定の不純物を
注入してＬＤＤ、ソース領域およびドレイン領域を形成
する工程と、少なくとも非晶質シリコン膜に対してレー
ザ光を照射して脱水素、結晶化および活性化を行う工程
と、非晶質シリコン膜の結晶化で形成された多結晶シリ
コン膜上に、エッチングによって残った第２絶縁層を介
して第２電極を形成する工程とから成るものである。
透光性を有する絶縁基板の上方の所定位置に第１電極を
形成する工程と、絶縁基板と第１電極との上面を覆うよ
うに第１絶縁層と、その上面に非晶質シリコン膜と、そ
の上面に第２絶縁層とを連続して形成する工程と、第１
電極と対応した形状で第２絶縁層を残すようエッチング
を行う工程と、エッチングによって残った第２絶縁層と
対応する部分以外の非晶質シリコン膜に所定の不純物を
注入してＬＤＤ、ソース領域およびドレイン領域を形成
する工程と、少なくとも非晶質シリコン膜に対してレー
ザ光を照射して脱水素、結晶化および活性化を行う工程
と、非晶質シリコン膜の結晶化で形成された多結晶シリ
コン膜上に、エッチングによって残った第２絶縁層を介
して第２電極を形成する工程とから成るものである。
【００１０】さらに、本発明の半導体装置の製造方法
は、第１絶縁層を第１金属汚染防止膜、第１層間応力緩
衝膜の順で形成し、第２絶縁層を第２層間応力絶縁膜、
第２金属汚染防止膜の順で形成する方法でもある。
は、第１絶縁層を第１金属汚染防止膜、第１層間応力緩
衝膜の順で形成し、第２絶縁層を第２層間応力絶縁膜、
第２金属汚染防止膜の順で形成する方法でもある。
【００１１】また、単結晶シリコン基板における所定深
さに第１の酸素イオンを打ち込み、熱酸化を行って単結
晶シリコン基板内に第１絶縁層を形成する工程と、単結
晶シリコン基板内の第１絶縁層上における少なくとも活
性層領域より大きい第１ゲート電極の領域と、活性領域
と隣接するソース領域およびドレイン領域の各領域に対
応する位置に第１の不純物イオンを打ち込む工程と、第
１の不純物イオンが打ち込まれたソース領域およびドレ
イン領域の上方と、活性層領域と対応しない第１ゲート
電極の領域の上方の一部とを除く部分に第２の酸素イオ
ンを打ち込む工程と、少なくとも第１ゲート電極の領域
の上方の一部に第２の不純物イオンを打ち込む工程と、
所定の熱処理によって第１の不純物イオンを拡散させて
第１ゲート電極、ソース領域およびドレイン領域を形成
し、さらに熱処理によって第２の酸素イオンを拡散させ
てゲート電極の周囲に第１絶縁層と連続する絶縁層を形
成するとともに、熱処理によって第２の不純物イオンを
拡散させて第１ゲート電極から上方に延びる取り出し領
域を形成する工程と、ソース領域に接触するソース電
極、前記ドレイン領域に接触するドレイン電極を形成す
るとともに、第２絶縁層を介して前記活性層領域上に第
２ゲート電極、前記取り出し領域と接触する第１ゲート
電極取り出しパターンを形成する工程とから成る半導体
装置の製造方法でもある。
さに第１の酸素イオンを打ち込み、熱酸化を行って単結
晶シリコン基板内に第１絶縁層を形成する工程と、単結
晶シリコン基板内の第１絶縁層上における少なくとも活
性層領域より大きい第１ゲート電極の領域と、活性領域
と隣接するソース領域およびドレイン領域の各領域に対
応する位置に第１の不純物イオンを打ち込む工程と、第
１の不純物イオンが打ち込まれたソース領域およびドレ
イン領域の上方と、活性層領域と対応しない第１ゲート
電極の領域の上方の一部とを除く部分に第２の酸素イオ
ンを打ち込む工程と、少なくとも第１ゲート電極の領域
の上方の一部に第２の不純物イオンを打ち込む工程と、
所定の熱処理によって第１の不純物イオンを拡散させて
第１ゲート電極、ソース領域およびドレイン領域を形成
し、さらに熱処理によって第２の酸素イオンを拡散させ
てゲート電極の周囲に第１絶縁層と連続する絶縁層を形
成するとともに、熱処理によって第２の不純物イオンを
拡散させて第１ゲート電極から上方に延びる取り出し領
域を形成する工程と、ソース領域に接触するソース電
極、前記ドレイン領域に接触するドレイン電極を形成す
るとともに、第２絶縁層を介して前記活性層領域上に第
２ゲート電極、前記取り出し領域と接触する第１ゲート
電極取り出しパターンを形成する工程とから成る半導体
装置の製造方法でもある。
【００１２】さらに、本発明の液晶駆動装置は、透光性
を有する絶縁基板上に液晶駆動用の半導体装置と画素開
口部とを備えている液晶駆動装置では、絶縁基板上の画
素開口部を除く部分に設けられる不透明性導電膜と、不
透明性導電膜上の前記半導体装置と対応する部分に設け
られる第１絶縁層と、第１絶縁層上に設けられる活性層
と、活性層上に設けられる第２絶縁層と、第２絶縁層上
に設けられる電極とから成るものである。
を有する絶縁基板上に液晶駆動用の半導体装置と画素開
口部とを備えている液晶駆動装置では、絶縁基板上の画
素開口部を除く部分に設けられる不透明性導電膜と、不
透明性導電膜上の前記半導体装置と対応する部分に設け
られる第１絶縁層と、第１絶縁層上に設けられる活性層
と、活性層上に設けられる第２絶縁層と、第２絶縁層上
に設けられる電極とから成るものである。
【００１３】本発明では、非晶質シリコンまたは多結晶
シリコンから成る活性層を備えた半導体装置であって、
第１絶縁層と第２絶縁層とを各々介して第１電極と第２
電極との２つの電極（いわゆるダブルゲート構造）が形
成されており、各電極から活性層に対して電界印加を行
うことができるため、活性層と各絶縁層との間でのリー
ク電流の発生と、トンネルリーク電流の発生とを効果的
に抑制できるようになる。
シリコンから成る活性層を備えた半導体装置であって、
第１絶縁層と第２絶縁層とを各々介して第１電極と第２
電極との２つの電極（いわゆるダブルゲート構造）が形
成されており、各電極から活性層に対して電界印加を行
うことができるため、活性層と各絶縁層との間でのリー
ク電流の発生と、トンネルリーク電流の発生とを効果的
に抑制できるようになる。
【００１４】そして、活性層の第１電極側の内部には第
１のキャリアチャネル層が形成され、活性層の第２電極
側の内部には第２のキャリアチャネル層が形成されるた
め、各々のキャリアチャネル層を駆動電流が流れるよう
になり、全体として実質２倍以上の駆動電流を得られる
ようになる。このような駆動電流により大きなＯＮ／Ｏ
ＦＦ比を得ることができ、半導体装置の特性が向上す
る。
１のキャリアチャネル層が形成され、活性層の第２電極
側の内部には第２のキャリアチャネル層が形成されるた
め、各々のキャリアチャネル層を駆動電流が流れるよう
になり、全体として実質２倍以上の駆動電流を得られる
ようになる。このような駆動電流により大きなＯＮ／Ｏ
ＦＦ比を得ることができ、半導体装置の特性が向上す
る。
【００１５】また、本発明の半導体装置の製造方法で
は、第１絶縁層から非晶質シリコン膜、第２絶縁層まで
を連続成膜することで、製造途中での汚染防止および層
間応力の緩和を図ることができるようになる。また、第
１絶縁層を第１金属汚染防止膜、第１層間応力緩衝膜で
形成し、第２絶縁層を第２層間応力緩衝膜、第２金属汚
染防止膜で形成することにより、層間応力の緩和ととも
に活性層に対するアルカリ金属イオンや金属不純物等の
汚染を防止できるようになる。
は、第１絶縁層から非晶質シリコン膜、第２絶縁層まで
を連続成膜することで、製造途中での汚染防止および層
間応力の緩和を図ることができるようになる。また、第
１絶縁層を第１金属汚染防止膜、第１層間応力緩衝膜で
形成し、第２絶縁層を第２層間応力緩衝膜、第２金属汚
染防止膜で形成することにより、層間応力の緩和ととも
に活性層に対するアルカリ金属イオンや金属不純物等の
汚染を防止できるようになる。
【００１６】また、本発明の単結晶シリコン基板を用い
た半導体装置では、所定位置および所定深さへの不純物
イオンの打ち込みと、これに対する熱処理とを組み合わ
せることで、単結晶シリコン基板内への第１ゲート電極
の埋め込み、第１絶縁層の形成、活性層の形成、第２絶
縁層の形成を行うことができ、さらに第２絶縁層上の第
２ゲート電極の形成によっていわゆるダブルゲート構造
を形成することができるようになる。
た半導体装置では、所定位置および所定深さへの不純物
イオンの打ち込みと、これに対する熱処理とを組み合わ
せることで、単結晶シリコン基板内への第１ゲート電極
の埋め込み、第１絶縁層の形成、活性層の形成、第２絶
縁層の形成を行うことができ、さらに第２絶縁層上の第
２ゲート電極の形成によっていわゆるダブルゲート構造
を形成することができるようになる。
【００１７】さらに、本発明の液晶駆動装置では、透光
性を有する絶縁基板上の画素開口部を除く部分に設けら
れた不透明性導電膜がゲート電極の役目および遮光膜と
しての役目も果たすことになり、透光性の絶縁基板裏面
からの反射光によるリーク電流を防止できる構造とな
る。
性を有する絶縁基板上の画素開口部を除く部分に設けら
れた不透明性導電膜がゲート電極の役目および遮光膜と
しての役目も果たすことになり、透光性の絶縁基板裏面
からの反射光によるリーク電流を防止できる構造とな
る。
【００１８】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法ならびに半導体装置を用いた液晶駆動装
置の実施の形態を図に基づいて説明する。図１は本発明
の半導体装置の第１実施形態を説明する模式断面図であ
る。
びその製造方法ならびに半導体装置を用いた液晶駆動装
置の実施の形態を図に基づいて説明する。図１は本発明
の半導体装置の第１実施形態を説明する模式断面図であ
る。
【００１９】図１（ａ）に示す半導体装置１はゲート内
ＬＤＤ構造を採用したものであり、透光性ほうけい酸ガ
ラスから成る基板２上に設けられた第１ゲート電極Ｇ１
と、第１絶縁層３と、非晶質シリコン膜または多結晶シ
リコン膜から成る活性層４と、第２絶縁層５と、第２ゲ
ート電極Ｇ２と、活性層４における第１ゲート電極Ｇ１
と対応する位置の内側に設けられたＬＤＤ領域４１とを
備えている。すなわち、この半導体装置１は、活性層４
が第１絶縁層３を介して設けられた第１ゲート電極Ｇ１
と、第２絶縁層５を介して設けられた第２ゲート電極Ｇ
２とで挟まれ、これらによってソース電極Ｓとドレイン
電極Ｄとの間を流れる電流を制御できるようになってい
る。
ＬＤＤ構造を採用したものであり、透光性ほうけい酸ガ
ラスから成る基板２上に設けられた第１ゲート電極Ｇ１
と、第１絶縁層３と、非晶質シリコン膜または多結晶シ
リコン膜から成る活性層４と、第２絶縁層５と、第２ゲ
ート電極Ｇ２と、活性層４における第１ゲート電極Ｇ１
と対応する位置の内側に設けられたＬＤＤ領域４１とを
備えている。すなわち、この半導体装置１は、活性層４
が第１絶縁層３を介して設けられた第１ゲート電極Ｇ１
と、第２絶縁層５を介して設けられた第２ゲート電極Ｇ
２とで挟まれ、これらによってソース電極Ｓとドレイン
電極Ｄとの間を流れる電流を制御できるようになってい
る。
【００２０】また、図１（ｂ）に示す半導体装置１はゲ
ート外ＬＤＤ構造を採用したものであり、透光性ほうけ
い酸ガラスから成る基板２上に設けられた第１ゲート電
極Ｇ１と、第１絶縁層３と、非晶質シリコン膜または多
結晶シリコン膜から成る活性層４と、第２絶縁層５と、
第２ゲート電極Ｇ２とを備えている点で図１（ａ）に示
す半導体装置１と同様であるが、活性層４における第１
ゲート電極Ｇ１および第２ゲート電極Ｇ２と対応する位
置の外側にＬＤＤ領域４１を備えている点で相違する。
ート外ＬＤＤ構造を採用したものであり、透光性ほうけ
い酸ガラスから成る基板２上に設けられた第１ゲート電
極Ｇ１と、第１絶縁層３と、非晶質シリコン膜または多
結晶シリコン膜から成る活性層４と、第２絶縁層５と、
第２ゲート電極Ｇ２とを備えている点で図１（ａ）に示
す半導体装置１と同様であるが、活性層４における第１
ゲート電極Ｇ１および第２ゲート電極Ｇ２と対応する位
置の外側にＬＤＤ領域４１を備えている点で相違する。
【００２１】いずれの半導体装置１であっても、第１絶
縁層３は、活性層４側から第１ゲート電極Ｇ１側に向け
て第１酸化シリコン膜３１、第１窒化シリコン膜３２の
順に設けられ、第２絶縁層５は、活性層４側から第２ゲ
ート電極Ｇ２側に向けて第２酸化シリコン膜５１、第２
窒化シリコン膜５２の順に設けられている。
縁層３は、活性層４側から第１ゲート電極Ｇ１側に向け
て第１酸化シリコン膜３１、第１窒化シリコン膜３２の
順に設けられ、第２絶縁層５は、活性層４側から第２ゲ
ート電極Ｇ２側に向けて第２酸化シリコン膜５１、第２
窒化シリコン膜５２の順に設けられている。
【００２２】このように、第１絶縁層３を介して設けら
れた第１ゲート電極Ｇ１と、第２絶縁層５を介して設け
られた第２ゲート電極Ｇ２とで活性層４が挟まれている
構造により、活性層４の第１ゲート電極Ｇ１側の内部に
は第１のキャリアチャネル層が形成され、活性層４の第
２ゲート電極Ｇ２側の内部には第２のキャリアチャネル
層が形成される。これにより、活性層４と第１絶縁層３
および第２絶縁層５との界面で発生するリーク電流や、
トンネルリーク電流の発生を低減できるようになり、２
つのキャリアチャネル層によって２倍以上の大きな駆動
電流を得ることが可能となる。
れた第１ゲート電極Ｇ１と、第２絶縁層５を介して設け
られた第２ゲート電極Ｇ２とで活性層４が挟まれている
構造により、活性層４の第１ゲート電極Ｇ１側の内部に
は第１のキャリアチャネル層が形成され、活性層４の第
２ゲート電極Ｇ２側の内部には第２のキャリアチャネル
層が形成される。これにより、活性層４と第１絶縁層３
および第２絶縁層５との界面で発生するリーク電流や、
トンネルリーク電流の発生を低減できるようになり、２
つのキャリアチャネル層によって２倍以上の大きな駆動
電流を得ることが可能となる。
【００２３】また、第１絶縁層３が第１酸化シリコン膜
３１、第１窒化シリコン膜３２で構成され、第２絶縁層
５が第２酸化シリコン膜５１、第２窒化シリコン膜５２
で構成されていることにより、層間応力の緩和や層間に
おけるダストの混入を低減できるとともに、第１窒化シ
リコン膜３２および第２窒化シリコン膜５２によって基
板２側または外部から活性層４へのアルカリ金属イオン
や金属不純物等の汚染浸入を防止できるようになる。
３１、第１窒化シリコン膜３２で構成され、第２絶縁層
５が第２酸化シリコン膜５１、第２窒化シリコン膜５２
で構成されていることにより、層間応力の緩和や層間に
おけるダストの混入を低減できるとともに、第１窒化シ
リコン膜３２および第２窒化シリコン膜５２によって基
板２側または外部から活性層４へのアルカリ金属イオン
や金属不純物等の汚染浸入を防止できるようになる。
【００２４】なお、第１絶縁層３および第２絶縁層５と
しては、上記のもの以外に次のような材質が考えられ
る。 （１）第１絶縁層３として酸化シリコン膜（単層）、第
２絶縁層５として酸化シリコン膜（単層）を用いる。 （２）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として酸
化シリコン膜（単層）を用いる。 （３）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜を用い
る。 （４）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜、窒化
シリコン膜を用いる。 （５）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として酸化シリコン膜（単層）を用いる。 （６）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜を用いる。 （７）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜、窒化シリコン膜を用いる。 （８）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒化
シリコン膜を用いる。 （９）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）、酸化シ
リコン膜、第２絶縁層５として活性層４側から酸化シリ
コン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）を用いる。 （１０）第１絶縁層３として第１ゲート電極Ｇ１側から
窒化シリコン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）、酸化
シリコン膜、第２絶縁層５として活性層４側から酸化シ
リコン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）、窒化シリコ
ン膜を用いる。その他、層間応力緩和および金属汚染防
止効果のある材質が適用可能である。
しては、上記のもの以外に次のような材質が考えられ
る。 （１）第１絶縁層３として酸化シリコン膜（単層）、第
２絶縁層５として酸化シリコン膜（単層）を用いる。 （２）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として酸
化シリコン膜（単層）を用いる。 （３）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜を用い
る。 （４）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜、窒化
シリコン膜を用いる。 （５）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として酸化シリコン膜（単層）を用いる。 （６）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜を用いる。 （７）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜、窒化シリコン膜を用いる。 （８）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒化
シリコン膜を用いる。 （９）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）、酸化シ
リコン膜、第２絶縁層５として活性層４側から酸化シリ
コン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）を用いる。 （１０）第１絶縁層３として第１ゲート電極Ｇ１側から
窒化シリコン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）、酸化
シリコン膜、第２絶縁層５として活性層４側から酸化シ
リコン膜、酸化タンタル膜（Ｔａ2 Ｏ5 ）、窒化シリコ
ン膜を用いる。その他、層間応力緩和および金属汚染防
止効果のある材質が適用可能である。
【００２５】次に、本発明の半導体装置１の製造方法を
図２〜図３の模式断面図に基づいて説明する。先ず、図
２（ａ）に示すように、透光性ほうけい酸ガラスから成
る基板２上にモリブデン／タンタル（Ｍｏ／Ｔａ）合金
を例えば３００ｎｍ程度の厚さでスパッタリングによっ
て形成し、これに対してフォトリソグラフィー処理を行
って第１ゲート電極Ｇ１を形成する。ここでＭｏ／Ｔａ
合金を用いるのは、低抵抗化と耐熱性向上を図るためで
ある。なお、薄膜応力集中緩和と耐圧向上のため、第１
ゲート電極Ｇ１の側辺には図中破線で示すようなテーパ
（垂直方向に対して１０〜３０℃）を設け断面視台形に
しておいた方が良い。
図２〜図３の模式断面図に基づいて説明する。先ず、図
２（ａ）に示すように、透光性ほうけい酸ガラスから成
る基板２上にモリブデン／タンタル（Ｍｏ／Ｔａ）合金
を例えば３００ｎｍ程度の厚さでスパッタリングによっ
て形成し、これに対してフォトリソグラフィー処理を行
って第１ゲート電極Ｇ１を形成する。ここでＭｏ／Ｔａ
合金を用いるのは、低抵抗化と耐熱性向上を図るためで
ある。なお、薄膜応力集中緩和と耐圧向上のため、第１
ゲート電極Ｇ１の側辺には図中破線で示すようなテーパ
（垂直方向に対して１０〜３０℃）を設け断面視台形に
しておいた方が良い。
【００２６】次に、図２（ｂ）に示すように、基板２上
の第１ゲート電極Ｇ１を覆う状態で基板２の全面に第１
窒化シリコン膜３２および第１酸化シリコン膜３１から
成る第１絶縁層３、非晶質シリコン膜４０、第２酸化シ
リコン膜５１および第２窒化シリコン膜５２から成る第
２絶縁層５を連続的に成膜する。
の第１ゲート電極Ｇ１を覆う状態で基板２の全面に第１
窒化シリコン膜３２および第１酸化シリコン膜３１から
成る第１絶縁層３、非晶質シリコン膜４０、第２酸化シ
リコン膜５１および第２窒化シリコン膜５２から成る第
２絶縁層５を連続的に成膜する。
【００２７】例えば、第１窒化シリコン膜３２および第
２窒化シリコン膜５２はＳｉＨ4 、ＮＨ3 、Ｎ2 を反応
ガスとして５０ｎｍ程度の厚さ成長させ、第１酸化シリ
コン膜３１および第２酸化シリコン膜５１はＳｉＨ4 、
Ｏ2 を反応ガスとして５０ｎｍ程度の厚さ成長させ、非
晶質シリコン膜４０はＳｉＨ4 を反応ガスとして５０ｎ
ｍ程度の厚さに成長させる。
２窒化シリコン膜５２はＳｉＨ4 、ＮＨ3 、Ｎ2 を反応
ガスとして５０ｎｍ程度の厚さ成長させ、第１酸化シリ
コン膜３１および第２酸化シリコン膜５１はＳｉＨ4 、
Ｏ2 を反応ガスとして５０ｎｍ程度の厚さ成長させ、非
晶質シリコン膜４０はＳｉＨ4 を反応ガスとして５０ｎ
ｍ程度の厚さに成長させる。
【００２８】これらの各膜は同じプラズマＣＶＤ装置の
チャンバ内で反応ガスを切り換えることによって連続的
に成長させる。連続成長では、チャンバ内を大気圧に開
放することなく各膜を連続して形成できるため、各膜の
間に汚染物質が混入するのを防止できるとともに、成膜
時における層間の応力を極力低減させることが可能とな
る。
チャンバ内で反応ガスを切り換えることによって連続的
に成長させる。連続成長では、チャンバ内を大気圧に開
放することなく各膜を連続して形成できるため、各膜の
間に汚染物質が混入するのを防止できるとともに、成膜
時における層間の応力を極力低減させることが可能とな
る。
【００２９】なお、第１酸化シリコン膜３１および第２
酸化シリコン膜５１の少なくとも一方を窒酸化シリコン
膜（ＳｉＯx Ｎy ）と酸化シリコン膜（ＳｉＯ2 ）とか
ら構成してもよい。すなわち、第１酸化シリコン膜３１
に窒酸化シリコン膜（ＳｉＯ x Ｎy ）と酸化シリコン膜
（ＳｉＯ2 ）とを用いる場合には、第１ゲート電極Ｇ１
の上に第１金属汚染防止膜となる窒化シリコン膜（Ｓｉ
Ｎx ）、次に第１層間応力緩衝膜となる窒酸化シリコン
膜（ＳｉＯx Ｎy ）、次に酸化シリコン膜（ＳｉＯ2 ）
を形成する。
酸化シリコン膜５１の少なくとも一方を窒酸化シリコン
膜（ＳｉＯx Ｎy ）と酸化シリコン膜（ＳｉＯ2 ）とか
ら構成してもよい。すなわち、第１酸化シリコン膜３１
に窒酸化シリコン膜（ＳｉＯ x Ｎy ）と酸化シリコン膜
（ＳｉＯ2 ）とを用いる場合には、第１ゲート電極Ｇ１
の上に第１金属汚染防止膜となる窒化シリコン膜（Ｓｉ
Ｎx ）、次に第１層間応力緩衝膜となる窒酸化シリコン
膜（ＳｉＯx Ｎy ）、次に酸化シリコン膜（ＳｉＯ2 ）
を形成する。
【００３０】また、第２酸化シリコン膜５１に窒酸化シ
リコン膜（ＳｉＯx Ｎy ）と酸化シリコン膜（Ｓｉ
Ｏ2 ）とを用いる場合には、非晶質シリコン層４０上に
第２層間応力緩衝膜となる酸化シリコン膜（Ｓｉ
Ｏ2 ）、次に窒酸化シリコン膜（ＳｉＯ x Ｎy ）、次に
第２金属汚染防止膜となる窒化シリコン膜（ＳｉＮx ）
を構成する。
リコン膜（ＳｉＯx Ｎy ）と酸化シリコン膜（Ｓｉ
Ｏ2 ）とを用いる場合には、非晶質シリコン層４０上に
第２層間応力緩衝膜となる酸化シリコン膜（Ｓｉ
Ｏ2 ）、次に窒酸化シリコン膜（ＳｉＯ x Ｎy ）、次に
第２金属汚染防止膜となる窒化シリコン膜（ＳｉＮx ）
を構成する。
【００３１】このような構造を形成する場合であっても
プラズマＣＶＤ装置のチャンバ内へ導入する反応ガスを
連続的に切り換えることによって容易に連続成長させる
ことが可能となる。これにより、さらなる層間応力の緩
和を図ることができる。
プラズマＣＶＤ装置のチャンバ内へ導入する反応ガスを
連続的に切り換えることによって容易に連続成長させる
ことが可能となる。これにより、さらなる層間応力の緩
和を図ることができる。
【００３２】また、第１絶縁層３および第２絶縁層５と
して、酸化タンタル膜および層間応力緩衝膜となる酸化
シリコン膜を用いることで、ＭＯＳトランジスタの特性
向上のための微細化、薄膜化を進めることができるとと
もに、直接トンネリングによるリーク電流が支配的とな
るところのゲート絶縁膜厚（４ｎｍ）に到達できること
になる。なお、ゲート絶縁膜厚を４ｎｍ以上に保ちなが
ら酸化シリコン膜換算膜厚を薄くするため、比誘電率の
高いＴａ2 Ｏ5 膜を使用することも考えられる。
して、酸化タンタル膜および層間応力緩衝膜となる酸化
シリコン膜を用いることで、ＭＯＳトランジスタの特性
向上のための微細化、薄膜化を進めることができるとと
もに、直接トンネリングによるリーク電流が支配的とな
るところのゲート絶縁膜厚（４ｎｍ）に到達できること
になる。なお、ゲート絶縁膜厚を４ｎｍ以上に保ちなが
ら酸化シリコン膜換算膜厚を薄くするため、比誘電率の
高いＴａ2 Ｏ5 膜を使用することも考えられる。
【００３３】第１絶縁層３および第２絶縁層５として酸
化タンタル膜を含む構造とする場合には、先ず、モリブ
デン／タンタル（Ｍｏ／Ｔａ）合金から成る第１ゲート
電極Ｇ１を覆う状態で第１金属汚染防止膜となる窒化シ
リコン膜（ＳｉＮx ）を約１００ｎｍ厚形成し、その上
に酸化タンタル膜（Ｔａ2 Ｏ5 ）を約１００ｎｍ厚形成
し、その上に第１層間応力緩衝膜となる酸化シリコン膜
（ＳｉＯ2 ）を約５０ｎｍ厚形成する。
化タンタル膜を含む構造とする場合には、先ず、モリブ
デン／タンタル（Ｍｏ／Ｔａ）合金から成る第１ゲート
電極Ｇ１を覆う状態で第１金属汚染防止膜となる窒化シ
リコン膜（ＳｉＮx ）を約１００ｎｍ厚形成し、その上
に酸化タンタル膜（Ｔａ2 Ｏ5 ）を約１００ｎｍ厚形成
し、その上に第１層間応力緩衝膜となる酸化シリコン膜
（ＳｉＯ2 ）を約５０ｎｍ厚形成する。
【００３４】次いで、この第１層間応力緩衝膜となる酸
化シリコン膜上に非晶質シリコン層４０を約５０ｎｍ厚
形成し、この非晶質シリコン膜４０にレーザ光を照射し
て多結晶シリコン膜から成る活性層４への結晶化を行
う。レーザ光としては、例えばＸｅＣｌから成る波長３
０８ｎｍのエキシマレーザ光を使用し、約２５０〜３０
０ｍＪ／ｃｍ2 の照射量で結晶化を行う。
化シリコン膜上に非晶質シリコン層４０を約５０ｎｍ厚
形成し、この非晶質シリコン膜４０にレーザ光を照射し
て多結晶シリコン膜から成る活性層４への結晶化を行
う。レーザ光としては、例えばＸｅＣｌから成る波長３
０８ｎｍのエキシマレーザ光を使用し、約２５０〜３０
０ｍＪ／ｃｍ2 の照射量で結晶化を行う。
【００３５】なお、レーザ光の照射方法としては、最初
は溶融エネルギーよりも低いエネルギーで照射を行い、
非晶質シリコン膜４０内の水素を追い出してから、溶融
エネルギーよりも高いエネルギーで照射を行って溶融固
化させる。この水素の追い出しを行う際、ゲート領域と
なる部分以外に第２絶縁層５が設けられていないことか
ら、ここから充分な脱水素を行うことが可能となる。さ
らに、上記の照射方法によって脱水素と多結晶シリコン
膜への結晶化およびソース、ドレイン、ＬＤＤ領域を含
む燐（Ｐ）イオンの活性化とを同時に行うことができ生
産性の向上にも寄与することになる。
は溶融エネルギーよりも低いエネルギーで照射を行い、
非晶質シリコン膜４０内の水素を追い出してから、溶融
エネルギーよりも高いエネルギーで照射を行って溶融固
化させる。この水素の追い出しを行う際、ゲート領域と
なる部分以外に第２絶縁層５が設けられていないことか
ら、ここから充分な脱水素を行うことが可能となる。さ
らに、上記の照射方法によって脱水素と多結晶シリコン
膜への結晶化およびソース、ドレイン、ＬＤＤ領域を含
む燐（Ｐ）イオンの活性化とを同時に行うことができ生
産性の向上にも寄与することになる。
【００３６】その後、非晶質シリコン膜が結晶化して成
る活性層４の上に第２層間応力緩衝膜となる酸化シリコ
ン膜（ＳｉＯ2 ）を約５０ｎｍ厚形成し、その上に第２
金属汚染防止膜となる窒化シリコン膜（ＳｉＮx ）を約
１００ｎｍ厚形成する。各膜はプラズマＣＶＤにより成
膜する。この際、窒化シリコン膜（ＳｉＮx ）はＳｉＮ
4 、ＮＨ3 、Ｎ2 を反応ガスとし、Ｔａ2 Ｏ5 はＴａ
（ＯＣ2 Ｈ5 ）5 、Ｏ2を反応ガスとし、ＳｉＯ2 はＳ
ｉＨ4 、Ｏ2 を反応ガスとし、非晶質シリコン膜５’は
ＳｉＨ4 を反応ガスとする。
る活性層４の上に第２層間応力緩衝膜となる酸化シリコ
ン膜（ＳｉＯ2 ）を約５０ｎｍ厚形成し、その上に第２
金属汚染防止膜となる窒化シリコン膜（ＳｉＮx ）を約
１００ｎｍ厚形成する。各膜はプラズマＣＶＤにより成
膜する。この際、窒化シリコン膜（ＳｉＮx ）はＳｉＮ
4 、ＮＨ3 、Ｎ2 を反応ガスとし、Ｔａ2 Ｏ5 はＴａ
（ＯＣ2 Ｈ5 ）5 、Ｏ2を反応ガスとし、ＳｉＯ2 はＳ
ｉＨ4 、Ｏ2 を反応ガスとし、非晶質シリコン膜５’は
ＳｉＨ4 を反応ガスとする。
【００３７】また、他の構造としては、先ず絶縁基板２
上に第１金属汚染防止層である窒化シリコン膜（ＳｉＮ
x ）を約２００ｎｍ厚形成し、モリブデン／タンタル
（Ｍｏ／Ｔａ）合金から成る第１ゲート電極Ｇ１をスパ
ッタリングによって形成し（３００ｎｍ厚）、その第１
ゲート電極Ｇ１をドライエッチングする。その後、Ｍｏ
／Ｔａ合金の陽極酸化（クエン酸０．５〜１．０％、１
００（Ｖ）１時間）を行って酸化タンタル膜（Ｔａ2 Ｏ
5 ）を約１００ｎｍ厚形成する。
上に第１金属汚染防止層である窒化シリコン膜（ＳｉＮ
x ）を約２００ｎｍ厚形成し、モリブデン／タンタル
（Ｍｏ／Ｔａ）合金から成る第１ゲート電極Ｇ１をスパ
ッタリングによって形成し（３００ｎｍ厚）、その第１
ゲート電極Ｇ１をドライエッチングする。その後、Ｍｏ
／Ｔａ合金の陽極酸化（クエン酸０．５〜１．０％、１
００（Ｖ）１時間）を行って酸化タンタル膜（Ｔａ2 Ｏ
5 ）を約１００ｎｍ厚形成する。
【００３８】次いで、その酸化タンタル膜を覆う状態
に、第１層間応力緩衝層となる酸化シリコン膜（ＳｉＯ
2 ）を約５０ｎｍ厚、その上に非晶質シリコン層４０を
約５０ｎｍ厚形成し、この非晶質シリコン膜４０に先と
同様な方法（照射方法によって）レーザ光を照射して多
結晶シリコン膜から成る活性層４への結晶化を行う。
に、第１層間応力緩衝層となる酸化シリコン膜（ＳｉＯ
2 ）を約５０ｎｍ厚、その上に非晶質シリコン層４０を
約５０ｎｍ厚形成し、この非晶質シリコン膜４０に先と
同様な方法（照射方法によって）レーザ光を照射して多
結晶シリコン膜から成る活性層４への結晶化を行う。
【００３９】そして、この活性層４の上に第２層間応力
緩衝膜となる酸化シリコン膜（ＳｉＯ2 ）を約５０ｎｍ
厚形成する。各膜は各々プラズマＣＶＤによって成膜す
る。なお、プラズマＣＶＤによって形成する各膜の反応
ガスは上記の例と同様である。
緩衝膜となる酸化シリコン膜（ＳｉＯ2 ）を約５０ｎｍ
厚形成する。各膜は各々プラズマＣＶＤによって成膜す
る。なお、プラズマＣＶＤによって形成する各膜の反応
ガスは上記の例と同様である。
【００４０】次に、図２（ｃ）に示すように、イオンド
ーピングストッパー用のレジストＲ１を形成してＬＤＤ
領域４１（図１（ａ）参照）のための低ドーズ量の燐
（Ｐ）イオンをドーピングする。このイオンドーピング
を行うにあたり、レジストＲ１を第１ゲート電極Ｇ１の
幅よりもわずかに狭く残すフォトリソグラフィーを行
い、この幅を残すように第２窒化シリコン膜５２および
第２酸化シリコン膜５１をエッチングしておく。前者は
ＣＦ4 等を用いたドライエッチング、後者はＨＦ系での
ウエットエッチングを行う。
ーピングストッパー用のレジストＲ１を形成してＬＤＤ
領域４１（図１（ａ）参照）のための低ドーズ量の燐
（Ｐ）イオンをドーピングする。このイオンドーピング
を行うにあたり、レジストＲ１を第１ゲート電極Ｇ１の
幅よりもわずかに狭く残すフォトリソグラフィーを行
い、この幅を残すように第２窒化シリコン膜５２および
第２酸化シリコン膜５１をエッチングしておく。前者は
ＣＦ4 等を用いたドライエッチング、後者はＨＦ系での
ウエットエッチングを行う。
【００４１】この際のレジストＲ１のフォトリソグラフ
ィーでは、レジストＲ１を全面に厚さ３００ｎｍ程度被
着した状態で基板２の裏面側から第１ゲート電極Ｇ１を
マスクとしたオーバ露光を行う。レジストＲ１の露光部
分を除去することで第１ゲート電極Ｇ１の幅よりもわず
かに狭い幅のレジストＲ１を残すことができるようにな
る。そして、この幅のレジストＲ１、第２窒化シリコン
膜５２および第２酸化シリコン膜５１をマスクとして、
例えば１０12〜１０13ｃｍ-2程度の低ドーズ量の燐
（Ｐ）イオンをドーピングする。
ィーでは、レジストＲ１を全面に厚さ３００ｎｍ程度被
着した状態で基板２の裏面側から第１ゲート電極Ｇ１を
マスクとしたオーバ露光を行う。レジストＲ１の露光部
分を除去することで第１ゲート電極Ｇ１の幅よりもわず
かに狭い幅のレジストＲ１を残すことができるようにな
る。そして、この幅のレジストＲ１、第２窒化シリコン
膜５２および第２酸化シリコン膜５１をマスクとして、
例えば１０12〜１０13ｃｍ-2程度の低ドーズ量の燐
（Ｐ）イオンをドーピングする。
【００４２】次に、図３（ａ）に示すように、レジスト
Ｒ１、第２窒化シリコン膜５２および第２酸化シリコン
膜５１を覆う状態でレジストＲ２を形成し、これをマス
クとして高ドーズ量の燐（Ｐ）イオンをドーピングして
ソース領域およびドレイン領域を形成する。
Ｒ１、第２窒化シリコン膜５２および第２酸化シリコン
膜５１を覆う状態でレジストＲ２を形成し、これをマス
クとして高ドーズ量の燐（Ｐ）イオンをドーピングして
ソース領域およびドレイン領域を形成する。
【００４３】このレジストＲ２を形成するには、レジス
トＲ２を全面に厚さ３００ｎｍ程度被着した状態で基板
２の裏面側から第１ゲート電極Ｇ１をマスクとしたジャ
スト露光を行う。そして、このレジストＲ２をマスクと
して１０14〜１０15ｃｍ-2のドーズ量で燐（Ｐ）イオン
をドーピングする。これによって、高濃度燐イオンのド
ーピングされた非晶質シリコン膜４０の部分がソース領
域およびドレイン領域となる。
トＲ２を全面に厚さ３００ｎｍ程度被着した状態で基板
２の裏面側から第１ゲート電極Ｇ１をマスクとしたジャ
スト露光を行う。そして、このレジストＲ２をマスクと
して１０14〜１０15ｃｍ-2のドーズ量で燐（Ｐ）イオン
をドーピングする。これによって、高濃度燐イオンのド
ーピングされた非晶質シリコン膜４０の部分がソース領
域およびドレイン領域となる。
【００４４】なお、このドーピングにおいてレジストＲ
１とレジストＲ２との差となるＬの部分が低濃度燐
（Ｐ）イオンのドーピング領域として残るため、このＬ
の大きさによってＬＤＤ領域４１の大きさが決まること
になる。
１とレジストＲ２との差となるＬの部分が低濃度燐
（Ｐ）イオンのドーピング領域として残るため、このＬ
の大きさによってＬＤＤ領域４１の大きさが決まること
になる。
【００４５】高ドーズ量での燐（Ｐ）イオンドーピング
が終了した後はレジストＲ１、Ｒ２を剥離する。剥離す
るには、例えばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１から成る
溶液を用いてレジスト残りがないよう十分に除去洗浄す
る。
が終了した後はレジストＲ１、Ｒ２を剥離する。剥離す
るには、例えばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１から成る
溶液を用いてレジスト残りがないよう十分に除去洗浄す
る。
【００４６】次に、露出した第２絶縁層５を介して非晶
質シリコン膜４０に図３（ｂ）に示すようなレーザ光を
照射して多結晶シリコン膜から成る活性層４への結晶化
を行う。レーザ光としては、例えばＸｅＣｌから成る波
長３０８ｎｍのエキシマレーザ光を使用し、約２５０〜
３００ｍＪ／ｃｍ2 の照射量で結晶化を行う。
質シリコン膜４０に図３（ｂ）に示すようなレーザ光を
照射して多結晶シリコン膜から成る活性層４への結晶化
を行う。レーザ光としては、例えばＸｅＣｌから成る波
長３０８ｎｍのエキシマレーザ光を使用し、約２５０〜
３００ｍＪ／ｃｍ2 の照射量で結晶化を行う。
【００４７】なお、レーザ光の照射方法としては、先に
説明したと同様、最初は溶融エネルギーよりも低いエネ
ルギーで照射を行い、非晶質シリコン膜４０内の水素を
追い出してから、溶融エネルギーよりも高いエネルギー
で照射を行って溶融固化させる。この水素の追い出しを
行う際、ゲート領域となる部分以外に第２絶縁層５が設
けられていないことから、ここから充分な脱水素を行う
ことが可能となる。さらに、上記の照射方法によって脱
水素と多結晶シリコン膜への結晶化およびソース、ドレ
イン、ＬＤＤ領域を含む燐（Ｐ）イオンの活性化とを同
時に行うことができ生産性の向上にも寄与することにな
る。
説明したと同様、最初は溶融エネルギーよりも低いエネ
ルギーで照射を行い、非晶質シリコン膜４０内の水素を
追い出してから、溶融エネルギーよりも高いエネルギー
で照射を行って溶融固化させる。この水素の追い出しを
行う際、ゲート領域となる部分以外に第２絶縁層５が設
けられていないことから、ここから充分な脱水素を行う
ことが可能となる。さらに、上記の照射方法によって脱
水素と多結晶シリコン膜への結晶化およびソース、ドレ
イン、ＬＤＤ領域を含む燐（Ｐ）イオンの活性化とを同
時に行うことができ生産性の向上にも寄与することにな
る。
【００４８】次に、図３（ｃ）に示すように、結晶化の
成された活性層４の上にＰＳＧ６１（Phospho-Silicate
Glassの略で、燐を含んだ酸化シリコン膜のこと）を被
着し、その上に窒化シリコン膜６２を常圧ＣＶＤ法また
はプラズマＣＶＤ法によって被着する。例えば、ＰＳＧ
６１は、ＳｉＨ4 、ＰＨ3 、Ｏ2 から成る反応ガスを用
いて３００ｎｍ程度の厚さで成長させる。なお、このＰ
ＳＧ６１内の燐濃度は数重量％である。また、窒化シリ
コン膜６２は、ＳｉＨ4 、ＮＨ3 、Ｎ2 を反応ガスとし
て２００ｎｍ程度の厚さで成長させる。
成された活性層４の上にＰＳＧ６１（Phospho-Silicate
Glassの略で、燐を含んだ酸化シリコン膜のこと）を被
着し、その上に窒化シリコン膜６２を常圧ＣＶＤ法また
はプラズマＣＶＤ法によって被着する。例えば、ＰＳＧ
６１は、ＳｉＨ4 、ＰＨ3 、Ｏ2 から成る反応ガスを用
いて３００ｎｍ程度の厚さで成長させる。なお、このＰ
ＳＧ６１内の燐濃度は数重量％である。また、窒化シリ
コン膜６２は、ＳｉＨ4 、ＮＨ3 、Ｎ2 を反応ガスとし
て２００ｎｍ程度の厚さで成長させる。
【００４９】そして、ＰＳＧ６１および窒化シリコン膜
６２を被着した状態で水素化アニール処理を行う。水素
化アニール処理は例えば４００℃３〜４時間の熱処理を
フォーミングガス中で行う。活性層４である多結晶シリ
コン層の粒界には多くのシリコンダングリングボンドが
存在しており、キャリアの生成再結合センタとして働い
てリーク電流を発生させる。この水素化アニール処理に
よってシリコンダングリングボンドをカットし、電子お
よび正孔の電界効果移動度を改善し、リーク電流の発生
を抑制できることになる。
６２を被着した状態で水素化アニール処理を行う。水素
化アニール処理は例えば４００℃３〜４時間の熱処理を
フォーミングガス中で行う。活性層４である多結晶シリ
コン層の粒界には多くのシリコンダングリングボンドが
存在しており、キャリアの生成再結合センタとして働い
てリーク電流を発生させる。この水素化アニール処理に
よってシリコンダングリングボンドをカットし、電子お
よび正孔の電界効果移動度を改善し、リーク電流の発生
を抑制できることになる。
【００５０】このＰＳＧ６１および窒化シリコン膜６２
を被着した状態での水素化アニール処理では、ＰＳＧ６
１の吸湿性を利用して発生した水素を活性層４内に入り
込ませ、熱処理によってシリコンダングリングボンドを
カットする。なお、ＰＳＧ６１の上に窒化シリコン膜６
２を被着するのは、窒化シリコン膜６２で水素を封じ込
め水素アニール効果を高めるためである。つまり、窒化
シリコン膜６２は水素を通さないのでキャップ膜として
使用できる。
を被着した状態での水素化アニール処理では、ＰＳＧ６
１の吸湿性を利用して発生した水素を活性層４内に入り
込ませ、熱処理によってシリコンダングリングボンドを
カットする。なお、ＰＳＧ６１の上に窒化シリコン膜６
２を被着するのは、窒化シリコン膜６２で水素を封じ込
め水素アニール効果を高めるためである。つまり、窒化
シリコン膜６２は水素を通さないのでキャップ膜として
使用できる。
【００５１】また、水素化アニール処理は、上記ＰＳＧ
６１および窒化シリコン膜６２を被着した状態で行うも
のと、ＰＳＧ６１および窒化シリコン膜６２を被着する
代わりに図３（ｂ）に示すレーザ光照射を行った後、水
素プラズマ処理を行い、窒化シリコン膜を被着した状態
で熱処理を行うようにしてもよい。この場合にも、窒化
シリコン膜をキャップ膜として使用するのがポイントで
ある。
６１および窒化シリコン膜６２を被着した状態で行うも
のと、ＰＳＧ６１および窒化シリコン膜６２を被着する
代わりに図３（ｂ）に示すレーザ光照射を行った後、水
素プラズマ処理を行い、窒化シリコン膜を被着した状態
で熱処理を行うようにしてもよい。この場合にも、窒化
シリコン膜をキャップ膜として使用するのがポイントで
ある。
【００５２】水素化アニール処理が終了した後は、図３
（ｃ）中破線で示すように、第２ゲート電極Ｇ２、ソー
ス電極Ｓおよびドレイン電極Ｄの形成を行う。第２ゲー
ト電極Ｇ２、ソース電極Ｓおよびドレイン電極Ｄを形成
するには、各々の位置と対応する窒化シリコン膜６２お
よびＰＳＧ６１に窓開け（前者はＣＦ4 によるドライエ
ッチング、後者はＨＦ：ＮＨ4 Ｆによるウエットエッチ
ング）を行い、そこに例えばＳｉ（１％）入りのアルミ
ニウム（Ａｌ）をスパッタリングによって６００ｎｍ程
度の厚さで被着し、各電極形成のために、燐酸系エッチ
ング液でアルミニウムエッチングを行い、その後４００
℃１時間程度のアルミニウムシンター処理を行う。
（ｃ）中破線で示すように、第２ゲート電極Ｇ２、ソー
ス電極Ｓおよびドレイン電極Ｄの形成を行う。第２ゲー
ト電極Ｇ２、ソース電極Ｓおよびドレイン電極Ｄを形成
するには、各々の位置と対応する窒化シリコン膜６２お
よびＰＳＧ６１に窓開け（前者はＣＦ4 によるドライエ
ッチング、後者はＨＦ：ＮＨ4 Ｆによるウエットエッチ
ング）を行い、そこに例えばＳｉ（１％）入りのアルミ
ニウム（Ａｌ）をスパッタリングによって６００ｎｍ程
度の厚さで被着し、各電極形成のために、燐酸系エッチ
ング液でアルミニウムエッチングを行い、その後４００
℃１時間程度のアルミニウムシンター処理を行う。
【００５３】以上の処理によって、図１（ａ）に示すよ
うな半導体装置１が完成する。なお、図１（ｂ）に示す
ような第１ゲート電極Ｇ１の外側にＬＤＤ領域４１が設
けられた半導体装置１を製造するには、図２（ｃ）に示
すレジストＲ１を形成する際、基板２裏面からの露光を
第１ゲート電極Ｇ１の幅に対してジャスト露光を行うよ
うにすれば容易に製造できることになる。
うな半導体装置１が完成する。なお、図１（ｂ）に示す
ような第１ゲート電極Ｇ１の外側にＬＤＤ領域４１が設
けられた半導体装置１を製造するには、図２（ｃ）に示
すレジストＲ１を形成する際、基板２裏面からの露光を
第１ゲート電極Ｇ１の幅に対してジャスト露光を行うよ
うにすれば容易に製造できることになる。
【００５４】次に、第１実施形態における半導体装置１
の他の例を説明する。この半導体装置１は、図１に示す
半導体装置１の第２ゲート電極Ｇ２が２分割されている
点に特徴がある。図３は、この半導体装置１の製造方法
を説明する模式断面図である。
の他の例を説明する。この半導体装置１は、図１に示す
半導体装置１の第２ゲート電極Ｇ２が２分割されている
点に特徴がある。図３は、この半導体装置１の製造方法
を説明する模式断面図である。
【００５５】先ず、図４（ａ）に示すように、第２絶縁
層５を介して非晶質シリコン膜４０にレーザ光を照射し
て多結晶シリコン膜から成る活性層４への結晶化を行
う。レーザ光としては、例えばＸｅＣｌから成る波長３
０８ｎｍのエキシマレーザ光を使用し、約２５０〜３０
０ｍＪ／ｃｍ2 の照射量で結晶化を行う。
層５を介して非晶質シリコン膜４０にレーザ光を照射し
て多結晶シリコン膜から成る活性層４への結晶化を行
う。レーザ光としては、例えばＸｅＣｌから成る波長３
０８ｎｍのエキシマレーザ光を使用し、約２５０〜３０
０ｍＪ／ｃｍ2 の照射量で結晶化を行う。
【００５６】次に、図４（ｂ）に示すように、第２絶縁
層５（図４（ａ）参照）および活性層４を分割して新た
な第２絶縁層５と第３絶縁層５’とを形成し、その後Ｐ
ＳＧ６１および窒化シリコン膜６２を被着する処理を行
う。第２絶縁層５における第２窒化シリコン膜５２はＣ
Ｆ4 によるドライエッチング、第２酸化シリコン膜５１
はＣＣｌ4 によるドライエッチング、多結晶シリコン膜
から成る活性層４はＣＦ4 によるドライエッチングによ
って除去する。なお、分割は後述するソース電極Ｓとド
レイン電極Ｄとの略中央を結ぶ線を境に沿って行う。
層５（図４（ａ）参照）および活性層４を分割して新た
な第２絶縁層５と第３絶縁層５’とを形成し、その後Ｐ
ＳＧ６１および窒化シリコン膜６２を被着する処理を行
う。第２絶縁層５における第２窒化シリコン膜５２はＣ
Ｆ4 によるドライエッチング、第２酸化シリコン膜５１
はＣＣｌ4 によるドライエッチング、多結晶シリコン膜
から成る活性層４はＣＦ4 によるドライエッチングによ
って除去する。なお、分割は後述するソース電極Ｓとド
レイン電極Ｄとの略中央を結ぶ線を境に沿って行う。
【００５７】次いで、ＰＳＧ６１および窒化シリコン膜
６２を被着した状態で先に説明したと同様な水素化アニ
ール処理を行い、その後、図４（ｃ）に示すように第２
絶縁層５上に第２ゲート電極Ｇ２、第３絶縁層５’上に
第３ゲート電極Ｇ３を形成する。これにより、活性層４
の下方には第１ゲート電極Ｇ１が、上方には第２ゲート
電極Ｇ２および第３ゲート電極Ｇ３が形成される状態と
なる。
６２を被着した状態で先に説明したと同様な水素化アニ
ール処理を行い、その後、図４（ｃ）に示すように第２
絶縁層５上に第２ゲート電極Ｇ２、第３絶縁層５’上に
第３ゲート電極Ｇ３を形成する。これにより、活性層４
の下方には第１ゲート電極Ｇ１が、上方には第２ゲート
電極Ｇ２および第３ゲート電極Ｇ３が形成される状態と
なる。
【００５８】図５は電極の状態を説明する模式図で、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線矢視断面
図である。つまり、第２ゲート電極Ｇ２および第３ゲー
ト電極Ｇ３は、ソース電極Ｓとドレイン電極Ｄとの略中
央を結ぶ線を境にして形成されている。このような分割
構造により水素化アニール処理の効果を高めてＴＦＴ特
性を向上させることができる。そしてこの半導体装置１
は第１ゲート電極Ｇ１と第２ゲート電極Ｇ２および第３
ゲート電極Ｇ３の全てからの電圧印加いわゆるトリプル
ゲート構造を形成しており、第１ゲート電極Ｇ１側の活
性層４内部、第２ゲート電極Ｇ２側の活性層４内部、第
３ゲート電極Ｇ３側の活性層４内部に３つのチャネルキ
ャリア層が形成され、３つのチャネルキャリア動作によ
り、ゲート電極が１つの場合と比べて３倍以上の大きな
駆動電流を得ることができる。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線矢視断面
図である。つまり、第２ゲート電極Ｇ２および第３ゲー
ト電極Ｇ３は、ソース電極Ｓとドレイン電極Ｄとの略中
央を結ぶ線を境にして形成されている。このような分割
構造により水素化アニール処理の効果を高めてＴＦＴ特
性を向上させることができる。そしてこの半導体装置１
は第１ゲート電極Ｇ１と第２ゲート電極Ｇ２および第３
ゲート電極Ｇ３の全てからの電圧印加いわゆるトリプル
ゲート構造を形成しており、第１ゲート電極Ｇ１側の活
性層４内部、第２ゲート電極Ｇ２側の活性層４内部、第
３ゲート電極Ｇ３側の活性層４内部に３つのチャネルキ
ャリア層が形成され、３つのチャネルキャリア動作によ
り、ゲート電極が１つの場合と比べて３倍以上の大きな
駆動電流を得ることができる。
【００５９】また、もしも第２ゲート電極Ｇ２または第
３ゲート電極Ｇ３の一方に不良があっても他方を用いて
動作させることができるようになる。これによって、半
導体装置１の特性歩留りを大幅に向上させることが可能
となる。
３ゲート電極Ｇ３の一方に不良があっても他方を用いて
動作させることができるようになる。これによって、半
導体装置１の特性歩留りを大幅に向上させることが可能
となる。
【００６０】なお、第１実施形態では、主として透光性
ほうけい酸ガラスから成る基板２を用いた低温処理によ
る半導体装置１の製造方法を説明したが、基板２として
石英ガラスを用いた高温処理で半導体装置１を製造して
もよい。この場合には、図１に示す第１ゲート電極Ｇ１
および第２ゲート電極Ｇ２を高濃度ｎ+ 多結晶シリコン
膜で形成（約３００ｎｍ厚、５０〜１００Ω／□）す
る。
ほうけい酸ガラスから成る基板２を用いた低温処理によ
る半導体装置１の製造方法を説明したが、基板２として
石英ガラスを用いた高温処理で半導体装置１を製造して
もよい。この場合には、図１に示す第１ゲート電極Ｇ１
および第２ゲート電極Ｇ２を高濃度ｎ+ 多結晶シリコン
膜で形成（約３００ｎｍ厚、５０〜１００Ω／□）す
る。
【００６１】この半導体装置１では、石英ガラスから成
る基板２の裏面からの反射光が多結晶シリコン膜から成
る第１ゲート電極Ｇ１や第２ゲート電極Ｇ２に入射し
て、この中で反射光の一部、特に短波長の青色光を吸収
し、電子−正孔対が生成されることになるが、第１ゲー
ト電極Ｇ１や第２ゲート電極Ｇ２には、半導体装置１を
動作させるための所定電圧が常に印加されているので、
この反射光による悪影響は生じないことになる。
る基板２の裏面からの反射光が多結晶シリコン膜から成
る第１ゲート電極Ｇ１や第２ゲート電極Ｇ２に入射し
て、この中で反射光の一部、特に短波長の青色光を吸収
し、電子−正孔対が生成されることになるが、第１ゲー
ト電極Ｇ１や第２ゲート電極Ｇ２には、半導体装置１を
動作させるための所定電圧が常に印加されているので、
この反射光による悪影響は生じないことになる。
【００６２】また、半導体装置１がＯＦＦの時に活性層
４に反射光が入射して電子−正孔対が生成されても、第
１ゲート電極Ｇ１および第２ゲート電極Ｇ２に印加され
ている負電位によって第１絶縁層３および第２絶縁層５
の界面近くに正孔蓄積層が形成されているため、対生成
した電子が再結合され、正孔は蓄積されてドレイン−ソ
ース間のリーク電流は流れないことになる。
４に反射光が入射して電子−正孔対が生成されても、第
１ゲート電極Ｇ１および第２ゲート電極Ｇ２に印加され
ている負電位によって第１絶縁層３および第２絶縁層５
の界面近くに正孔蓄積層が形成されているため、対生成
した電子が再結合され、正孔は蓄積されてドレイン−ソ
ース間のリーク電流は流れないことになる。
【００６３】ところで、第１絶縁層３と第２絶縁層５の
膜厚、膜質が必ずしも同じではないので、第１ゲート電
極Ｇ１に印加する電圧と、第２ゲート電極Ｇ２に印加す
る電圧とは同じではない。もし、第１ゲート電極Ｇ１側
の活性層４内部に形成されるキャリアチャネル層のＴＦ
Ｔ特性と、第２ゲート電極Ｇ２側の活性層４内部に形成
されるキャリアチャネル層のＴＦＴ特性とを同じにする
場合には、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２と
の各々に印加する電圧を、第１絶縁層３と第２絶縁層５
の膜厚、膜質の相関によって調整する必要がある。
膜厚、膜質が必ずしも同じではないので、第１ゲート電
極Ｇ１に印加する電圧と、第２ゲート電極Ｇ２に印加す
る電圧とは同じではない。もし、第１ゲート電極Ｇ１側
の活性層４内部に形成されるキャリアチャネル層のＴＦ
Ｔ特性と、第２ゲート電極Ｇ２側の活性層４内部に形成
されるキャリアチャネル層のＴＦＴ特性とを同じにする
場合には、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２と
の各々に印加する電圧を、第１絶縁層３と第２絶縁層５
の膜厚、膜質の相関によって調整する必要がある。
【００６４】また、本発明の半導体装置１を液晶表示装
置に使用する場合には、ガラス基板からのアルカリ金属
イオン阻止のために、第１絶縁層３の第１窒化シリコン
膜３２の厚さを第２絶縁層５の第２窒化シリコン膜５２
の厚さより厚くし、第１ゲート電極Ｇ１を０電位または
負電位に固定する。この場合には、第１ゲート電極Ｇ１
側の活性層４内部に形成されるキャリアチャネル層を制
御する第１ゲート電位が、実質的に第２ゲート電位より
も低くなることがある。
置に使用する場合には、ガラス基板からのアルカリ金属
イオン阻止のために、第１絶縁層３の第１窒化シリコン
膜３２の厚さを第２絶縁層５の第２窒化シリコン膜５２
の厚さより厚くし、第１ゲート電極Ｇ１を０電位または
負電位に固定する。この場合には、第１ゲート電極Ｇ１
側の活性層４内部に形成されるキャリアチャネル層を制
御する第１ゲート電位が、実質的に第２ゲート電位より
も低くなることがある。
【００６５】さらに、第２ゲート電極Ｇ２に正電圧を印
加して十分なドレイン電流の確保を妨げない程度に第１
ゲート電極Ｇ１へ単独で常に電流ＯＦＦとなる負電圧を
印加しておくことにより、第１ゲート電極Ｇ１の第１絶
縁層３界面近くに常に正孔蓄積層が形成され、第１ゲー
ト電極Ｇ１の第１絶縁層３界面でのリーク電流が流れな
い状態となる。特に、この状態では、通常のゲート電極
が１つの場合よりも低い電圧（第２ゲート電極Ｇ２での
印加電圧）で高い応答性のドレイン電流と低いリーク電
流、つまり高レスポンスのスイッチング特性と低消費電
力のＴＦＴ特性とを得ることができるようになる。
加して十分なドレイン電流の確保を妨げない程度に第１
ゲート電極Ｇ１へ単独で常に電流ＯＦＦとなる負電圧を
印加しておくことにより、第１ゲート電極Ｇ１の第１絶
縁層３界面近くに常に正孔蓄積層が形成され、第１ゲー
ト電極Ｇ１の第１絶縁層３界面でのリーク電流が流れな
い状態となる。特に、この状態では、通常のゲート電極
が１つの場合よりも低い電圧（第２ゲート電極Ｇ２での
印加電圧）で高い応答性のドレイン電流と低いリーク電
流、つまり高レスポンスのスイッチング特性と低消費電
力のＴＦＴ特性とを得ることができるようになる。
【００６６】なお、上記の例では、真性半導体の非晶質
シリコン膜または多結晶シリコン膜をベースとして、燐
イオンのドーピングによりｎＭＯＳ型ＴＦＴから成る半
導体装置１を製造する場合を説明したが、ボロンイオン
のドーピングによりｐＭＯＳ型ＴＦＴから成る半導体装
置１を製造することも可能である。
シリコン膜または多結晶シリコン膜をベースとして、燐
イオンのドーピングによりｎＭＯＳ型ＴＦＴから成る半
導体装置１を製造する場合を説明したが、ボロンイオン
のドーピングによりｐＭＯＳ型ＴＦＴから成る半導体装
置１を製造することも可能である。
【００６７】また、本実施形態における半導体装置１は
いわゆるダブルゲート構造を採用しているため基本的に
ＴＦＴ電流特性が良い。そこで、このＴＦＴ電流特性を
多少犠牲にしてもリーク電流を抑ええてＴＦＴのしきい
電圧値を安定させ、ドレイン電流のＯＮ／ＯＦＦ比を向
上させたい場合には、活性層４のチャネル形成領域をｐ
- の導電型（ｎＭＯＳ型ＴＦＴの場合）やｎ- の導電型
（ｐＭＯＳ型ＴＦＴの場合）にしてもよい。
いわゆるダブルゲート構造を採用しているため基本的に
ＴＦＴ電流特性が良い。そこで、このＴＦＴ電流特性を
多少犠牲にしてもリーク電流を抑ええてＴＦＴのしきい
電圧値を安定させ、ドレイン電流のＯＮ／ＯＦＦ比を向
上させたい場合には、活性層４のチャネル形成領域をｐ
- の導電型（ｎＭＯＳ型ＴＦＴの場合）やｎ- の導電型
（ｐＭＯＳ型ＴＦＴの場合）にしてもよい。
【００６８】この際、ｎ- のチャネル形成領域における
イオン注入量をｐ- のチャネル形成領域におけるイオン
注入量以上にしておく。例えば、ｎ- のチャネル形成領
域を１０12〜１０13ｃｍ-2または１０13〜１０14ｃ
ｍ-2、ｐ- のチャネル形成領域を１０12〜１０13ｃｍ-2
程度のイオン注入量にしておけばよい。
イオン注入量をｐ- のチャネル形成領域におけるイオン
注入量以上にしておく。例えば、ｎ- のチャネル形成領
域を１０12〜１０13ｃｍ-2または１０13〜１０14ｃ
ｍ-2、ｐ- のチャネル形成領域を１０12〜１０13ｃｍ-2
程度のイオン注入量にしておけばよい。
【００６９】また、上記実施形態では、いずれも基板２
の表面に直接第１ゲート電極Ｇ１を形成する例を示した
が、基板２からのＮａ+ 汚染侵入を防止する観点から、
基板２の表面に形成した窒化シリコン膜（約３００ｎｍ
厚）を介して第１ゲート電極Ｇ１を設けるようにしても
よい。特に液晶プロジェクター等の強い光が入射する装
置に本実施形態の半導体装置１を適用する場合には、第
１絶縁層３や第２絶縁層５に窒化シリコン膜を含んでい
るとチャージアップによってしきい値電圧（Ｖ th）がシ
フトしてＶ、Ｈスキャナー不良やリーク電流等による画
質結果を起こす原因となるため、酸化シリコン膜のみで
第１絶縁層３や第２絶縁層５を構成する場合がある。こ
のような構成においては、基板２からのＮａ+ 汚染侵入
を防止するためにも、基板２の表面に形成した窒化シリ
コン膜を介して第１ゲート電極Ｇ１を設けるようにすれ
ばよい。
の表面に直接第１ゲート電極Ｇ１を形成する例を示した
が、基板２からのＮａ+ 汚染侵入を防止する観点から、
基板２の表面に形成した窒化シリコン膜（約３００ｎｍ
厚）を介して第１ゲート電極Ｇ１を設けるようにしても
よい。特に液晶プロジェクター等の強い光が入射する装
置に本実施形態の半導体装置１を適用する場合には、第
１絶縁層３や第２絶縁層５に窒化シリコン膜を含んでい
るとチャージアップによってしきい値電圧（Ｖ th）がシ
フトしてＶ、Ｈスキャナー不良やリーク電流等による画
質結果を起こす原因となるため、酸化シリコン膜のみで
第１絶縁層３や第２絶縁層５を構成する場合がある。こ
のような構成においては、基板２からのＮａ+ 汚染侵入
を防止するためにも、基板２の表面に形成した窒化シリ
コン膜を介して第１ゲート電極Ｇ１を設けるようにすれ
ばよい。
【００７０】次に、単結晶シリコン基板（以下、単にシ
リコン基板と言う。）を用いたｎＭＯＳ型の半導体装置
１の製造方法について図６〜図７に基づいて説明する。
先ず、図６（ａ）に示すように、１０15〜１０16ｃｍ-2
程度の濃度から成るｐ型のシリコン基板２０の表面から
５００ｎｍ程度の深さに酸素イオンの打ち込み、いわゆ
るイオンインプラテーションを行う。酸素イオンは、１
０20〜１０21ｃｍ-2程度のドーズ量、１００ｋｅＶのエ
ネルギーによって打ち込む。
リコン基板と言う。）を用いたｎＭＯＳ型の半導体装置
１の製造方法について図６〜図７に基づいて説明する。
先ず、図６（ａ）に示すように、１０15〜１０16ｃｍ-2
程度の濃度から成るｐ型のシリコン基板２０の表面から
５００ｎｍ程度の深さに酸素イオンの打ち込み、いわゆ
るイオンインプラテーションを行う。酸素イオンは、１
０20〜１０21ｃｍ-2程度のドーズ量、１００ｋｅＶのエ
ネルギーによって打ち込む。
【００７１】次いで、図６（ｂ）に示すように、酸素イ
オンを打ち込んだシリコン基板２０を酸化して、シリコ
ン基板２０内に第１絶縁層３を形成する。この酸化は、
Ｏ2雰囲気中で１０００℃、３０分程度の熱処理によっ
て行う。また、この熱処理によりシリコン基板２０の表
面に酸化シリコン膜７が形成される。
オンを打ち込んだシリコン基板２０を酸化して、シリコ
ン基板２０内に第１絶縁層３を形成する。この酸化は、
Ｏ2雰囲気中で１０００℃、３０分程度の熱処理によっ
て行う。また、この熱処理によりシリコン基板２０の表
面に酸化シリコン膜７が形成される。
【００７２】次に、図６（ｃ）に示すように、シリコン
基板２０上の酸化シリコン膜７上にレジストＲを被着
し、後述するソース領域、ドレイン領域、第１ゲート電
極が形成される部分に窓開けを行い、その後、燐イオン
または砒素イオンを第１絶縁層３上に打ち込む処理を行
う。燐イオンまたは砒素イオンは、１０19ｃｍ-2程度
（砒素イオンの場合は１０19ｃｍ-2以上）のドーズ量
で、１００ｋｅＶのエネルギーによって打ち込む。この
燐イオンまたは砒素イオンが打ち込まれた領域は、後の
熱処理によってｎ+ 埋め込み層および第１ゲート電極の
部分となる。
基板２０上の酸化シリコン膜７上にレジストＲを被着
し、後述するソース領域、ドレイン領域、第１ゲート電
極が形成される部分に窓開けを行い、その後、燐イオン
または砒素イオンを第１絶縁層３上に打ち込む処理を行
う。燐イオンまたは砒素イオンは、１０19ｃｍ-2程度
（砒素イオンの場合は１０19ｃｍ-2以上）のドーズ量
で、１００ｋｅＶのエネルギーによって打ち込む。この
燐イオンまたは砒素イオンが打ち込まれた領域は、後の
熱処理によってｎ+ 埋め込み層および第１ゲート電極の
部分となる。
【００７３】次に、図７（ａ）に示すように、後述の第
１絶縁層および素子分離用の絶縁層を形成するため、酸
化シリコン膜７をフッ酸系エッチング液で剥離した後に
シリコン基板２０上の所定位置にレジストＲ、Ｒ’を形
成し、酸素イオンを打ち込む。酸素イオンは、１０20〜
１０21ｃｍ-2程度のドーズ量で、５０ｋｅＶのエネルギ
ーによって打ち込む。この際、レジストＲ’は、シリコ
ン基板２０内に埋め込まれて形成される後述の第１ゲー
ト電極の取り出し部となる位置に対応しており、平面視
においては活性層の位置から外れた位置に設けられてい
る。
１絶縁層および素子分離用の絶縁層を形成するため、酸
化シリコン膜７をフッ酸系エッチング液で剥離した後に
シリコン基板２０上の所定位置にレジストＲ、Ｒ’を形
成し、酸素イオンを打ち込む。酸素イオンは、１０20〜
１０21ｃｍ-2程度のドーズ量で、５０ｋｅＶのエネルギ
ーによって打ち込む。この際、レジストＲ’は、シリコ
ン基板２０内に埋め込まれて形成される後述の第１ゲー
ト電極の取り出し部となる位置に対応しており、平面視
においては活性層の位置から外れた位置に設けられてい
る。
【００７４】次いで、レジストＲ、Ｒ’を硫酸（Ｈ2 Ｓ
Ｏ4 ）：過酸化水素水（Ｈ2 Ｏ2 ）混合液で剥離洗浄し
た後、図７（ｂ）に示すように、後述のソース領域、ド
レイン領域、ＬＤＤ領域以外のシリコン基板２０上にレ
ジストＲを形成し、ＬＤＤ領域を形成するための燐イオ
ンの打ち込みを行う。燐イオンは、１０17ｃｍ-2程度の
ドーズ量で、３０ｋｅＶのエネルギーによって打ち込
む。
Ｏ4 ）：過酸化水素水（Ｈ2 Ｏ2 ）混合液で剥離洗浄し
た後、図７（ｂ）に示すように、後述のソース領域、ド
レイン領域、ＬＤＤ領域以外のシリコン基板２０上にレ
ジストＲを形成し、ＬＤＤ領域を形成するための燐イオ
ンの打ち込みを行う。燐イオンは、１０17ｃｍ-2程度の
ドーズ量で、３０ｋｅＶのエネルギーによって打ち込
む。
【００７５】上記の各種のイオン打ち込みが終わった後
は、レジストＲの剥離洗浄後、図７（ｃ）に示すように
熱処理を行って、打ち込んだイオンの拡散と活性化とを
行う。熱処理は酸素雰囲気中において、１０００℃、３
０分程度行う。この拡散により、図６（ｃ）の処理で燐
（または砒素）イオンが打ち込まれた部分は図７（ｃ）
に示す第１ゲート電極Ｇ１、ソース領域およびドレイン
領域となり、図７（ａ）の処理で酸素イオンが打ち込ま
れた部分は図７（ｃ）に示す酸化シリコン領域３０およ
び素子分離用の絶縁層となり、図７（ｂ）の処理で燐イ
オンが打ち込まれた部分は図７（ｃ）に示すＬＤＤ領域
４１および第１ゲート電極Ｇ１と接続されたゲート電極
取り出し部Ｔとなる。
は、レジストＲの剥離洗浄後、図７（ｃ）に示すように
熱処理を行って、打ち込んだイオンの拡散と活性化とを
行う。熱処理は酸素雰囲気中において、１０００℃、３
０分程度行う。この拡散により、図６（ｃ）の処理で燐
（または砒素）イオンが打ち込まれた部分は図７（ｃ）
に示す第１ゲート電極Ｇ１、ソース領域およびドレイン
領域となり、図７（ａ）の処理で酸素イオンが打ち込ま
れた部分は図７（ｃ）に示す酸化シリコン領域３０およ
び素子分離用の絶縁層となり、図７（ｂ）の処理で燐イ
オンが打ち込まれた部分は図７（ｃ）に示すＬＤＤ領域
４１および第１ゲート電極Ｇ１と接続されたゲート電極
取り出し部Ｔとなる。
【００７６】この拡散を行うことにより、表面に第２酸
化シリコン膜５１が５０〜１００ｎｍ形成され、さらに
第２窒化シリコン膜５２を３００ｎｍ程度ＣＶＤ法によ
って形成することで第２絶縁層５を構成する。
化シリコン膜５１が５０〜１００ｎｍ形成され、さらに
第２窒化シリコン膜５２を３００ｎｍ程度ＣＶＤ法によ
って形成することで第２絶縁層５を構成する。
【００７７】次いで、図８に示すような第２ゲート電極
Ｇ２、ソース電極Ｓ、ドレイン電極Ｄの形成を行う。図
８（ａ）の断面図に示すように、ソース電極Ｓ、ドレイ
ン電極Ｄはｎ+ となったソース領域、ドレイン領域と各
々対応する位置の第２酸化シリコン膜５１および第２窒
化シリコン膜５２の窓開けを行った後、１％Ｓｉ入りの
アルミニウムをスパッターによって形成する。そして、
ソース電極Ｓ、ドレイン電極Ｄおよび第２ゲート電極Ｇ
２に相当する領域を残してアルミニウムのエッチングを
行い、アルミシンター処理を施す。
Ｇ２、ソース電極Ｓ、ドレイン電極Ｄの形成を行う。図
８（ａ）の断面図に示すように、ソース電極Ｓ、ドレイ
ン電極Ｄはｎ+ となったソース領域、ドレイン領域と各
々対応する位置の第２酸化シリコン膜５１および第２窒
化シリコン膜５２の窓開けを行った後、１％Ｓｉ入りの
アルミニウムをスパッターによって形成する。そして、
ソース電極Ｓ、ドレイン電極Ｄおよび第２ゲート電極Ｇ
２に相当する領域を残してアルミニウムのエッチングを
行い、アルミシンター処理を施す。
【００７８】つまり、第２ゲート電極Ｇ２の下方の第２
酸化シリコン膜５１および第２窒化シリコン膜５２は第
２絶縁層５となり、その他の部分の第２酸化シリコン膜
５１および第２窒化シリコン膜５２は保護用絶縁膜とな
る。
酸化シリコン膜５１および第２窒化シリコン膜５２は第
２絶縁層５となり、その他の部分の第２酸化シリコン膜
５１および第２窒化シリコン膜５２は保護用絶縁膜とな
る。
【００７９】また、図８（ｂ）に示すように、シリコン
基板２０内に埋め込まれた第１ゲート電極Ｇ１の取り出
しを行う場合には、ゲート電極取り出し部Ｔを介して表
面の第２ゲート電極Ｇ２と接触することのないようなパ
ターンＧ１’を形成する。
基板２０内に埋め込まれた第１ゲート電極Ｇ１の取り出
しを行う場合には、ゲート電極取り出し部Ｔを介して表
面の第２ゲート電極Ｇ２と接触することのないようなパ
ターンＧ１’を形成する。
【００８０】このような製造方法により、図８（ａ）に
示すようなシリコン基板２０を用いた半導体装置１が完
成する。この半導体装置１でも、活性層４が第１絶縁層
３を介して設けられた第１ゲート電極Ｇ１と、第２絶縁
層５を介して設けられた第２ゲート電極Ｇ２とで挟まれ
たいわゆるダブルゲート構造となり、活性層４と絶縁層
界面との漏れ電流やトンネルリーク電流の低減を図り、
大きなドレイン（駆動）電流を得ることが可能となる。
示すようなシリコン基板２０を用いた半導体装置１が完
成する。この半導体装置１でも、活性層４が第１絶縁層
３を介して設けられた第１ゲート電極Ｇ１と、第２絶縁
層５を介して設けられた第２ゲート電極Ｇ２とで挟まれ
たいわゆるダブルゲート構造となり、活性層４と絶縁層
界面との漏れ電流やトンネルリーク電流の低減を図り、
大きなドレイン（駆動）電流を得ることが可能となる。
【００８１】次に、本実施形態における高温プロセスで
の半導体装置１を用いた液晶駆動装置の製造方法につい
て図９〜図１３に基づいて説明する。先ず、図９（ａ）
に示すように、石英ガラス基板２１（例えば、８インチ
径、０．８ｍｍ厚）上に、ｎ + 多結晶シリコン膜８と、
第１窒化シリコン膜３２を形成し、後述する画素の開口
部と対応する位置をエッチング処理する。ｎ+ 多結晶シ
リコン膜８は、ＳｉＨ 4 とＰＨ3 とを反応ガスとしたＣ
ＶＤ法により３００ｎｍ厚形成する。この際、ｎ+ 多結
晶シリコン膜８のシート抵抗は、１００〜５００Ω／□
にしておく。
の半導体装置１を用いた液晶駆動装置の製造方法につい
て図９〜図１３に基づいて説明する。先ず、図９（ａ）
に示すように、石英ガラス基板２１（例えば、８インチ
径、０．８ｍｍ厚）上に、ｎ + 多結晶シリコン膜８と、
第１窒化シリコン膜３２を形成し、後述する画素の開口
部と対応する位置をエッチング処理する。ｎ+ 多結晶シ
リコン膜８は、ＳｉＨ 4 とＰＨ3 とを反応ガスとしたＣ
ＶＤ法により３００ｎｍ厚形成する。この際、ｎ+ 多結
晶シリコン膜８のシート抵抗は、１００〜５００Ω／□
にしておく。
【００８２】また、第１窒化シリコン膜３２は、ＳｉＨ
4 、ＮＨ3 およびＮ2 を反応ガスとしたＣＶＤ法により
２００ｎｍ厚形成する。いずれも、約６２０℃の温度に
て形成を行う。また、ｎ+ 多結晶シリコン膜８および第
１窒化シリコン膜３２のエッチングは、ＣＦ4 によりド
ライエッチングによって行う。
4 、ＮＨ3 およびＮ2 を反応ガスとしたＣＶＤ法により
２００ｎｍ厚形成する。いずれも、約６２０℃の温度に
て形成を行う。また、ｎ+ 多結晶シリコン膜８および第
１窒化シリコン膜３２のエッチングは、ＣＦ4 によりド
ライエッチングによって行う。
【００８３】次に、図９（ｂ）に示すように、第１酸化
シリコン膜３１と、多結晶シリコン膜４２とをＣＶＤ法
によって形成する。この際、第１酸化シリコン膜３１
は、ＳｉＨ4 とＯ2 とを反応ガスとして、１００ｎｍ厚
形成し、多結晶シリコン膜４２は、ＳｉＨ4 を反応ガス
として、８０ｎｍ厚形成する。
シリコン膜３１と、多結晶シリコン膜４２とをＣＶＤ法
によって形成する。この際、第１酸化シリコン膜３１
は、ＳｉＨ4 とＯ2 とを反応ガスとして、１００ｎｍ厚
形成し、多結晶シリコン膜４２は、ＳｉＨ4 を反応ガス
として、８０ｎｍ厚形成する。
【００８４】そして、図９（ｃ）に示すように、多結晶
シリコン膜４２の結晶粒を大粒化するためのＳｉ+ イオ
ン打ち込みによって非晶質シリコン膜化を行う。打ち込
みは、Ｓｉ+ イオン（ＳｉＦ4 ）を、３０ｋｅＶのエネ
ルギーで、１０15ｃｍ-2の濃度で行う。その後は、Ｎ2
雰囲気中で６３０〜６５０℃１２〜１５時間のアニール
を行うことで大粒の多結晶シリコン膜４２を形成する。
シリコン膜４２の結晶粒を大粒化するためのＳｉ+ イオ
ン打ち込みによって非晶質シリコン膜化を行う。打ち込
みは、Ｓｉ+ イオン（ＳｉＦ4 ）を、３０ｋｅＶのエネ
ルギーで、１０15ｃｍ-2の濃度で行う。その後は、Ｎ2
雰囲気中で６３０〜６５０℃１２〜１５時間のアニール
を行うことで大粒の多結晶シリコン膜４２を形成する。
【００８５】次に、図１０（ａ）に示すように、大粒の
多結晶シリコン膜４２上に高温処理によって第２酸化シ
リコン膜５１を５０ｎｍ厚形成し、その上に第２窒化シ
リコン膜５２を形成する。ここで、高温処理としては、
１０００℃でのアニールをＯ 2 雰囲気中で６０分、窒素
雰囲気中で２０分程度行う。また、第２窒化シリコン膜
５２は、ＣＶＤ法によりＳｉＨ4 とＮＨ3 と、Ｎ2 とを
反応ガスとして１００ｎｍ厚形成する。
多結晶シリコン膜４２上に高温処理によって第２酸化シ
リコン膜５１を５０ｎｍ厚形成し、その上に第２窒化シ
リコン膜５２を形成する。ここで、高温処理としては、
１０００℃でのアニールをＯ 2 雰囲気中で６０分、窒素
雰囲気中で２０分程度行う。また、第２窒化シリコン膜
５２は、ＣＶＤ法によりＳｉＨ4 とＮＨ3 と、Ｎ2 とを
反応ガスとして１００ｎｍ厚形成する。
【００８６】次いで、図１０（ｂ）に示すように、ＬＤ
Ｄ領域を形成するためのレジストＲ１を形成し、所定の
フォトリソグラフィーによって第２酸化シリコン膜５１
および第２窒化シリコン膜５２の除去を行い、ポストベ
ークを行った後に燐イオンの打ち込みを行う。
Ｄ領域を形成するためのレジストＲ１を形成し、所定の
フォトリソグラフィーによって第２酸化シリコン膜５１
および第２窒化シリコン膜５２の除去を行い、ポストベ
ークを行った後に燐イオンの打ち込みを行う。
【００８７】この際、第２酸化シリコン膜５１はＨＦ水
溶液によるウェットエッチング、第２窒化シリコン膜５
２はＣＦ4 によるドライエッチングによって除去する。
また、燐イオンは３０ｋｅＶのエネルギー、１０12〜１
０13ｃｍ-2の低ドーズ量で打ち込む。
溶液によるウェットエッチング、第２窒化シリコン膜５
２はＣＦ4 によるドライエッチングによって除去する。
また、燐イオンは３０ｋｅＶのエネルギー、１０12〜１
０13ｃｍ-2の低ドーズ量で打ち込む。
【００８８】次いで、図１０（ｃ）に示すように、ソー
ス領域、ドレイン領域を形成するため、レジストＲ１を
囲む状態でレジストＲ２を形成し、燐イオンの打ち込み
を行う。燐イオンは、５０ｋｅＶのエネルギー、１０15
ｃｍ-2の高ドーズ量で打ち込む。この際、レジストＲ１
の外側でレジストＲ２でマスキングされている部分がＬ
ＤＤ領域４１となる。
ス領域、ドレイン領域を形成するため、レジストＲ１を
囲む状態でレジストＲ２を形成し、燐イオンの打ち込み
を行う。燐イオンは、５０ｋｅＶのエネルギー、１０15
ｃｍ-2の高ドーズ量で打ち込む。この際、レジストＲ１
の外側でレジストＲ２でマスキングされている部分がＬ
ＤＤ領域４１となる。
【００８９】次に、図１１（ａ）に示すように、レジス
トＲ２を囲む状態でレジストＲ３を形成するとともに、
多結晶シリコン膜４２、第１酸化シリコン膜３１および
第１窒化シリコン膜３２をエッチングして画素の開口部
Ｗを形成する。すなわち、多結晶シリコン膜４２と第１
窒化シリコン膜３２とをＣＦ4 によるドライエッチン
グ、第１酸化シリコン膜３１をＨＦ水溶液によるウェッ
トエッチングによって除去する。その後、レジストＲ
１、Ｒ２、Ｒ３を硫酸過水で剥離洗浄する。そして、窒
素雰囲気中１０００℃５〜１０分の熱処理で、ＬＤＤ、
ソース領域、ドレイン領域の燐イオン打ち込み領域を含
む活性層４を活性化する。
トＲ２を囲む状態でレジストＲ３を形成するとともに、
多結晶シリコン膜４２、第１酸化シリコン膜３１および
第１窒化シリコン膜３２をエッチングして画素の開口部
Ｗを形成する。すなわち、多結晶シリコン膜４２と第１
窒化シリコン膜３２とをＣＦ4 によるドライエッチン
グ、第１酸化シリコン膜３１をＨＦ水溶液によるウェッ
トエッチングによって除去する。その後、レジストＲ
１、Ｒ２、Ｒ３を硫酸過水で剥離洗浄する。そして、窒
素雰囲気中１０００℃５〜１０分の熱処理で、ＬＤＤ、
ソース領域、ドレイン領域の燐イオン打ち込み領域を含
む活性層４を活性化する。
【００９０】次に、図１１（ｂ）に示すように、ＰＳＧ
６１、窒化シリコン膜６２の形成を行って水素化アニー
ル処理を行った後に、開口部Ｗ、外部取り出し電極パッ
ドＰ、ソース電極Ｓ、第２ゲート電極Ｇ２、ドレイン電
極Ｄの位置と対応する部分に窓開けを行う。
６１、窒化シリコン膜６２の形成を行って水素化アニー
ル処理を行った後に、開口部Ｗ、外部取り出し電極パッ
ドＰ、ソース電極Ｓ、第２ゲート電極Ｇ２、ドレイン電
極Ｄの位置と対応する部分に窓開けを行う。
【００９１】そして、図１１（ｃ）に示すように、窓開
けした部分に１％Ｓｉ入りのアルミニウムをスパッタリ
ングによって形成し（５００ｎｍ厚）、アルミニウムエ
ッチングによって外部取り出し電極パッドＰ、ソース電
極Ｓ、第２ゲート電極Ｇ２、ドレイン電極Ｄを形成す
る。各アルミニウム電極を形成した後は、フォーミング
ガス中で４００℃１時間の熱処理によりアルミシンタリ
ングを行っておく。
けした部分に１％Ｓｉ入りのアルミニウムをスパッタリ
ングによって形成し（５００ｎｍ厚）、アルミニウムエ
ッチングによって外部取り出し電極パッドＰ、ソース電
極Ｓ、第２ゲート電極Ｇ２、ドレイン電極Ｄを形成す
る。各アルミニウム電極を形成した後は、フォーミング
ガス中で４００℃１時間の熱処理によりアルミシンタリ
ングを行っておく。
【００９２】この電極形成によって、半導体装置１が完
成する。なお、この半導体装置ではｎ+ 多結晶シリコン
膜８が第１ゲート電極Ｇ１の役目を果たすことになる。
また、ｎ+ 多結晶シリコン膜８は外部取り出し電極パッ
ドＰと導通状態となっており、外部から第１ゲート電極
Ｇ１であるｎ+ 多結晶シリコン膜８に電圧を印加できる
ようになっている。
成する。なお、この半導体装置ではｎ+ 多結晶シリコン
膜８が第１ゲート電極Ｇ１の役目を果たすことになる。
また、ｎ+ 多結晶シリコン膜８は外部取り出し電極パッ
ドＰと導通状態となっており、外部から第１ゲート電極
Ｇ１であるｎ+ 多結晶シリコン膜８に電圧を印加できる
ようになっている。
【００９３】次いで、図１２（ａ）に示すように、半導
体装置１および開口部Ｗを覆う状態で平坦化膜９を形成
する。平坦化膜９は、感光性アクリル系透明樹脂コーテ
ィングを約２μｍ厚形成し、その後マスク露光、現像、
ポストベーク（窒素雰囲気中、２００℃３時間）を経
て、ドレイン電極Ｄおよび外部取り出し電極パッドＰの
部分の窓開けを行う。
体装置１および開口部Ｗを覆う状態で平坦化膜９を形成
する。平坦化膜９は、感光性アクリル系透明樹脂コーテ
ィングを約２μｍ厚形成し、その後マスク露光、現像、
ポストベーク（窒素雰囲気中、２００℃３時間）を経
て、ドレイン電極Ｄおよび外部取り出し電極パッドＰの
部分の窓開けを行う。
【００９４】続いて、図１２（ｂ）に示すように、開口
部Ｗ上の平坦化膜９上に、画素電極としてＩＴＯ１０を
形成する。ＩＴＯ１０は、スパッタリングによって０．
１２〜０．１５μｍ厚形成し、必要な位置だけ残すよう
エッチングを行う。その後、真空熱処理（２００℃１時
間）を施しておく。これによって液晶駆動装置１１が完
成する。
部Ｗ上の平坦化膜９上に、画素電極としてＩＴＯ１０を
形成する。ＩＴＯ１０は、スパッタリングによって０．
１２〜０．１５μｍ厚形成し、必要な位置だけ残すよう
エッチングを行う。その後、真空熱処理（２００℃１時
間）を施しておく。これによって液晶駆動装置１１が完
成する。
【００９５】実際には、液晶駆動装置１１は、図１３に
示すように、カラーフィルタ基板ＣＦと重ね合わされて
ＬＣＤとなる。ＬＣＤは、液晶駆動装置１１とカラーフ
ィルタ基板ＣＦとがシール剤１３（エポキシまたはアク
リル系紫外線照射／加熱硬化型接着剤）を介して接続さ
れ、液晶駆動装置１１側の配向膜１２とカラーフィルタ
基板ＣＦ側の配向膜１２’との間に液晶Ｃが封入された
ものである。また、カラーフィルタ基板ＣＦ側のＩＴＯ
１０’は、コモン電極１４を介して液晶駆動装置１１側
と導通している。
示すように、カラーフィルタ基板ＣＦと重ね合わされて
ＬＣＤとなる。ＬＣＤは、液晶駆動装置１１とカラーフ
ィルタ基板ＣＦとがシール剤１３（エポキシまたはアク
リル系紫外線照射／加熱硬化型接着剤）を介して接続さ
れ、液晶駆動装置１１側の配向膜１２とカラーフィルタ
基板ＣＦ側の配向膜１２’との間に液晶Ｃが封入された
ものである。また、カラーフィルタ基板ＣＦ側のＩＴＯ
１０’は、コモン電極１４を介して液晶駆動装置１１側
と導通している。
【００９６】本実施形態の液晶駆動装置１１を用いたＬ
ＣＤでは、カラーフィルタ基板ＣＦ側からの入射光が液
晶駆動装置１１側の石英ガラス基板２１裏面で反射して
反射光となっても、ｎ+ 多結晶シリコン膜８で吸収され
て半導体装置１に入射せず、ドレイン−ソース間のリー
ク電流が発生しない。
ＣＤでは、カラーフィルタ基板ＣＦ側からの入射光が液
晶駆動装置１１側の石英ガラス基板２１裏面で反射して
反射光となっても、ｎ+ 多結晶シリコン膜８で吸収され
て半導体装置１に入射せず、ドレイン−ソース間のリー
ク電流が発生しない。
【００９７】つまり、強い入射光が液晶駆動装置１１に
入射し、その一部（特に短波長の青色光）が反射光とし
て半導体装置１に向かっても、半導体装置１の下面にあ
るｎ + 多結晶シリコン膜８によって吸収されて電子、正
孔対の生成が行われることになる。この際、ｎ+ 多結晶
シリコン膜８をある固定された電位（例えば、０電位や
負電位）にしておくことで反射光によるリーク電流の流
れは生じない。これにより、ｎ+ 多結晶シリコン膜８と
導通する第１ゲート電極Ｇ１の電位は、入射光によって
変動することはなく、例えば反射光の一部が活性層４に
入射してもドレイン−ソース間のリーク電流増大および
ドレイン耐圧低下を低減することができる。
入射し、その一部（特に短波長の青色光）が反射光とし
て半導体装置１に向かっても、半導体装置１の下面にあ
るｎ + 多結晶シリコン膜８によって吸収されて電子、正
孔対の生成が行われることになる。この際、ｎ+ 多結晶
シリコン膜８をある固定された電位（例えば、０電位や
負電位）にしておくことで反射光によるリーク電流の流
れは生じない。これにより、ｎ+ 多結晶シリコン膜８と
導通する第１ゲート電極Ｇ１の電位は、入射光によって
変動することはなく、例えば反射光の一部が活性層４に
入射してもドレイン−ソース間のリーク電流増大および
ドレイン耐圧低下を低減することができる。
【００９８】また、低温（約４００℃以下）プロセスに
より半導体装置１を製造する場合には、ｎ+ 多結晶シリ
コン膜８の代わりにメタル系の不透明導電性薄膜を用い
るようにしてもよい。メタル系の不透明導電性薄膜とし
ては、例えばＭｏ／Ｔａ合金、Ｃｒ、ＣｒＯ／Ｃｒ多層
膜、Ｔｉ、ＴｉＮ、Ｗ、ＷＮが考えられる。
より半導体装置１を製造する場合には、ｎ+ 多結晶シリ
コン膜８の代わりにメタル系の不透明導電性薄膜を用い
るようにしてもよい。メタル系の不透明導電性薄膜とし
ては、例えばＭｏ／Ｔａ合金、Ｃｒ、ＣｒＯ／Ｃｒ多層
膜、Ｔｉ、ＴｉＮ、Ｗ、ＷＮが考えられる。
【００９９】このようなメタル系の不透明性導電薄膜を
用いることで、液晶駆動装置１１側からの反射光を遮断
して半導体装置１への入射を防止できるようになる。こ
れによって、ドレイン−ソース間のリーク電流発生を抑
制できることになる。
用いることで、液晶駆動装置１１側からの反射光を遮断
して半導体装置１への入射を防止できるようになる。こ
れによって、ドレイン−ソース間のリーク電流発生を抑
制できることになる。
【０１００】また、本実施形態の液晶駆動装置１１で
は、開口部Ｗ以外の部分がｎ+ 多結晶シリコン膜８やメ
タル系の不透明導電薄膜で覆われているため、半導体装
置１の製造工程やＬＣＤの製造におけるラビング処理、
ダイシング処理、偏光フィルム貼り等の各種工程での静
電気ダメージから半導体装置１を保護できるようにな
る。さらには、ＬＣＤとして電子機器等に組み込まれた
後も静電気ダメージから半導体装置１を保護できるよう
になる。
は、開口部Ｗ以外の部分がｎ+ 多結晶シリコン膜８やメ
タル系の不透明導電薄膜で覆われているため、半導体装
置１の製造工程やＬＣＤの製造におけるラビング処理、
ダイシング処理、偏光フィルム貼り等の各種工程での静
電気ダメージから半導体装置１を保護できるようにな
る。さらには、ＬＣＤとして電子機器等に組み込まれた
後も静電気ダメージから半導体装置１を保護できるよう
になる。
【０１０１】また、上記の液晶駆動装置１１における第
１絶縁層３および第２絶縁層５としては、上記のもの以
外に次のような材質が考えられる。 （１）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として酸
化シリコン膜（単層）を用いる。 （２）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜を用い
る。 （３）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜、窒化
シリコン膜を用いる。 （４）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として酸化シリコン膜（単層）を用いる。 （５）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜を用いる。 （６）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜、窒化シリコン膜を用いる。その他、層間
応力緩和および金属汚染防止効果のある材質が適用可能
である。
１絶縁層３および第２絶縁層５としては、上記のもの以
外に次のような材質が考えられる。 （１）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として酸
化シリコン膜（単層）を用いる。 （２）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜を用い
る。 （３）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、酸化シリコン膜、第２絶縁層５として活
性層４側から酸化シリコン膜、窒酸化シリコン膜、窒化
シリコン膜を用いる。 （４）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として酸化シリコン膜（単層）を用いる。 （５）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜を用いる。 （６）第１絶縁層３として第１ゲート電極Ｇ１側から窒
化シリコン膜、窒酸化シリコン膜、酸化シリコン膜、第
２絶縁層５として活性層４側から酸化シリコン膜、窒酸
化シリコン膜、窒化シリコン膜を用いる。その他、層間
応力緩和および金属汚染防止効果のある材質が適用可能
である。
【０１０２】また、石英ガラス基板２１からのＮａ+ 汚
染侵入を防止する観点から、第１絶縁層３を第２絶縁層
５よりも厚くする方がよい。
染侵入を防止する観点から、第１絶縁層３を第２絶縁層
５よりも厚くする方がよい。
【０１０３】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。すなわち、半導体装置の活性層の
上方および下方に各々ゲート電極があるため、ドレイン
−ソース間の漏れ電流を抑制できるとともに大きな駆動
電流を得ることが可能となる。また、第１絶縁層、非晶
質シリコン膜、第２絶縁層を連続成膜することで、層間
のストレスやダストによる不良を低減できるようにな
る。
のような効果がある。すなわち、半導体装置の活性層の
上方および下方に各々ゲート電極があるため、ドレイン
−ソース間の漏れ電流を抑制できるとともに大きな駆動
電流を得ることが可能となる。また、第１絶縁層、非晶
質シリコン膜、第２絶縁層を連続成膜することで、層間
のストレスやダストによる不良を低減できるようにな
る。
【０１０４】また、本発明の液晶駆動装置では、強い反
射光が当たってもドレイン−ソース間のリーク電流増大
がないため、画素電位（ドレイン電位）の低下がなく、
コントラストを低下させることのない高品位の画質を得
ることが可能となる。
射光が当たってもドレイン−ソース間のリーク電流増大
がないため、画素電位（ドレイン電位）の低下がなく、
コントラストを低下させることのない高品位の画質を得
ることが可能となる。
【図１】第１実施形態を説明する模式断面図である。
【図２】製造方法を説明する模式断面図（その１）であ
る。
る。
【図３】製造方法を説明する模式断面図（その２）であ
る。
る。
【図４】製造方法を説明する模式断面図（その３）であ
る。
る。
【図５】電極の状態を説明する模式図である。
【図６】シリコン基板での製造方法を説明する模式断面
図（その１）である。
図（その１）である。
【図７】シリコン基板での製造方法を説明する模式断面
図（その２）である。
図（その２）である。
【図８】シリコン基板での製造方法を説明する模式図で
ある。
ある。
【図９】ＬＣＤの製造方法を説明する模式断面図（その
１）である。
１）である。
【図１０】ＬＣＤの製造方法を説明する模式断面図（そ
の２）である。
の２）である。
【図１１】ＬＣＤの製造方法を説明する模式断面図（そ
の３）である。
の３）である。
【図１２】ＬＣＤの製造方法を説明する模式断面図（そ
の４）である。
の４）である。
【図１３】重ね合わせ状態を説明する模式断面図であ
る。
る。
１ 半導体装置 ２ 基板 ３ 第１絶縁層 ４ 活性層 ５ 第２絶縁層 １１ 液晶駆動装置 ３１ 第１酸化シリコン膜 ３２ 第１窒化シリコン膜 ４１ ＬＤＤ領域 ５１ 第２酸化シリコン膜 ５２ 第２窒化シリコン膜 Ｄ ドレイン電極 Ｇ１ 第１ゲート電極 Ｇ２ 第２ゲート電極 Ｓ ソース電極
Claims (6)
- 【請求項１】 非晶質シリコン膜または多結晶シリコン
膜から成る活性層を備えた半導体装置であって、 前記活性層の厚さ方向における一方側に、該活性層と接
する第１絶縁層と、 前記活性層の厚さ方向における他方側に、該活性層と接
する第２絶縁層と、 前記第１絶縁層を介して前記活性層に所定の電圧を印加
する第１電極と、 前記第２絶縁層を介して前記活性層に所定の電圧を印加
する第２電極とを備えていることを特徴とする半導体装
置。 - 【請求項２】 前記第１電極または前記第２電極は複数
分割されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 透光性を有する絶縁基板の上方の所定位
置に第１電極を形成する工程と、 前記絶縁基板と前記第１電極との上面を覆うように第１
絶縁層、該第１絶縁層の上面に非晶質シリコン膜、該非
晶質シリコン膜の上面に第２絶縁層を連続して形成する
工程と、 前記第１電極と対応した形状で前記第２絶縁層を残すよ
うエッチングを行う工程と、 前記エッチングによって残った第２絶縁層と対応する部
分以外の前記非晶質シリコン膜に所定の不純物を注入し
てＬＤＤ、ソース領域およびドレイン領域を形成する工
程と、 少なくとも前記非晶質シリコン膜に対してレーザ光を照
射して脱水素、結晶化および活性化を行う工程と、 前記非晶質シリコン膜の結晶化で形成された多結晶シリ
コン膜上に前記エッチングによって残った第２絶縁層を
介して第２電極を形成する工程とから成ることを特徴と
する半導体装置の製造方法。 - 【請求項４】 前記第１絶縁層として、第１金属汚染防
止膜、第１層間応力緩衝膜の順で形成し、 前記第２絶縁層として、第２層間応力絶縁膜、第２金属
汚染防止膜の順で形成することを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 単結晶シリコン基板における所定深さに
第１の酸素イオンを打ち込み、熱酸化を行って該単結晶
シリコン基板内に第１絶縁層を形成する工程と、 前記単結晶シリコン基板内の前記第１絶縁層上における
少なくとも活性層領域より大きい第１ゲート電極の領域
と、該活性領域と隣接するソース領域およびドレイン領
域の各領域に対応する位置に第１の不純物イオンを打ち
込む工程と、 前記第１の不純物イオンが打ち込まれた前記ソース領域
および前記ドレイン領域の上方と、前記活性層領域と対
応しない前記第１ゲート電極の領域の上方の一部とを除
く部分に第２の酸素イオンを打ち込む工程と、 少なくとも前記第１ゲート電極の領域の上方の一部に第
２の不純物イオンを打ち込む工程と、 所定の熱処理によって前記第１の不純物イオンを拡散さ
せて第１ゲート電極、ソース領域およびドレイン領域を
形成し、さらに該熱処理によって前記第２の酸素イオン
を拡散させて該ゲート電極の周囲に前記第１絶縁層と連
続する絶縁層を形成するとともに、該熱処理によって前
記第２の不純物イオンを拡散させて該第１ゲート電極か
ら上方に延びる取り出し領域を形成する工程と、 前記ソース領域に接触するソース電極、前記ドレイン領
域に接触するドレイン電極を形成するとともに、第２絶
縁層を介して前記活性層領域上に第２ゲート電極、前記
取り出し領域と接触する第１ゲート電極取り出しパター
ンを形成する工程とから成ることを特徴とする半導体装
置の製造方法。 - 【請求項６】 透光性を有する絶縁基板上に液晶駆動用
の半導体装置と画素開口部とを備えている液晶駆動装置
において、 前記絶縁基板上の画素開口部を除く部分に設けられる不
透明性導電膜と、 前記不透明性導電膜上の前記半導体装置と対応する部分
に設けられる第１絶縁層と、 前記第１絶縁層上に設けられる活性層と、 前記活性層上に設けられる第２絶縁層と、 前記第２絶縁層上に設けられる電極とから成ることを特
徴とする半導体装置を用いた液晶駆動装置。
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