KR100286194B1 - 반도체장치 - Google Patents
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Abstract
동일 기판상에 집적화되어 형성된 n채널형 박막트랜지스터와 p채널형 박막트랜지스터로 이루어진 회로 구성에 있어서, n채널형 박막트랜지스터에는 엷게 도핑된 드레인영역(LDD 영역)이 선택적으로 형성되어 있고, 또한, 불순물 이온을 주입할 때 반도체층(활성층)이 받는 손상을 n채널형 박막트랜지스터와 p채널형 박막트랜지스터에서 같은 정도로 한다. 이러한 구성에 의해, n채널형 및 p채널형 박막트랜지스터 사이의 특성 차이를 시정하여, 높은 특성을 가지는 CMOS 회로를 얻는다.
Description
본 발명은 동일 기판상에 p채널형 및 n채널형 박막트랜지스터가 배치된 반도체장치에 관한 것이다. 더 구체적으로는, 본 발명은 유리기판상에 배치된 박막트랜지스터로 이루어진 CMOS(상보형 금속산화막 반도체) 회로의 구성 및 그의 제조방법에 관한 것이다.
유리기판상에 규소막을 성막하고, 그 규소막을 사용하여 박막트랜지스터를 제작하는 기술이 알려져 있다.이 기술은 액티브 매트릭스형 액정표시장치를 제작하기 위해 발전되어 온 기술이다.
일반적으로, 액정표시장치는 1쌍의 유리기판 사이에 액정이 보유된 구성을 가지고 있고, 매트릭스상(狀)으로 배치된 다수의 화소 마다에서 액정에 전압을 인가하여, 액정의 광학 특성을 변화시킴으로써, 표시를 행하는 것이다.
액티브 매트릭스형 액정표시장치는 매트릭스상으로 배치된 화소 각각에 박막 트래지스터를 배치하고, 각각의 화소전극에 출입하는 전하를 박막트랜지스터에 의해 제어하는 것이다.
오늘날, 액티브 매트릭스형 액정표시장치의 일반적인 구조에서는, 액티브 매트릭스영역에 배치된 수 백행과 수 백열의 박막트랜지스터를 구동하는 회로(주변구동회로라고 부른다)가 예를 들어 테이프 자동화 실장(tape automated bondimg:TAB) 기술을 사용하여 유리기판의 외측에 접속되는 집적회로(구동 IC라고 부른다)로 구성되어 있다.
그러나, 구동 IC를 유리기판의 외측에 설치하는 것은 액티브 매트릭스형 액정표시장치의 제작공정이 복잡하게 된다고 하는 문제가 있다. 예를 들어, 각 구동 IC의 정렬과 동작 테스트가 복잡하게 된다. 다른 문제는, 구동 IC가 외부에 설치된 경우 각각의 액티브 매트릭스형 액정표시장치에 요철부가 생긴다는 것이다. 이것은, 각종 전자기기에 조립되는 액티브 매트릭스형 액정표시장치에 있어서는 그의 범용성을 저해하는 요인이 된다.
상기한 문제들을 해결하기 위한 기술로서, 주변구동회로 자체를 박막트랜지스터와 함께 직접 유리기판상에 집적화하는 기술이 있다. 이러한 구성으로 하면, 전체를 일체화한 구성으로 할 수 있고, 또한, 제작공정의 간략화, 신뢰성의 향상 및 범용성의 확대 등의 이점을 얻을 수 있다.
이와 같은 주변구동회로를 일체화한 액티브 매트릭스형 액정표시장치에 있어서는, 주변구동회로를 구성하는 회로로서 CMOS 회로가 필요하게 된다. CMOS 회로는 n채널형 박막트랜지스터와 p채널형 트랜지스터를 서로 결합하여 상보형으로 구성한 회로로서, 전자회로의 기본적인 구성중 하나이다.
유리기판상에 박막트랜지스터로 CMOS 회로를 구성하는 방법으로서, 도 4a~도 4d를 참조하여 설명되는 바와 같은 구성이 알려져 있다.
먼저, 도 4a에 나타낸 바와 같이, 유리기판(401)상에 하지막(下地膜)이 되는 산화규소막(402)을 성막한 다음, 그 산화규소막(402)상에 결정성 또는 비정질 규소막으로 되는 활성층(403, 404)을 형성하고, 그 활성층(403, 404)을 덮도록 게이트 절연막으로서 기능하는 산화규소막(405)을 성막한다. 도 4a에서, 활성층(403)은 n채널형 박막트랜지스터의 활성층이 되는 섬형상 영역이고, 활성층(404)은 p채널형 박막트랜지스터의 활성층이 되는 섬형상 영역이다.
다음에, 실리사이드재료 등의 도전성 재료로 된 게이트전극(406, 407)을 형성하여, 도 4b에 나타낸 상태를 얻고, 이 상태에서, 도 4c에 나타낸 바와 같이 전체 표면에 인 이온을 주입한다. 그 결과, 408, 410, 411 및 413으로 나타낸 영역이 n형 영역으로 된다. 인 이온의 주입은 1×1015~2×1015/㎠ 의 도즈량으로 하고, 그의 표면농도가 1×1020/㎠ 이상이 되도록 하는 조건으로 행한다.
이어서, 도 4d에 나타낸 바와 같이, n채널형 박막트랜지스터로 하는 영역에만 선택적으로 레지스트 마스크(414)를 배치하고, 상기한 인 이온 도즈량의 3배~5배 정도의 도즈량으로 붕소 이온을 주입한다. 이렇게 하면, n형이 된 영역(411, 413)(도 4c)이 p형으로 반전한다. 그리하여, p채널형 박막트랜지스터의 소스영역(415), 드레인영역(416) 및 채널형성영역(412)이 자기정합적으로 형성된다. 이렇게 높은 도즈량의 도핑이 필요한 이유는, 영역(415, 412, 416)이 p-i-p 접합을 형성하여야 하기 때문이다. 도 4d의 구성에 있어서는, 부호 408, 409 및 410이 각각 n채널형 박막트랜지스터의 소스영역, 채널형성영역 및 드레인영역을 나타낸다.
도 4a~도 4d에 나타내는 구성은 제작공정이 간략하다고 하는 이점이 있으나, 이하에 설명하는 것과 같은 문제점이 있다.
첫째로, 레지스트 마스크(414)에 극히 높은 도즈량으로 불순물 이온이 주입되기 때문에 레지스트 재료의 변질이 일어나고, 그것에 기인하는 공정불량의 발생 가능성이 높게 된다. 더 구체적으로는, 도핑후에 레지스트 재료를 제거하는 것이 불가능하게 되거나, 또는 레지스트 제거공정 후에 레지스트 재료가 부분적으로 잔존할 수 있게 된다.
둘째로, 도 4d의 우측에 나타낸 p채널형 박막트랜지스터의 채널형성영역(412)에 인접한 드레인영역(416)이 극히 높은 농도의 불순물영역(도전형을 반전시키기 위해 p채널형으로서 필요로 하는 것 이상의 도즈량의 불순물 이온이 조입되어 있는)으로 되어 있기 때문에, 채널형성영역(412)과 드레인영역(416) 사이의 접합부 부근에 있어서의 오프 전류의 존재가 무시될 수 없게 된다.
셋째로, 고농도의 붕소 이온 주입에 기인하는 이온의 돌아들어감 때문에, 채널형성영역(412)에 부분적으로 붕소 이온이 불기피하게 첨가된다. 이러한 현상은, 필요로 하는 특성이 얻어질 수 없게 되는 문제를 야기한다.
넷째로, 도 4d에 나타낸 공정에서 필요로 하는 높은 도즈량으로의 불순물 이온의 주입은 이온주입장치나 플라즈마 도핑장치에 부담을 줄 수 있고, 장비 내부의 오염이나 장치의 유지보수에 시간이 걸리는 등의 여러 가지 문제를 야기한다.
다섯째로, 높은 도즈량으로 불순물 이온을 주입하는 것은 처리시간의 증대를 초래한다는 문제도 있다.
여섯째로, 레이저광에 의한 어닐을 행하는 경우에 단점이 있다. 일반적으로, 도 4d에 나타낸 상태 후에 레지스트 마스크(414)를 제거하고, 그후, 주입된 불순물의 활성화와 불순물 이온이 주입된 영역의 어닐을 위해 레이저광의 조사에 의한 어닐공정이 필요하게 된다(이 방법은 내열성이 낮은 유리기판을 사용하는 경우에 유용한 방법이다). 이때, 영역(415, 416)에는 영역(408, 410)에 비하여 훨씬 많은 양의 불순물 이온이 주입되어 있기 때문에, 전자의 영역의 결정성의 손상이 현저하게 된다. 따라서, 파장에 대한 광흡수율의 의존성이 2그룹의 영역, 즉, 영역(408, 410)과 영역(415, 416)에서 크게 다르게 된다. 이러한 상태에서는, 레이저광의 조사에 의한 어닐의 효과도 2그룹의 영역에서 크게 다르게 된다. 이것은, 도 4d의 좌측과 우측에 각각 나타낸 n채널형 박막트랜지스터와 p채널형 박막트랜지스터에서 전기적 특성이 크게 다르게 되는 요인이 되기 때문에 바람직한 것이 아니다.
일반적으로, 본 발명은, 높은 도즈량으로 불순물 이온을 주입하여 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 동시에 형성할 때 일어나는 문제를 회피하는 것을 과제로 한다.
보다 구체적으로는, 본 발명은, 박막트랜지스터로 CMOS 회로를 구성할 때 n채널형 박막트랜지스터와 p채널형 박막트랜지스터의 특성의 차이를 시정하여, 높은 특성을 가지는 CMOS 회로를 얻는 것을 과제로 한다.
본 발명의 일 실시형태에 따른 반도체장치는, 동일 기판상에 n채널형 박막트랜지스터(NTFT)와 p채널형 박막트랜지스터(PTFT)가 집적화된 구성을 가지고 있고, 상기 n채널형 박막트랜지스터에만 선택적으로 엷게 도핑된 드레인 영역(LDD 영역)이 형성되어 있고, 상기 p채널형 박막트랜지스터의 소스영역 및 드레인영역은 p형 도전성을 부여하는 불순물만이 첨가되어 있고, 상기 p채널형 박막트랜지스터의 소스영역 및 드레인영역에 인접하여, n형 및 p형 도전성을 부여하는 불순물이 첨가된 영역이 형성되어 있는 것을 특징으로 한다.
상기 구성의 구체적인 예를 도 3b에 나타낸다. 도 3b에 나타낸 구성은, 좌측의 n채널형 박막트랜지스터(NTFT)와 우측의 p채널형 박막트랜지스터(PTFT)로 CMOS 회로를 구성하는 예이다. 이 CMOS 회로의 구성에 있어서는, 좌측의 n채널형 박막트랜지스터에만 선택적으로 저농도 불순물영역(124)으로 된 LDD 영역이 배치되어 있다. 이 LDD 영역은 채널형성영역과 드레인영역 사이에 배치되어 있다. LDD 영역은 채널형성영역과 드레인영역 사이에 있어서의 전계강도를 완화시킴으로써 오프 전류의 저감, 열화 억제의 작용을 하고, 또한, 소스와 드레인 사이의 저항을 증가시킴으로써 박막트랜지스터에 있어서의 캐리어 이동도를 실질적으로 억제한다.
반도체로서 규소를 사용한 경우에는, p형 도전성을 부여하는 불순물로서는 대표적으로 인(P)을 들 수 있고, 또한, p형 도전성을 부여하는 불순물로서는 대표적으로 붕소(B)를 들 수 있다.
한편, p채널형 박막트랜지스터에는 LDD 영역과 같은 완충영역을 특별히 제공하지 않는다. 그러나, n채널형 및/또는 p채널형 박막트랜지스터 각각에는 게이트 전극의 측면에 형성된 절연막을 이용하여 오프셋 게이트영역이 제공되어 있다. 오프셋 게이트영역은 LDD 영역과 유사한 효과를 나타낸다.
예를 들어, 도 1e에 나타낸 양극산화막(114, 115)은 불순물 이온이 주입될때 마스크로서 작용하고, 게이트전극의 측면에서 측정하여 그 양극산화막의 두께와 대략 같은 폭을 갖는 오프셋 게이트영역을 형성한다. 그러나, 이들 오프셋 게이트 영역의 폭이 너무 작으면, 실효적인 오프셋 게이트영역으로서 작용하지 않는다.
본 발명의 반도체장치의 다른 중요한 특징은 다음과 같다. 도 1e에 나타낸 공정에서 양극산화막(112, 113)에 의해 가려져 인 이온이 주입되지 않은 영역(128, 130)(도 3b 참조)은 도 2c의 공정에서 붕소 이온으로 도핑되기 때문에, p형 도전성을 부여하는 불순물만을 함유하고 있다. 본 발명자들은 이들 영역(128, 130)을 p채널형 박막트랜지스터의 소스영역 및 드레인영역으로 정의하고 있다.
또한, 소스영역 및 드레인영역(128, 130)에 인접한 영역(127, 131)은 도 1e의 공정에서 인 이온으로 도핑되어 있기 때문에, n형 및 p형 도전성을 부여하는 불순물을 함유하고 있다. 본 발명자들은 이들 영역(127, 131)을 소스영역 및 드레인 영역에 전기접촉하는 접속전극으로서의 기능만을 가지는 접촉패드로서 정의하고, 소스영역(128) 및 드레인영역(130)과 명확하게 구별하고 있다.
따라서, 본 발명의 반도체장치는, p채널형 박막트랜지스터의 소스영역 및 드레인영역이 n형 및 p형 도전성을 부여하는 불순물이 첨가된 영역들 각각과 채널형성영역 사이에 배치되어 있는 것을 특징으로 한다.
또한, n채널형 및/또는 p채널형 박막트랜지스터의 채널형성영역에는 한기지 도전형을 부여하는 불순물을 첨가하면 박막트랜지스터의 중요한 전기적 특성중 하나인 스레시홀드 전압을 효과적으로 제어할 수 있다. 이것은, 예를 들어, p형 도전성을 부여하는 붕소 이온을 n채널형 박막트랜지스터의 채널형성영역에 첨가하고, n형 도전성을 부여하는 인 이온을 p채널형 박막트랜지스터의 채널형성영역에 첨가함으로써 얻어진다.
본 발명의 다른 실시형태에 따른 반도체장치는, 동일 기판상에 n채널형 박막 트랜지스터와 p채널형 박막트랜지스터가 집적화된 구성을 가지고 있고, 상기 n채널형 박막트랜지스터에는 상기 p채널형 박막트랜지스터에 형성된 오프셋 게이트영역 보다 큰 폭을 가지는 오프셋 게이트영역이 형성되어 있고, 상기 p채널형 박막트랜지스터의 소스영역 및 드레인영역은 p형 도전성을 부여하는 불순물만이 첨가되어 있고, 상기 p채널형 박막트랜지스터의 소스영역 및 드레인영역에 인접하여, n형 및 p형 도전성을 부여하는 불순물이 첨가된 영역이 형성되어 있는 것을 특징으로 한다.
본 발명의 또 다른 실시형태에 따른 반도체장치는, 매트릭스상(狀)으로 n채널형 박막트랜지스터가 배치된 액티브 매트릭스영역과 그 액티브 매트릭스영역의 상기 n채널형 박막트랜지스터를 구동하기 위한 주변구동회로를 동일 기판상에 가지고 있고, 상기 주변구동회로에는 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 상보형으로 구성한 회로가 배치되어 있고, 상기 주변구동회로에 배치된 n채널형 박막트랜지스터에는 선택적으로 LDD 영역 및/또는 오프셋 게이트영역이 형성되고, 상기 주변구동회로에는 선택적으로 LDD 영역 및/또는 오프셋 게이트영역이 형성되고, 상기 주변구동회로에 배치된 p채널형 박막트랜지스터의 소스영역 및 드레인영역에는 p형 도전성을 부여하는 불순물만이 첨가되어 있고, 상기 소스영역 및 드레인영역에 인접하여, n형 및 p형 도전성을 부여하는 불순물이 첨가된 영역이 형성되어 있는 것을 특징으로 한다.
본 발명의 또 다른 실시형태에 따른 반도체장치는, 매트릭스상으로 p채널형 박막트랜지스터가 배치된 액티브 매트릭스영역과 그 액티브 매트릭스영역의 상기 p채널형 박막트랜지스터를 구동하기 위한 주변구동회로를 동일 기판상에 가지고 있고, 상기 주변구동회로에는 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 상보형으로 구성한 회로가 배치되고, 상기 주변구동회로의 상기 n채널형 박막트랜지스터에는 선택적으로 LDD 영역 및/또는 오프셋 게이트영역이 형성되고, 상기 액티브 매트릭스영역 및 상기 주변구동회로에 배치된 상기 p채널형 박막트랜지스터의 소스영역 및 드레인영역에는 p형 도전성을 부여하는 불순물만이 첨가되어 있고, 상기 소스영역 및 드레인영역에 인접하여, n형 및 p형 도전성을 부여하는 불순물이 첨가된 영역이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명에 따르면, 동일 기판상에 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 집적화하여 구성된 반도체장치의 제조방법에 있어서, 양극산화 가능한 재료로 된 게이트전극의 측면에 다공질의 양극산화막을 선택적으로 형성하는 제1 공정과, 상기 양극산화막을 마스크로 하여 n형 도전성을 부여하는 불순물을 첨가하는 제2 공정과, 상기 양극산화막을 제거하는 제3 공정과, 상기 p채널형 박막트랜지스터로 하는 영역을 포토레지스트로 선택적으로 마스크하는 제4 공정과, 상기 게이트전극 및 상기 포토레지스트를 마스크로 하여 n형 도전성을 부여하는 불순물을 첨가하여 상기 양극산화막이 존재하는 영역 아래에 LDD 영역을 형성하는 제5 공정과, 상기 제4 공정에서 형성한 포토레지스트를 제거하는 제6 공정과, 상기 n채널형 박막트랜지스터로 하는 영역을 포토레지스트로 선택적으로 마스크하는 제7 공정과, 상기 게이트전극 및 상기 제7 공정에서 형성한 상기 포토레지스트를 마스크로 하여 p형 도전성을 부여하는 불순물을 첨가하는 제8 공정을 포함하고, 상기 제8 공정에서 상기 양극산화막이 존재한 영역 아래에는 p형 도전성을 부여하는 불순물만이 첨가된 영역이 형성되고, 동시에, 상기 영역에 인접하여, n형 및 p형 도전성을 부여하는 불순물이 첨가된 영역이 형성되는 것을 특징으로 반도체장치의 제조방법이 제공된다.
상기 제2 공정, 제5 공정 및 제8 공정에서 n형 또는 p형 도전성을 부여하는 불순물의 첨가는 가속된 불순물 이온을 게이트 절연막을 통하여 주입하는 것으로 행해지기 때문에, 박막트랜지스터의 활성층의 손상을 줄일 수 있다.
다른 실시형태에 따른, 동일 기판상에 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 집적화하여 구성되는 반도체장치의 제조방법은, 양극산화 가능한 재료로 된 게이트전극의 측면에 다공질의 양극산화막을 선택적으로 형성하는 제1 공정과, 상기 양극산화막을 마스크로 화여 n형 도전성을 부여하는 불순물을 첨가하는 제2 공정과, 상기 양극산화막을 제거하는 제3 공정과, 상기 n채널형 박막트랜지스터로 하는 영역을 포토레지스트로 선택적으로 마스크하는 제4 공정과, 상기 게이트전극과 상기 포토레지스트를 마스크로 하여 p형 도전성을 부여하는 불순물을 첨가하는 제5 공정을 포함하고, 상기 제2 공정에서 상기 n채널형 박막트랜지스터에 상기 다공질의 양극산화막의 막두께에 의해 결정되는 폭을 갖는 오프셋 게이트영역이 선택적으로 형성되는 것을 특징으로 한다.
상기 구성에서 특징으로 하는 것은, 도 5a에서 부호 505로 나타낸 다공질의 양극산화막의 두께에 의해 결정되는 폭을 가지는 오프셋 게이트영역(515, 517)이 형성된다는 것이다. 또한, 치밀한 양극산화막(500)의 막두께가 두꺼운 경우, 그 두께도 오프셋 게이트영역(515, 517)의 형성에 기여하게 된다.
변형예에 따른, n채널형 및 p채널형 박막트랜지스터의 활성층을 만드는데 사용되는 결정성 규소막의 제작방법은, 결정화를 촉진시키는 금속원소를 비정질 규소막에 보유시키는 제1 공정과, 상기 비정질 규소막을 가열처리에 의해 결정성 규소막으로 변성시키는 제2 공정과, 상기 결정성 규소막을 할로겐원소를 함유하는 분위기에서 가열처리하여 상기 결정성 규소막의 표면에 열산화막을 형성하는 제3 공정과, 상기 열산화막을 제거하는 제4 공정을 포함하고, 상기 제3 공정에서 상기 결정성 규소막에 잔존하는 상기 금속원소를 상기 열산화막중으로 게터링시키는 것을 특징으로 한다.
이때, 상기 제2 공정은 500~700℃의 온도범위에서 행해지고, 상기 제3 공정은 700~1200℃의 온도범위에서 행해지는 것이 바람직하다.
제1a도~제1e도는 제1 실시예에 따른 CMOS 구조를 가지는 박막트랜지스터회로의 제작공정을 나타내는 단면도.
제2a도~제2d도는 제1a도~제1e도의 공정에 이어지는 제1 실시예에 따른 제작공정을 나타내는 단면도.
제3a도 및 제3b도는 제2a도~제2d도의 공정에 이어지는 제1 실시예에 따른 제작공정을 나타내는 단면도.
제4a도~제4d도는 종래의 CMOS 구조를 가지는 박막트랜지스터회로의 제작공정을 나타내는 단면도.
제5a도~제5d도는 제2 실시예에 따른 CMOS 구조를 가지는 박막트랜지스터회로의 제작공정을 나타내는 단면도.
제6a도~제6d도는 제7 실시예에 따른 CMOS 구조를 가지는 박막트랜지스터회로의 제작공정을 나타내는 단면도.
제7a도~제7e도는 제9 실시예에 따라 박막트랜지스터의 반도체층(활성층)을 형성하는 공정을 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
11, 12 : 게이트전극 101 : 유리기판
102 : 산화규소막(하지막) 103 : 산화규소막(게이트 절연막)
104, 105 : 반도체층 106 : 알루미늄막
107 : 양극산화막 108, 109 : 레지스트 마스크
110, 111 : 패턴 112, 113 : 다공질의 양극산화막
114, 115 : 치밀한 양극산화막 116~119 : 고농도 불순물영역
120, 126 : 레지스트 마스크 121, 128 : 소스영역
122, 124 : 저농도 불순물영역 123, 129 : 채널형성영역
125, 130 : 드레인영역 127, 131 : 접촉 패드
132 : 층간절연막 133, 135 : 소스전극
134, 136 : 드레인전극
본 발명을 제1~제10 실시예에 의거하여 상세히 설명하면 다음과 같다.
[제1 실시예]
본 실시예는 유리기판상에 박막트랜지스터로 CMOS 구조를 형성하는 예이다. 도 1a~도 1e, 도 2a~도 2d 및 도 3a~도 3b에 본 실시예에 따른 박막트랜지스터의 제작공정을 나타낸다.
먼저, 도 1a에 나타낸 바와 같이 유리기판(101)상에 하지막(下地膜)으로서 산화규소막(102)을 성막한다. 이 산화규소막(102)은 스퍼터링법 또는 플라즈마 CVD법과 같은 적절한 방법을 사용하여 약 3000 Å의 두께로 형성될 수 있다. 유리기판(101)으로서는, 예를 들어, 코닝 7059 또는 코닝 1737 유리기판이 사용될 수 있다. 또한, 고가(高價)이지만 높은 내열성을 가지는 투광성 기판으로서 석영기판이 사용될 수도 있다.
산화규소막(102)을 형성한 후, 후에 박막트랜지스터의 활성층이 되는 규소막의 성막을 행한다. 본 실시예에 있어서는, 먼저, 출발층으로서 작용하는 비정질 규소막(도시하지 않음)을 500 Å의 두께로 성막한다. 이 비정질 규소막의 성막방법으로서는, 플라즈마 CVD법 또는 감압 열CVD법이 이용될 수 있다.
비정질 규소막을 성막한 후, 레이저광 조사(照射) 또는 가열처리, 또는 레이저광 조사와 가열처리를 조합한 방법에 의해 비정질 규소막을 결정화시켜, 결정성 규소막(도시하지 않음)을 형성한다. 이 결정화시에, 결정화를 촉진시키는 금속원소를 비정질 규소막의 표면상에 보유시키는 수단을 채용하여도 좋다. 이 결정화수단에 관한 상세한 내용은 본 출원인의 일본국 공개특허공고 평6-232059호 및 평6-244103호 공보에 기재되어 있다.
그후, 이렇게 하여 얻어진 결정성 규소막(도시하지 않음)을 패터닝하여, 도1a에 나타낸 바와 같은 n채널형 박막트랜지스터의 반도체층(104)과 p채널형 박막트랜지스터의 반도체층(105)을 형성한다.
다음에, 게이트 절연막으로서 기능하는 산화규소막(103)을 플라즈마 CVD법에 의해 500~2000 Å(대표적으로는 1000~1500 Å)의 두께로 성막한다. 게이트 절연막으로서는, 산화질화규소막, 질화규소막 등의 다른 절연막이 사용될 수도 있다.
그리하여, 도 1a에 나타낸 상태가 얻어진다. 여기서는 설명을 간단히 하기 위해 1조의 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 형성하는 예를 나타낸다. 그러나, 일반적으로는, 액티브 매트릭스형 액정표시장치에서는 동일 유리기판상에 수 백개 이상의 단위로 n채널형 박막트랜지스터와 p채널형 박막트랜지스터가 형성된다.
그 다음, 도 1b에 나타낸 바와 같이, 후에 게이트전극(11, 12)을 구성하는 알루미늄막(106)을 성막한다. 이 알루미늄막(106)은 힐록(hillock) 및 휘스커(whisker)의 발생을 억제하기 위해 스칸듐을 0.2 중량% 함유한다. 이 알루미늄막(106)은 스퍼터링법 또는 전자 빔 증착법에 의해 형성될 수 있다. 힐록 및 휘스커라는 것은 알루미늄의 이상(異常) 성장에 기인하는 가시형상 또는 바늘형상의 돌기물인 것이다. 힐록 및 휘스커의 존재는 인접한 배선 사이 또는 상하로 분리된 인접 배선 사이에서 단락 또는 누화(crosstalk)를 일으키는 원인이 된다. 본 실시예의 변형 형태에서는, 알루미늄 대신에 양극산화될 수 있는 탄탈 등의 금속이 사용될 수 있다.
알루미늄막(106)을 성막한 후, 전해용액속에서 그 알루미늄막을 양극으로 한 양극산화를 행하여, 그의 표면에 얇고 치밀한 양극산화막(107)을 형성한다. 본 실시예에서는, 3%의 주석산을 함유하는 에틸렌 글리콜 용액을 암모니아로 중화시킨 것을 전해용액으로서 사용하였다. 이 양극산화법을 이용하면, 치밀한 막질(膜質)을 가진 양극산화막을 얻을 수 있고, 그의 막두께는 인가 전압에 의해 제어될 수 있다는 점에서 유리하다. 본 실시예에서는, 양극산화막(107)의 두께를 약 100Å으로 하였다. 이 양극산화막(107)은, 후에 형성되는 레지스트 마스크와의 밀착성을 향상시키는 역할을 한다. 이렇게 하여 도 1b에 나타낸 상태가 얻어진다.
다음에, 레지스트 마스크(108, 109)를 형성한다. 그후, 이 레지스트 마스크(108, 109)를 이용하여 알루미늄막(106)과 그의 표면의 양극산화막(107)을 패터닝하여, 도 1c에 나타낸 바와 같은 패턴(110, 111)을 얻는다.
다음에, 3%의 수산 수용액을 전해용액으로 하여, 그 용액중에서, 잔존한 알루미늄막인 패턴(110, 111)을 양극으로 한 양극산화를 행한다. 이 양극산화 공정에서는, 양극산화가, 잔존한 알루미늄막인 패턴(110, 111)의 측면에서 선택적으로 진행한다. 이것은 패턴(110, 111)의 상면에 치밀한 양극산화막(107)과 레지스트 마스크(108, 109)가 존재하기 때문이다. 이 양극산화의 결과, 다공질의 양극산화막(112, 113)이 형성된다. 이들 양극산화막(112, 113)은 수 ㎛ 정도까지 성장할 수 있다.
본 실시예에서는, 이 양극산화의 진행 거리, 즉, 양극산화막(112, 113)의 두께를 약 7000 Å으로 하였다. 이 양극산화의 진행 거리에 의해, 후에 저농도 불순물영역의 길이가 결정된다. 경험적으로, 이 다공질의 양극산화막(112, 113)의 성장 거리는 6000~8000 Å으로 하는 것이 바람직하다. 이 양극산화막의 두께는 양극화 시간을 조정함으로써 제어될 수 있다. 이렇게 하여, 도 1d에 나타낸 상태가 얻어진다.
이 상태에서, 게이트전극(11, 12)이 획정(劃定)된다. 도 1d에 나타낸 구조가 얻어진 후, 레지스트 마스크(108, 109)를 제거한다.
다음에, 다시 3%의 주석산을 함유하는 에틸렌 글리콜 용액을 암모니아로 중화시킨 것을 전해용액으로 사용한 양극산화를 행한다. 이 공정에 있어서는, 전해 용액이 다공질의 양극산화막(112, 113) 속으로 침입한다. 그 결과, 도 1e에서 부호 114 및 115로 나타낸 얇고 치밀한 양극산화막이 형성된다. 이 치밀한 양극산화막(114, 115)의 두께는 500~4000 Å으로 한다. 그 막두께는 전압 인가 시간을 조정함으로써 제어된다. 앞에서 형성된 양극산화막(107)의 잔존부분은 이 양극산화막(114, 115)과 일체화된다.
다음에, 도 1e에 나타낸 상태에서, n형 도전성을 부여하는 불순물로서 인 이온을 전체 표면에 도핑한다. 이 도핑 공정은 플라즈마 도핑법 또는 이온 도핑법에 의해 0.2×1015~5×1015/㎠, 바람직하게는, 1×1015~2×1015/㎠의 높은 도즈(dose)량으로 행해진다.
도 1e에 나타낸 공정의 결과, 인 이온이 고농도로 주입된 고농도 불순물영역(116~119)이 형성된다.
그후, 알루미늄 혼합산을 사용하여 다공질의 양극산화막(112, 113)을 제거한다. 이때, 양극산화막(112, 113)의 바로 아래에 위치한 활성영역은 그 영역에 이온이 주입되어 있지 않기 때문에 실질적으로 진성이다.
이어서, 도 2a에 나타낸 바와 같이, p채널형 박막트랜지스터를 구성하는 쪽의 소자를 덮도록 레지스트 마스크(120)를 형성한 후, 도 2b에 나타낸 바와 같이, 다시 인 이온을 0.1×1014~5×1014/㎠, 바람직하게는, 0.3×1014~1×1014/㎠의 낮은 도즈량으로 주입한다. 이것은, 도 2b에 나타낸 공정에서 행해지는 인 이온의 도즈량이 도 1e에 나타낸 공정에서 행해진 도즈량과 비교하여 낮다는 것을 의미한다. 이 공정의 결과, 부호 122와 124로 나타낸 영역은 인 이온이 엷게 도핑된 저 농도 불순물영역이 되는 반면에, 부호 121과 125로 나타낸 영역은 보다 고농도로 인 이온이 도핑된 고농도 불순물영역이 된다.
이 공정에서, 부호 121로 나타낸 영역이 n채널형 박막트랜지스터의 소스영역이 되고, 122와 124로 나타낸 영역이 저농도 불순물영역이 되며, 125로 나타낸 영역은 n채널형 박막트랜지스터의 드레인영역이 된다. 또한, 부호 123으로 나타낸 영역은 실질적으로 진성인 채널형성영역이 된다. 124로 나타낸 영역은 일반적으로 엷게 도핑된 영역(LDD영역)으로 불리는 영역이다.
도시하지는 않았지만, 채널형성영역(123)과 저농도 불순물영역(122, 124) 사이에는 양극산화막(114)에 의해 인 이온의 주입이 차단된 영역이 존재한다. 이들 영역은 오프셋 게이트영역이라고 불리며, 양극산화막(114)의 두께 만큼의 거리를 가진다. 오프셋 게이트영역은 이온이 주입되지 않았기 때문에 실질적으로 진성이지만, 게이트 전압이 인가되지 않기 때문에(전압이 전혀 인가되지 않는 것이 아니고, 실제로는 전압인가가 무시될 수 있다), 채널을 형성하지 않고, 전계강도를 완화시키고, 열화를 억제하는 저항성분으로서 기능한다. 그러나, 오프셋 게이트영역의 폭이 너무 작으면, 효과적인 오프셋 게이트영역으로서 기능하지 않는다.
다음에, 레지스트 마스크(120)를 제거하고, 도 2c에 나타낸 바와 같이, n채널형 박막트랜지스터를 구성하는 쪽의 소자를 덮도록 레지스트 마스크(126)를 형성한다. 그 다음, 도 2c에 나타낸 바와 같이, 붕소 이온을 0.2×1015~1×1015/㎠, 바람직하게는, 1×1015~2×1015/㎠의 도즈량으로 주입한다. 이 도즈량은 도 1e에 나타낸 공정에서의 인 이온의 도즈량과 거의 같은 정도로 할 수 있다.
도 2c의 공정에 의해 형성되는 부호 127 및 131로 나타낸 영역은 실질적으로 인출(lead-out)전극과의 전기 접촉을 만들기 위한 패드로서 작용한다(이후, 이들 영역을 접촉 패드라고 부른다). 즉, 도 2c의 좌측에 나타낸 n채널형 박막트랜지스터의 경우와는 달리, 127과 131의 영역은 소스/드레인영역과 명확히 구별된다.
도 2c의 우측에 나타낸 p채널형 박막트랜지스터에 관하여, 소스영역을 부호 128로 나타낸 영역으로, 그리고, 드레인영역을 부호 130으로 나타낸 영역으로 정의 하고 있다. 이들 영역(128, 130)은 실질적으로 진성인 영역에 붕소 이온만을 주입하여 형성되어 있다. 따라서, 이들 영역에는 다른 이온이 혼재하여 있지 않기 때문에, 불순물 농도의 제어가 용이하게 되고, 정합성(整合性)이 좋은 p-i 접합을 실현할 수 있다. 또한, 이온 주입에 의한 이들 영역의 결정성의 저하는 비교적 작다.
양극산화막(115)을 이용하여 오프셋 게이트영역을 자기정합적으로 형성하는 것이 가능하지만, p채널형 박막트랜지스터에서의 그 영역들의 존재는 실제로 그다지 중요하지 않다. 이것은, 경험적으로 p채널형 박막트랜지스터가 거의 열화하지 않기 때문에 오프셋 게이트영역을 특별히 형성할 필요는 없기 때문이다.
상술한 바와 같이, p채널형 박막트랜지스터의 소스영역(128)과 드레인영역(130)이 자기정합적으로 형성한다. 또한, 부호 129로 나타낸 영역은 불순물이 주입되지 않고 채널형성영역이 된다. 이미 설명한 바와 같이, 영역(127, 131)은 각각 소스영역(128)과 드레인영역(130)으로부터 전류를 끌어오기 위한 접촉 패드이다.
본 실시예에서는 채널형성영역(123, 129)에 불순물이 주입되지 않지만, 스레시홀드 전압을 제어하기 위해 특정한 도전형을 부여하도록 채널형성영역(123, 129)에 의도적으로 불순물을 도핑할 수도 있다.
도 2c에 나타낸 공정의 종료후, 레지스트 마스크(126)를 제거하여, 도 2d에 나타낸 상태를 얻는다. 이 상태에서, 주입된 불순물의 활성화와, 불순물 이온이 주입된 영역의 어닐을 행하기 위해, 레이저광 조사를 행한다. 이때, n채널형 박막 트랜지스터의 소스 및 드레인영역(121, 125)과 p채널형 박막트랜지스터의 소스 및 드레인영역(128, 130) 사이의 결정성 차이가 크지 않은 상태에서 레이저광 조사를 행할 수 있다. 결정성의 차이가 크지 않은 이유는 도 2c에 나타낸 공정에서 p채널형 박막트랜지스터의 소스 및 드레인영역(128, 130)의 결정구조가 이온 주입시에 큰 손상을 받지 않기 때문이다.
따라서, 도 2d에 나타낸 상태에서 레이저광 조사를 행하여, 2개의 박막트랜지스터의 소스 및 드레인영역의 어닐을 행하는 경우, 어닐효과의 차이를 시정할 수 있다. 즉, 얻어진 n채널형 및 p채널형 박막트랜지스터의 전기적 특성이 차이를 시정할 수 있다.
도 2d에 나타낸 상태가 얻어진 후, 도 3a에 나타낸 바와 같이 층간절연막(132)을 4000 Å의 두께로 성막한다. 이 층간절연막(132)은 산화규소막, 산화질화 규소막, 질화규소막, 다른 다층구조의 막중 어느 것으로도 형성될 수 있다. 이들 규화막의 성막방법으로서는 플라즈마 CVD법이나 열CVD법이 이용될 수 있다.
다음에, 콘택트 홀을 형성하고, n채널형 박막트랜지스터(NTFT)의 소스전극(133)과 드레이전극(134)을 형성하는 동시에, p채널형 박막트랜지스터(PTFT)의 소스전극(135)과 드레인전극(136)을 형성한다. 그리하여, 도 3b에 나타낸 상태가 얻어진다.
여기서, n채널형 박막트랜지스터의 드레인전극(134)과 p채널형 박막트랜지스터의 드레인전극(136)을 접속하기 위해, 패터닝을 행하고, 2개의 박막트랜지스터의 게이트전극(11, 12)끼리를 접속하면, CMOS 구조가 실현된다.
도 3b에 나타내는 CMOS 구조를 가지는 구성에서, n 채널형 박막트랜지스터쪽에 저농도 불순물영역(122, 124)이 배치되어 있는 것을 볼 수 있다.
저농도 불순물영역(122, 124)은 다음과 같은 효과를 가진다.
- 오프 전류를 줄인다.
- 핫 캐리어(hot carrier)에 의한 박막트랜지스터의 열화를 방지한다.
- 소스와 드레인 사이의 저항을 증가시켜 n채널형 박막트랜지스터에서의 캐리어 이동도를 감소시킨다.
일반적으로 도 3b에 나타낸 바와 같은 CMOS 구조로 하는 경우, n채널형 박막 트랜지스터와 p채널형 박막트랜지스터 사이의 특성의 차이가 문제가 된다. 예를 들어, 본 실시예에서와 같은 결정성 규소막을 사용한 경우에 있어서, n채널형 박막 트랜지스터의 캐리어 이동도는 100~150 Vs/㎠ 정도이지만, p채널형 박막트랜지스터의 캐리어 이동도는 30~80 Vs/㎠ 정도밖에 얻어지지 않는다. 또한, n채널형 박막트랜지스터에는, 핫 캐리어에 의한 열화의 문제가 있고, 이러한 문제는 p채널형 박막트랜지스터에서는 문제가 되지 않는다. 일반적으로, CMOS 회로에서는 낮은 오프 전류 특성이 특별히 요구되지 않는다.
이러한 상황에서, n채널형 박막트랜지스터측에 저농도 불순물영역(122, 124)을 배치하는 구성으로 하는 것으로 이하의 이점을 얻을 수 있다. 즉, CMOS 구조에서, n채널형 박막트랜지스터의 캐리어 이동도를 감소시키고, 그의 열화를 방지함으로써, p채널형 박막트랜지스터와의 총합적인 특성의 밸런스를 달성하여, CMOS 회로의 특성을 향상시킬 수 있다.
또한, 이 CMOS구조에서는, 도 1e, 도 2b 및 도 2c에 나타낸 불순물 이온 주입공정에서, 반도체층(활성층)이 게이트 절연막을 구성하는 산화규소막(103)으로 덮혀 있는 것이 중요하다. 이 상태에서 불순물 이온 주입을 행하면, 반도체층의 표면의 손상이나 오염을 억제할 수 있다. 이것은 생산수율과 얻어지는 장치의 신뢰성을 향상시키는데 큰 기여를 한다.
또한, 본 실시예에 의하면, 전체 공정에 걸쳐 극히 높은 도즈량으로 불순물 이온을 주입하는 것이 아니기 때문에, 마스크로 하는 포토레지스트의 변질이나 그것에 기인하는 불량공정의 발생확률을 낮추는 것이 가능하다.
[제2 실시예]
본 실시예는, 박막트랜지스터로 구성된 CMOS 구조에서 n채널형 박막트랜지스터에만 오프셋 게이트영역을 배치한 구성을 나타낸다. 본 실시예에서의 오프셋 게이트영역은 제1 실시예에서 설명한 오프셋 게이트영역과는 달리 다공질의 양극산화막을 이용하여 형성하는 것이다(제1 실시예에서 오프셋 게이트영역은 최종적으로 잔존하는 얇고 치밀한 양극산화막을 이용하여 형성된다).
오프셋 게이트영역은, LDD 영역으로 대표되는 저농도 불순물영역과 같이 일반적으로 다음과 같은 효과를 갖는다.
- 오프 전류를 줄인다.
- 소스와 드레인 사이의 저항을 증가시키므로 n채널형 박막트랜지스터의 캐리어 이동도를 감소시킨다.
- 핫 캐리어에 의한 n채널형 박막트랜지스터의 열화를 억제한다.
도 5a~도 5d에 본 실시예의 CMOS 구조를 갖는 박막트랜지스터회로의 제작공정을 나타낸다. 먼저, 도 1a~도 1e에 나타낸 것과 동일한 공정에 의해 도 5a에 나타낸 상태를 얻는다.
도 5a에서 부호 500은 게이트전극 주위에 형성된 치밀한 양극산화막을 나타낸다. 이 양극산화막(500)의 두께는 500~4000 Å의 범위로 제어될 수 있다. 본 실시예에서는, 양극산화막(500)의 두께를 600 Å으로 하였다.
도 5a에서 부호 505와 506으로 나타낸 다공질의 양극산화막의 두께는 2000~4000 Å으로 하였다. 양극산화막(505)의 두께에 의해, 후에 형성되는 오프셋 게이트영역의 칫수가 대략 결정된다. 또한, 제1 실시예에서도 설명한 바와 같이 정확하게는 이 다공질의 양극산화막 내측의 치밀한 양극산화막(500)의 두께도 오프셋 게이트영역의 칫수에 영향을 주지만, 그 양극산화막(500)의 두께가 600 Å 정도밖에 되지 않기 때문에, 여기서는 그의 존재가 무시된다.
이 상태에서, 인 이온을 플라즈마 도핑법이나 이온 도핑법에 의해 0.2×1015~5×1015/㎠, 바람직하게는, 1×1015~2×1015/㎠의 도즈량으로 주입한다. 이러한 도즈량으로 인 이온이 영역(501~504)에 고농도로 주입된다. 이것은 영역(501~504)이 고농도 불순물영역이 된다는 것을 의미한다.
그후, 다공질의 양극산화막(505, 506)을 제거하여, 도 5b에 나타낸 상태를 얻는다. 여기서, 부호 507과 508로 나타낸 영역은 인 이온이 주입되지 않은 영역이다.
다음에, 도 5c에 나타낸 바와 같이, n채널형 박막트랜지스터이 구성되는 쪽의 소자에 레지스트 마스크(509)를 형성하고, 붕소 이온을 주입한다. 이 붕소 이온의 주입은 플라즈마 도핑법 또는 이온 도핑법에 의해 0.2×1015~1×1015/㎠, 바람직하게는 1×1015~2×1015/㎠의 도즈량으로 행해진다.
이 공정의 결과로, 부호 510, 511, 513 및 514로 나타낸 영역은 n형 불순물 영역이 되고, 부호 512로 나타낸 영역은 실질적으로 진성인 채널형성영역이 된다. 또한, 제1 실시예에서 설명한 바와 같이, 511로 나타낸 영역은 소스영역으로 작용하고, 513으로 나타낸 영역은 드레인영역으로 작용하며, 510과 514로 나타낸 영역은 각각 소스영역(511) 및 드레인영역(513)과 전기적으로 접촉하는 접촉 패드로서 작용한다. 소스영역(511) 및 드레인영역(513)은 모두 붕소 이온이 주입되기 전에는 실질적으로 진성인 영역이였기 때문에, 이들 영역은 도 5c의 공정에서의 붕소 이온의 주입에 의해 용이하게 p형 영역으로 될 수 있다. 따라서, 이 공정에서의 붕소 이온의 도즈량을 최저로 필요로 하는 도즈량으로 할 수 있다.
이상과 같이 하여, p채널형 박막트랜지스터의 소스영역(511), 채널형영역(512), 드레인영역(513) 및 접촉 패드(510, 514)를 자기정합적으로 형성할 수 있다.
그 다음, 레지스트 마스크(509)를 제거하여, 도 5d에 나타낸 상태를 얻는다. 여기서, 부호 501로 나타낸 영역이 n채널형 박막트랜지스터의 소스영역이고, 502로 나타낸 영역이 n채널형 박막트랜지스터의 드레인영역이고, 516으로 나타낸 영역이 n채널형 박막트랜지스터의 채널형성영역이다. 또한, 부호 515 및 517로 나타낸 영역은, 게이트전극으로부터의 전계가 인가되지 않고 소스영역 또는 드레인영역으로서도 기능하지 않는 오프셋 게이트영역이 된다. 이 오프셋 게이트영역(515, 517)은 소스영역(501)과 채널형성영역(516) 사이, 특히 드레인영역(502)과 채널형성영역(516) 사이에서의 전계강도를 완화시키는 작용을 한다. 이들 오프셋 게이트 영역(515, 517)은 다공질의 양극산화막(505)을 이용하여 자기정합적으로 형성된다.
한편, p채널형 박막트랜지스터에 있어서는, 오프셋 게이트영역이 존재하지 않는다(정확하게는 오프셋 게이트영역이 최종적으로 잔존하는 치밀한 양극산화막에 의해 형성될지라도, p채널형 박막트랜지스터에서의 오프셋 게이트영역의 존재는 그의 칫수가 아주 작으므로 무시된다).
이러한 구성은, 제1 실시예에서도 설명한 바와 같이, n채널형 박막트랜지스터의 캐리어 이동도를 실질적으로 감소시키고, 그의 특성의 열화를 억제하는 구성으로 되어, CMOS 구조의 n채널형 박막트랜지스터와 p채널형 박막트랜지스터 사이의 밸런스를 개선하는 것으로 할 수 있다.
[제3 실시예]
본 실시예는 제1 실시예의 변형된 형태에 관한 것이다. 구체적으로는, 도 2b에 나타낸 인 이온 주입공정과 도 2c에 나타낸 붕소 이온 주입공정의 공정순서를 서로 바꾼 것이다. 이와 같이 공정순서를 바꾸어도 제1 실시예와 동일한 효과가 얻어진다. 이것은 인 이온의 농도제어와 붕소 이온의 농도제어를 독립적으로 행할 수 있다는 것을 의미한다.
[제4 실시예]
본 실시예는 제1 실시예의 다른 변형된 형태에 관한 것이다. 구체적으로는, 도 1e에 나타낸 인 이온을 높은 도즈량으로 주입하는 공정(헤비(heavy) 도핑)과 도 2b에 나타낸 인 이온을 낮은 도즈량으로 주입하는 공정(라이트(light) 도핑)의 공정순서를 서로 바꾼 것이.
본 실시예의 설명은 도 1a~도 1e, 도 2a~도 2d 및 도 3a~도 3b를 그대로 인용하여 설명하기 때문에, 여기서 사용되는 부호는 제1 실시예에서 사용된 것과 동일하다.
제1 실시예에 따라 도 1e에 나타낸 상태를 얻은 후, 이 상태에서 인 이온을 주입한다. 이때, 이온 주입 조건은 제1 실시예의 도 2b에 나타낸 라이트 도핑과 동일한 조건으로 한다. 따라서, 이때 형성되는 불순물이 주입된 영역(116~119)은 제1 실시예에서 설명한 것보다도 낮은 농도를 갖는다.
다음에, 도 2a에서와 동일한 방식으로 p채널형 박막트랜지스터를 구성하는 소자부분을 덮도록 레지스트 마스크(120)를 형성하고, 도 2b에 나타낸 바와 같이 인 이온을 주입한다. 이때, 이온 주입 조건은 제1 실시예의 도 1e에 나타낸 헤비 도핑과 동일한 조건으로 한다. 따라서, 이때 형성되는 영역(122, 124)은 제1 실시예에서 설명한 것보다도 높은 농도를 갖는다.
이후는, 제1 실시예와 동일한 방식으로 n채널형 및 p채널형 박막트랜지스터가 형성된다.
본 실시예에 의하면, 라이트 도핑후에 헤비 도핑을 행한다고 하는 점에서, n채널형 및 p채널형 박막트랜지스터의 반도체층(104, 105)의 이온 주입에 의한 손상이 동일하게 된다. 이것은, 도 2d에 나타낸 것과 동일한 상태에서 레이저광 조사를 행하여 2개의 박막트랜지스터의 소스 및 드레인영역의 어닐을 행하는 경우, 그의 어닐효과의 차이를 시정할 수 있다는 것을 의미한다. 즉, 얻어진 n채널형 박막 트랜지스터와 p채널형 박막트랜지스터 사이의 특성의 차이를 시정할 수 있다.
또한, 본 실시예의 n채널형 박막트랜지스터의 LDD 영역(124)에서의 불순물 농도는 제1 실시예와는 다르다, 본 실시예에서는, 제1 실시예에서보다도 고농도로 불순물 이온이 주입되기 때문에, 저항이 낮게 되고, 따라서, 온(ON) 전류 특성을 중시하는 경우에 있어서 효과적인 CMOS 구조가 제공된다.
[제5 실시예]
본 실시예는, n채널형 박막트랜지스터의 스레시홀드 전압을 제어하기 위해 n채널형 박막트랜지스터의 채널영역의 도전형을 약한 p형으로 하는 구성에 관한 것이다.
본 실시예의 제작공정은 도 1a~도 1e, 도 2a~도 2d 및 도 3a~도 3b에 나타낸 제1 실시예의 것과 기본적으로 같다. 본 실시예가 제1 실시예와 다른 것은, 반도체층(104, 105)을 구성하기 위한 출발막인 비정질 규소막의 성막시에 원료가스중에 디보란(B2H6)을 미량으로 첨가하는 것이다. 디보란의 실제 첨가량은 얻어지는 n채널형 박막트랜지스터의 원하는 스레시홀드 전압 특성을 감안하여 결정된다. 보다 구체적으로는, 디보란의 첨가량은, 최종적으로 채널형성영역중에 잔류하는 붕소 원소의 농도가 1×1017~5×1017/㎠ 정도가 되도록 결정된다.
본 실시예는, 미량 첨가한 붕소 이온의 작용에 의해 인위적으로 스레시홀드 전압을 제어하는 것이 가능하게 된다는 점에서 유리하다.
[제6 실시예]
상기한 제5 실시예에서는 n채널형 박막트랜지스터의 스레시홀드 전압을 제어하기 위해 n채널형 박막트랜지스터의 채널형성영역의 도전형을 약한 p형으로 하는 예를 나타내었다. 그러나, 제3 실시예에 나타낸 경우에는 p채널형 박막트랜지스터의 스레시홀드 전압을 자유롭게 제어하는 것은 불가능하다.
이 문제를 해결하기 위해, 본 실시예에서는, 도 1a에 나타낸 상태, 또는 도 1a의 상태 전 게이트 절연막(103)이 형성되기 전의 상태에서 반도체층(104) 및/또는 반도체층(105)에 선택적으로 불순물 이온을 주입한다.
예를 들어, 게이트 절연막(103)이 형성되기 전의 상태에서 반도체층(105)을 마스크하고, 반도체층(104)에 소정의 도즈량으로 붕소 이온을 주입하여, 이 반도체층(104)을 필요로 하는 약한 p형으로 한다. 다음에, 반도체층(104)을 마스크하고, 반도체층(105)에 소정의 도즈량으로 인 이온을 주입하여, 이 반도체층(105)을 필요로 하는 약한 n형으로 한다.
이와 같이 함으로써, n채널형 및 p채널형 박막트랜지스터의 스레시홀드 전압을 서로 독립적으로 제어할 수 있는 구성이 실현된다.
본 실시예에 나타낸 바와 같이 반도체층(104) 및/또는 반도체층(105)에 불순물 이온을 주입한 후, 가열처리 또는 레이저광 조사에 의해 어닐을 행하는 것이 바람직하다. 이 어닐은, 주입된 불순물 이온의 활성화와 불순물 이온의 주입에 의해 받게 되는 손상을 회복시키는데 효과가 있다.
[제7 실시예]
본 실시예는, 제1 실시예에 나타낸 구성에서 저농도 불순물영역(122, 124) (도 2b)에 추가하여 오프셋 게이트영역을 형성한 구성에 관한 것이다.
일반적으로, 오프셋 게이트영역도 핫 캐리어에 의한 열화를 억제하고, 오프전류를 줄이며, 소스와 드레인 사이의 저항의 증가에 의해 캐리어 이동도를 실질적으로 저하시키는 작용을 가진다. 즉, 오프셋 게이트영역은 LDD 영역으로 대표되는 저농도 불순물영역과 동일한 작용을 가진다.
도 6a~도 6d에 본 실시예의 CMOS 구조를 갖는 박막트랜지스터의 제작공정을 나타낸다. 달리 언급하지 않는 한, 본 실시예의 기본적인 제작공벙은 도 1a~도 1e, 도 2a~도 2d 및 도 3a~도 3b에 나타낸 제1 실시예와 동일하다. 또한, 도 6a~도 6d에서 사용된 부호는 도 1a~도 1e, 도 2a~도 2d 및 도 3a~도 3b도에 사용된 것과 동일하다.
제1 실시예와 비교하여 본 실시예에서 특징으로 하는 것은, 도 6a에 나타낸 바와 같이 게이트전극(11, 12)의 표면을 덮도록 형성되는 치밀한 양극산화막(601, 602)의 두께를 두껍게 하는 것이다. 구체적으로는, 이 치밀한 양극산화막(601, 602)의 두께를 2000~4000 Å으로 한다. 이 두께는 더 두껍게 할 수도 있지만, 이 경우 양극산화시의 인가 전압이 300 V 이상의 고전압으로 되어, 재현성 및 안전성에 문제가 생긴다.
이들 치밀한 양극산화막(601, 602)은 원하는 막두께에 따라 인가 전압을 변하시키는 것을 제외하고는 제1 실시예에서 설명한 것과 기본적으로 동일한 방법으로 성막된다. 막두께와 인가 전압 사이에는, 인가 전압을 높게 하면 양극산화막의 막두께가 두껍게 되는 관계가 있다.
다음에, 도 6b에 나타낸 바와 같이 p채널형 박막트랜지스터를 구성하는 쪽의 소자를 덮도록 레지스트 마스크(120)를 형성하고, 이 상태에서 인 이온을 주입한다. 인 이온 주입조건은 제1 실시예의 경우와 동일하다. 이 불순물 이온의 주입에 의해, n채널형 박막트랜지스터의 소스영역(121), 드레인영역(125) 및 채널형성영역(123)이 자기정합적으로 형성되고, 또한, 저농도 불순물영역(122, 124)이 형성된다. 여기서, 저농도 불순물영역(124)이 LDD 영역이 된다.
또한, 채널로서 기능하지 않고, 소스 및 드레인영역으로서도 기능하지 않는 영역이 1쌍의 오프셋 게이트영역(603)이 채널형성영역(123)의 양측에 형성된다. 이 오프셋 게이트영역(603)의 칫수는 도 6a의 공정에서 게이트전극(11)의 표면에 형성된 치밀한 양극산화막(601)의 두께에 따라서 대략 결정된다.
도 6b에 나타낸 공정의 종료후, 레지스트 마스크(120)를 제거하고, n채널형 박막트랜지스터를 구성하는 쪽의 소자를 덮도록 다른 레지스트 마스크(126)를 형성한 후, 제1 실시예에서와 동일한 도핑 조건을 붕소 이온을 주입한다. 이 상태가 도 6c에 나타내어져 있다. 이 공정의 결과로, p채널형 박막트랜지스터의 소스영역(128), 드레인영역(130) 및 채널형성영역(129)이 자기정합적으로 형성되고, 또한, 접촉 패드(127, 131)가 형성된다. 또한, 양극산화막(602)의 두께에 대응하여, 1쌍의 오프셋 게이트영역(604)이 도 6c에 나타낸 바와 같이 형성된다.
그 다음, 레지스트 마스크(126)를 제거하여, 도 6d에 나타낸 상태를 얻고, 레이저광 조사에 의한 어닐을 행한다.
본 실시예의 CMOS 구조에 따르면, 좌측의 n채널형 박막트랜지스터(NTFT)는 저농도 불순물영역(122, 124)과 오프셋 게이트영역(603)을 병용한 구성이 된다. 본 발명자들은 이들 저농도 불순물영역과 오프셋 게이트영역을 합쳐 HRD(high resistive drain) 영역이라고 부른다. 또한, 우측의 p채널형 박막트랜지스터(PTFT)는 저농도 불순물영역을 가지고 있지 않지만, 오프셋 게이트영역(604)을 가진 구성으로 할 수 있다.
치밀한 양극산화막(601, 602)의 두께를 얇게 할수록 오프셋 게이트영역(603, 604)의 기능도 감소하게 되고, 결국 제1 실시예와 동일한 구조가 얻어진다.
그러나, 오프셋 게이트영역(603, 604)의 폭이 어느 정도이면, 즉, 양극산화막(601, 602)의 두께를 어느 정도 이상으로 하면, 오프셋 게이트영역으로서 동작할 수 있는 영역을 형성할 수있는가에 관해서, 명확한 경계는 없다. 따라서, 제1 실시예에 나타낸 바와 같은 구성의 경우에서도, 오프셋 게이트영역의 효과가 무시될 수 있을지라도, 오프셋 게이트영역이 소스영역과 채널형성영역 사이와 드레인영역과 채널형성영역 사이에 존재한다고 말 할 수 있다.
[제8 실시예]
본 실시예는, 유리기판상에 액티브 매트릭스영역과 이 액티브 매트릭스영역을 구동하는 주변구동회로를 집적화한 구성에 관한 것이다.
일반적으로, 집적화된 액티브 매트릭스형 액정표시장치를 구성하는 한쪽 기판은 이하와 같은 구성을 가지고 있다. 즉, 액티브 매트릭스영역에는, 매트릭스상(狀)으로 배치된 다수의 화소들 각각에 스위칭용의 박막트랜지스터가 적어도 하나 배치되고, 이 액티브 매트릭스영역을 구동하기 위한 주변회로가 액티브 매트릭스영역의 주위에 배치되어 있다. 그리고, 이들 회로는 모두 1매의 유리기판(또는 석영기판)상에 집적화되어 있다.
이러한 구성에 본 발명을 이용하면, 화소영역에는 낮은 오프 전류 특성을 갖는 n채널형 박막트랜지스터가 배치되고, 주변회로를 높은 특성을 갖는 CMOS 회로로 구성할 수 있다.
즉, 본 실시예는, 도 1a~도 1e, 도 2a~도 2d 및 도 3a~도 3b에 나타낸 CMOS 구조로 주변회로를 구성하고, 동시에 이들 도면의 좌측의 n채널형 박막트랜지스터를 액티브 매트릭스영역에 배치하는 구성을 제공한다.
액티브 매트릭스영역에 배치되는 박막트랜지스터는 화소전극에 보유된 전하를 소정 시간 유지할 필요가 있기 때문에 그의 오프 전류를 가능한 한 낮게 하는 것이 바람직하다. 따라서, 도 3b의 좌측에 나타낸 저농도 불순물영역(122, 124)을 가진 n채널형 박막트랜지스터가 이 목적에 가장 적합한 것이 된다.
한편, 주변구동회로를 구성하는데에는 CMOS 회로가 많이 사용된다. 그의 특성을 향상시키기 위해서는, CMOS 회로를 구성하는 n채널형 박막트랜지스터와 p채널형 박막트랜지스터 사이의 특성의 밸런스를 달성하는 것이 필요하다. 이러한 목적을 위해서는, 도 1a~도 1e, 도 2a~도 2d 및 도 3a~도 3b의 제1 실시예에 나타낸 바와 같은 CMOS 구조가 가장 적합하다.
본 실시예의 구성에 의해, 액티브 매트릭스영역의 n채널형 박막트랜지스터회로와 주변구동회로 각각에 바람직한 특성을 갖는 집적화된 액티브 매트릭스형 액정 표시장치를 얻을 수 있다.
본 실시예에서는, n채널형 박막트랜지스터로서, 저농도 불순물영역(LDD 영역)을 가진 박막트랜지스터를 이용하는 예를 나타내었으나, n채널형 박막트랜지스터로서, 제2 실시예에서 설명한 것과 같은 오프셋 게이트영역을 가진 박막트랜지스터를 이용하여도 좋다. 또한, 제7 실시예에서 설명한 바와 같은 HRD 영역을 가진 n채널형 박막트랜지스터를 이용하여도 좋다.
본 실시예의 다른 변형예에서는, 액티브 매트릭스영역에 배치되는 박막트랜지스터를 n채널형 박막트랜지스터 대신에 p채널형 박막트랜지스터로 할 수도 있다. 이 경우, p채널형 박막트랜지스터가 열화에 높은 저항을 갖기 때문에, 신뢰성이 높은 화상표시영역을 얻을 수 있는 이점이 있다.
[제9 실시예]
제1 실시예에서, 비정질 규소막을 결정화시킬 때 결정화를 촉진시키는 금속 원소(본 실시예에서는 이 금속원소로서 니켈을 예로 든다)를 이용할 수 있다고 설명하였다. 그러나, 이 경우, 결정화 후의 결정성 규소막중에는 니켈이 잔류하는 것으로 밝혀졌다.
이 니켈은 활성층에 어느 농도 이상(본 발명자들의 연구에 의하면 5×1019개/㎠ 이상) 함유되면, 박막트랜지스터로서의 전기적 특성에 나쁜 영향을 끼친다.
그래서, 본 실시예에서는, 박막트랜지스터의 활성층을 구성하는 결정성 규소막에 잔존한 금속원소를 제거하는 기술을 이용한 예에 관하여 설명한다. 이하, 본 실시예를 도 7a~도 7e를 참조하여 상세히 설명한다.
먼저, 절연표면을 가진 기판(701)을 준비한다. 기판(701)은 높은 내열성을 가져야 한다. 이것은 본 실시예에 따라 결정성 규소막을 형성하는 경우 처리온도가 1000℃ 이상이 되는 경우가 있기 때문이다.
본 실시예에서는, 기판(701)으로서 석영기판을 사용하고, 그 기판 위에 버퍼(buffer)층으로서 산화질화규소막(702)을 스퍼터링법에 의해 3000 Å의 두께로 성막한다.
다음에, 비정질 규소막(703)을 플라즈마 CVD법 또는 감압 열CVD법에 의해 500 Å의 두께로 성막한다. 성막 가스로서는, 예를 들어, 실란(SiH4) 또는 디실란(Si2H6)을 사용하면 좋다. 감압 열CVD법에 의해 비정질 규소막(703)을 성막한 경우, 후의 결정화시에 핵발생율이 작기 때문에 결정입경을 크게 하는데 편리하다.
비정질 규소막(703)을 성막한 후, 산소분위기중에서 자외광을 조사하여, 비정질 규소막(703)의 표면에 극히 얇은 산화막(도시하지 않음)을 형성한다. 이 산화막은, 후에 설명되는 용액도포 공정에서 니켈을 도입할 때의 용액의 습윤성을 개선시키기 위한 것이다.(도 7a)
다음에, 소정의 농도로 니켈을 함유하는 니켈염 용액을 적하(滴下)하여, 수막(水膜)(704)을 형성한다(도 7b). 후의 가열공정에서의 불순물의 잔류를 고려하면, 니켈염 용액으로서는 질산니켈염 용액을 사용하는 것이 바람직하다. 초산니켈염 용액을 사용할 수도 있지만, 초산니켈염 용액은 탄소를 함유하고 있고, 이것이 후의 가열공정에서 탄화하여 규소막중에 잔류할 수 있기 때문에 바람직하지 않다.
도 7b에 나타낸 상태에서, 스피너(spinner)를 사용하여 스핀 코팅을 행하여, 수막(704)이 골고루 퍼지게 함으로써, 수막(704)에 함유된 니켈원자가 비정질 규소막(703)상에 형성된 산화막(도시하지 않음)과 직접 접촉하여 유지되게 한다.
다음에, 불활성 분위기중에서 450℃, 1시간 정도의 탈수소화를 행한 후, 500~700℃, 대표적으로는, 550~600℃의 온도에서 1~24시간의 가열처리를 하여 비정질 규소막(703)을 결정화시킨다. 이렇게 하여, 결정성 규소막(705)이 얻어진다.(도 7c)
니켈원자는 비정질 규소막(703)을 덮는 산화막(도시하지 않음)과 직접 접촉하여 유지된 상태로부터 그 산화막을 통하여 비정질 규소막(703)속으로 확산하여, 결정화를 촉진시키는 촉매로서 기능한다. 구체적으로는, 니켈은 규소와 반응하여 실리사이드를 형성하고, 이것이 핵이 되어 결정화가 진행한다. 이때 도입하는 니켈의 농도는 용액도포 공정에서 니켈염 용액의 농도를 조절함으로써 용이하게 제어될 수 있다.
가열처리에 의한 결정화를 행한 후에, 레이저광 또는 그것과 동등한 에너지를 가진 강광(强光)을 조사하여 결정성 규소막(705)의 결정성을 개선시키면 효과적이다. 이러한 처리에 의해, 가열처리 후에 여전히 남아 있는 작은 아모르퍼스 부분들을 완전히 결정화시킬 수 있다.
다음에, 이렇게 하여 얻어진 결정성 규소막(705)에 대하여 추가로 고온의 가열처리를 행한다. 구체적으로는, 이 가열처리의 온도범위는 700~1200℃, 대표적으로는, 800~1000℃로 하고, 처리시간은 1~12시간, 대표적으로는, 6시간으로 한다. 또한, 이때, 가열처리 분위기는 할로겐원소(본 실시예에서는 염소(Cl)를 사용함)를 함유하는 분위기로 하는 것이 중요하다.(도 7d)
본 실시예의 특징은, 할로겐원소를 함유하는 분위기에서 가열처리를 실시함으로써, 결정성 규소막(705)중에 남아 있는 니켈원자를 제거하는 점에 있다. 즉, 이 가열처리는, 할로겐원소의 게터링효과를 이용하여, 결정성 규소막(705)상에 형성된 열산화막(706)속으로 잔류 니켈원자를 흡수시켜 고정시키기 위한 것이다.
본 실시예에서 사용된 할로겐원소를 함유하는 분위기는 다음과 같이 준비되었다. 먼저, 질소분위기에 10 체적%의 농도로 산소를 함유시킨 다음, 산소에 대하여 3 체적%의 염산(HCl)을 도입하였다. 이 분위기에서, 950℃, 6시간의 가열처리(도 7d)를 행하였다. 산소 농도를 낮게 한 이유는, 산소 농도가 높으면 산화막(706)의 형성 속도가 너무 빨라 충분한 게터링효과를 얻을 수 없기 때문이다.
본 실시예에서는, 할로겐원소로서 염소(Cl)를 선택하고, 그의 도입방법으로서는, HCl가스를 이용하는 예를 나타내었으나, 할로겐원소를 함유하는 분위기를 만들기 위해 사용되는 그 이외의 가스로서, 예를 들어, 불화수소(HF), 브롬화수소(HBr), 염소(Cl2), 불소(F2), 브롬(Br2)으로부터 선택된 한 종류 또는 다수 종류의 가스가 사용될 수 있다. 또한, 일반적으로 할로겐의 수산화물을 사용하는 것도 가능하다.
어떠한 경우에도, 도 7d에 나타낸 가열처리중에, 결정성 규소막(705)에 남아 있는 니켈원자가 열산화막(706)으로 게터링된다. 그 결과, 결정성 규소막(705) 내부의 니켈원자가 제거되어, 니켈원자를 거의 함유하지 않는 결정성 규소막(707)이 얻진다.
또한, 이 가열처리는 비교적 높은 온도(950℃)에서 행해지기 때문에, 전위 및 적층결함과 같은 결정 결함이 거의 소멸하고, 규소원자 끼리의 재결합이 달성됨에 따라 규소원자의 댕글링 본드(dangling bond)가 제거된다. 또한, 채워지지 않은 댕글링 본드가 결정성 규소막(707)에 함유된 수소 및 할로겐원자에 의해 종단된다. 이것은, 결정성 규소막(707)에는 수소와 할로겐원소가 존재한다는 것을 의미한다.
다음에, 도 7d에 나타낸 공정이 종료된 후, 게터링 사이트(site)로서 작용하였던 열산화막(706)을 제거한다. 이것은 니켈원자가 결정성 규소막(707)속으로 다시 확산되는 것을 방지하기 위해 행해진다.
다음에, 상기 공정에 따라 형성된 결정성 규소막(707)을 섬형상으로 패터닝 하여, n채널형 박막트랜지스터의 반도체층(708)과 p채널형 박막트랜지스터의 반도체층(709)을 형성한다.(도 7e)
그 후는, 제1 실시예에 따라 n채널형 및 p채널형 박막트랜지스터를 완성할 수 있다.
이렇게 하여 형성된 박막트랜지스터는 반도체층(708, 709)에 금속원소(본 실시예에서는 니켈)를 거의 함유하지 않기 때문에 금속원소의 영향에 의해 열화 또는 특성 악화의 염려가 없다. 즉, 본 실시예는 높은 신뢰성을 가지는 박막트랜지스터를 사용하여 액티브 매트릭스영역이나 주변구동회로를 구성할 수 있게 한다.
[제10 실시예]
본 실시예는, 제9 실시예의 구성에서 여전히 남아 있을 수 있는 니켈원자를 추가로 제거하는 방법에 관한 것이다.
본 실시예에서는, 니켈을 사용하는 결정화 공정에 의해 얻어진 결정성 규소막에 대하여, 할로겐원소를 함유하는 산화분위기에서 가열처리를 행하여, 열산화막을 형성한다. 이 열산화막은 니켈원자를 흡수하기 때문에, 결국 결정성 규소막보다 높은 농도의 니켈원자를 함유하게 된다.
열산화막의 형성후, 그 열산화막을 제거한다. 이것에 의해, 결정성 규소막에 남아 있는 니켈원자의 농도를 크게 줄일 수 있다. 규소의 결정화를 촉진시키는 니켈 이외의 금속원소를 사용하여서도, 동일한 효과를 얻을 수 있다.
이하, 본 실시예를 더 구체적으로 설명한다. 여기서는, 3 체적%의 염산(HCl)을 함유하는 산소분위기에서 니켈을 사용하는 결정화 공정에 의해 얻어진 결정성 규소막을 가열처리하여 열산화막을 형성한다.
그 열산화막의 두께는 200 Å보다 작지 않는 것이 바람직하다. 이렇게 하면, 결정성 규소막에 남아 있는 니켈원자의 농도를 줄일 수 있다.
가열처리중에 열산화막의 형성을 위해 불안정한 규소성분이 소모되기 때문에, 결정성 규소막중의 결함이 감소될 수 있고, 그의 결정구조의 질이 개선된다.
본 발명에 의해, 다음과 같은 효과를 얻을 수 있다.
(1) 전체 공정에 걸쳐 불순물의 헤비 도핑을 행할 필요가 없기 때문에, 포토 레지스트의 변질의 문제를 회피할 수 있다.
(2) n채널형 박막트랜지스터에만 저농도 불순물영역을 형성함으로써 오프 전류를 줄일 수 있다.
(3) n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 조합시켜 CMOS 구조를 구성할 경우에, 양 박막트랜지스터의 특성 차이를 시정하여 밸런스를 얻을 수 있다.
(4) p형 도전성을 부여하는 불순물 이온을 주입할 때, 채널영역에 인접한 영역이 실질적으로 진성이기 때문에 p-i 접합의 형성이 용이하고 활성층의 손상을 최소화할 수 있다.
(5) 불순물 이온의 주입시에, 활성층이 산화규소막 등의 절연막으로 덮혀 있기 때문에 오염과 표면 손상의 문제가 피해 질 수 있다.
Claims (20)
- n채널형 박막트랜지스터와 p채널형 박막트랜지스터로 이루어진 반도체장치에 있어서, 상기 n채널형 박막트랜지스터를 형성하는, 절연표면상의 제1 섬형상 반도체 영역이 적어도 제1 소스영역과 제1 드레인영역 및 그 영역들 사이의 제1 채널영역을 가지고 있고, 상기 p채널형 박막트랜지스터를 형성하는, 절연표면상의 제2 섬형상 반도체영역이 적어도 제2 소스영역과 제2 드레인영역 및 그 영역들 사이의 제2 채널영역을 가지고 있으며, 상기 p채널형 박막트랜지스터가 아니라, 상기 제1 섬형상 반도체영역의 상기 n채널형 박막트랜지스터에만 저농도 불순물영역이 제공되어 있고, 상기 p채널형 박막트랜지스터가, 그의 상기 제2 소스영역 및 상기 제2 드레인영역과 접촉하여 있고 n형 불순물과 p형 불순물 모두가 도핑되어 있는 1쌍의 부분을 추가로 포함하고, 상기 p채널형 박막트랜지스터의 상기 제2 소스영역 및 상기 제2 드레인영역에, 한가지 도전형을 부여하는 불순물로서 p형 불순물만이 도핑되어 있는 것을 특징으로 하는 반도체장치.
- 적어도 p채널형 박막트랜지스터와 n채널형 박막트랜지스터를 가지는 반도체장치에 있어서, 상기 반도체장치가, 절연표면상에 형성된 적어도 제1 및 제2 섬형상 반도체 영역과, 그 제1 및 제2 섬형상 반도체영역을 덮는 절연막과, 그 절연막을 사이에 두고 상기 섬형상 반도체영역들 각각의 위에 형성된 게이트전극을 포함하고, 상기 n채널형 박막트랜지스터를 형성하는 상기 제1 섬형상 반도체영역이, 상기 게이트전극 아래의 제1 채널형성영역과, 그 제1 채널형성영역에 인접한 1쌍의 제1 오프셋영역, 및 그 오프셋영역들에 인접한 제1 소스영역 및 제1 드레인영역을 포함하고, 상기 p채널형 박막트랜지스터를 형성하는 상기 제2 섬형상 반도체영역이, 상기 게이트전극 아래의 제2 채널형성영역과, 그 제2 채널형성영역에 인접한 1쌍의 제2 오프셋영역과, 그 제2 오프셋영역들에 인접하여 있고 p형 불순물만을 포함하며 상기 제2 채널형성영역에 직접 접촉하여 있는 제2 소스영역 및 제2 드레인영역과, 상기 제2 소스영역 및 제2 드레인영역에 각각 인접하여 있고 n형 불순물과 p형 불순물을 함유하는 1쌍의 부분을 포함하며, 상기 제1 오프셋영역이 상기 제2 오프셋영역보다 긴 폭을 가지는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 p채널형 박막트랜지스터를 형성하는 상기 제2 섬형상 반도체영역의 상기 제2 소스영역 및 상기 제2 드레인영역이, n형 불순물 및 p형 불순물을 포함하는 상기 1쌍의 부분들중의 하나와 상기 제2 채널형성영역과의 사이에 각각 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, n형 불순물과 p형 불순물을 포함하는 상기 부분들이 상기 제2 소스영역 및 상기 제2 드레인영역에 대한 접속 전극으로서만 기능하도록 제공된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1 채널형성영역이 p형 불순물을 포함하고, 상기 제2 채널형성영역이 n형 불순물을 포함하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체장치가, 상기 n채널형 및 p채널형 박막트랜지스터들 각각의 상기 게이트전극의 측면에 형성된 절연막과, 그 절연막 아래에 형성된 1쌍의 오프셋영역을 더 포함하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1 및 제2 섬형상 반도체영역이 수소와 할로겐원소를 포함하는 것을 특징으로 하는 반도체장치.
- 액티브 매트릭스영역의 적어도 n채널형 박막트랜지스터와, 주변구동회로영역의 상보형 구조의 적어도 n채널형 및 p채널형 박막트랜지스터를 포함하고, 상기 주변구동회로영역의 상기 박막트랜지스터들이 상기 액티브 매트릭스영역의 상기 박막트랜지스터를 구동하기 위한 것인 반도체장치로서, 상기 액티브 매트릭스영역 및 주변구동회로영역의 상기 n채널형 박막트랜지스터들 각각이, 절연표면상에 형성된 제1 섬형상 반도체영역과, 그 제1 섬형상 반도체영역을 덮는 절연막과, 그 절연막을 사이에 두고 상기 제1 섬형상 반도체영역위에 형성된 제1 게이트전극과, 그 제1 게이트전극 아래의 제1 채널형성영역과, 그 제1 채널형성영역에 인접하여 선택적으로 형성되고 n형 불순물을 함유하는 적어도 1쌍의 저농도 불순물영역 또는 오프셋영역과, 그 1쌍의 저농도 불순물영역 또는 오프셋영역에 각각 인접한 제1 소스영역 및 제1 드레인영역을 포함하고, 상기 주변구동회로영역의 상기 p채널형 박막트랜지스터들 각각이, 절연표면상에 형성된 제2 섬형상 반도체영역과, 그 제2 섬형상 반도체영역을 덮는 절연막과, 그 절연막을 사이에 두고 상기 제2 섬형상 반도체영역 위에 형성된 제2 게이트 전극과, 그 제2 게이트전극 아래의 제2 채널형성영역과, 그 제2 채널형성영역에 인접하여 있고 p형 불순물만을 함유하며 상기 제2 채널형성영역에 직접 접촉하여 있는 제2 소스영역 및 제2 드레인영역과, 그 제2 소스영역 및 제2 드레인영역 각각에 인접하여 있고 n형 불순물과 p형 불순물을 함유하는 1쌍의 부분을 포함하는 것을 특징으로 하는 반도체장치.
- 액티브 매트릭스영역의 적어도 p채널형 박막트랜지스터와, 주변구동회로영역의 상보형 구조의 적어도 n채널형 및 p채널형 박막트랜지스터를 포함하고, 상기 주변구동회로영역의 상기 박막트랜지스터들이 상기 액티브 매트릭스영역의 상기 박막트랜지스터를 구동하기 위한 것인 반도체장치로서, 상기 주변구동회로영역의 상기 n채널형 박막트랜지스터들 각각이, 절연표면상에 형성된 제1 섬형상 반도체영역과, 그 제1 섬형상 반도체영역을 덮는 절연막과, 그 절연막을 사이에 두고 상기 제1 섬형상 반도체영역 위에 형성된 제1 게이트전극과, 그 제1 게이트전극 아래의 제1 채널형성영역과, 그 제1 채널형성영역에 인접하여 있고 n형 불순물을 함유하는 적어도 1쌍의 저농도 불순물영역 또는 오프셋영역과, 그 1쌍의 저농도 불순물영역 또는 오프셋영역에 각각 인접한 제1 소스영역 및 제1 드레인영역을 포함하고, 상기 액티브 매트릭스영역과 주변구동회로영역의 상기 p채널형 박막트랜지스터들 각각이, 절연표면상에 형성된 제2 섬형상 반도체영역과, 그 제2 섬형상 반도체영역을 덮는 절연막과, 그 절연막을 사이에 두고 상기 제2 섬형상 반도체영역 위에 형성된 제2 게이트전극과, 그 제2 게이트전극 아래의 제2 채널형성영역과, 그 제2 채널형성영역에 인접하여 있고 p형 불순물만을 함유하며 상기 제2 채널형성영역에 직접 접촉하여 있는 제2 소스영역 및 제2 드레인영역과, 그 제2 소스영역 및 제2 드레인영역 각각에 인접하여 있고 n형 불순물과 p형 불순물을 가지는 1쌍의 부분을 포함하는 것을 특징으로 하는 반도체장치.
- 제8항에 있어서, 상기 섬형상 반도체영역이 상기 제2 소스영역 및 상기 제2 드레인영역이, n형 불순물과 p형 불순물을 함유하는 상기 1쌍의 부분들중 하나와 상기 제2 채널형성영역과의 사이에 각각 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제8항에 있어서, 상기 제1 채널형성영역이 p형 불순물을 포함하고, 상기 제2 채널형성영역이 n형 불순물을 포함하는 것을 특징으로 하는 반도체장치.
- 제8항에 있어서, 상기 1쌍의 제1 및 제2 섬형상 반도체영역이 수소와 할로겐원소를 포함하는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 p채널형 박막트랜지스터를 형성하는 상기 제2 섬형상 반도체영역의 상기 제2 소스영역 및 상기 제2 드레인영역이, n형 불순물 및 p형 불순물을 포함하는 상기 1쌍의 부분들중의 하나와 상기 제2 채널형성영역과의 사이에 각각 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, n형 불순물 및 p형 불순물을 포함하는 상기 부분들이 상기 제2 소스영역 및 상기 제2 드레인영역에 대한 접속전극으로서만 기능하도록 제공된 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 제1 채널형성영역이 p형 불순물을 포함하고, 상기 제2 채널형성영역이 n형 불순물을 포함하는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 반도체장치가, 상기 n채널형 및 p채널형 박막트랜지스터들 각각의 상기 게이트전극의 측면에 형성된 절연막과, 그 절연막 아래에 형성된 1쌍의 오프셋영역을 더 포함하는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 제1 및 제2 섬형상 반도체영역이 수소와 할로겐원소를 포함하는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 섬형상 반도체영역의 상기 제2 소스영역 및 상기 제2 드레인영역이, n형 불순물과 p형 불순물을 함유하는 상기 1쌍의 부분들중 하나와 상기 제2 채널형성영역과의 사이에 각각 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 제1 채널형성영역이 p형 불순물을 포함하고, 상기 제2 채널형성영역이 n형 불순물을 포함하는 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 1쌍의 제1 및 제2 섬형상 반도체영역이 수소와 할로겐원소를 포함하는 것을 특징으로 하는 반도체장치.
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