JP3713869B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、下層配線層と上層配線層とが、接続孔の埋め込み技術により接続されている半導体装置の製造方法に関する。
【0002】
【従来の技術】
VLSIの集積度の向上に伴い、微細加工技術に対する要求はますます厳しいものとなっている。特に、多層配線の採用が進み、5層ないし6層の配線構造がとられている近年のデバイスにおいては、デュアルダマシン(Dual Damasscene)をはじめとする埋め込み配線技術の開発が急がれている。
【0003】
このデュアルダマシン配線とは、配線を埋め込む配線溝と上下の配線層間を結ぶ接続孔とを形成後、これら双方を配線材料で埋め込み、CMP(Chemical Mechanical Polish)で配線溝に埋め込まれていない余分の配線材料を削り、配線及び接続孔内のプラグを同時に形成する技術である。このデュアルダマシン配線技術によると、配線とプラグとを一度に形成することができるので、大幅なプロセスコストの低減を図ることができる。
【0004】
図2にデュアルダマシン配線による配線の形成方法を示す。
【0005】
まず、下層配線1上に層間絶縁膜2a及びCMP用ストッパー層3aを順次を形成し、その上に上層配線形成用の配線溝5に対応したパターンにレジストマスク4を形成する(同図(a))。なお、下層配線1は、下層の層間絶縁膜2b内に形成されており、この層間絶縁膜2b上には、後述する上層配線の形成方法においてなされるCMPを下層配線1の形成に対して行うために形成されたCMP用ストッパー層3bが積層されている。
【0006】
次に、レジストマスク4をエッチングマスクとして層間絶縁膜2aをエッチングし、配線溝5を形成する(同図(b))。
【0007】
そして、配線溝5内に開口する接続孔6に対応したパターンにレジストマスク7を形成し(同図(c))、このレジストマスク7をエッチングマスクとして層間絶縁膜2aをエッチングし、接続孔6を下層配線1に達するように形成する(同図(d))。
【0008】
こうして配線溝5及び接続孔6を形成後、これらを高圧リフロー法等により上層配線形成材料8で埋め込み(同図(e))、配線溝5より上の余分な配線材料8をCMPで削り、これにより下層配線1と上層配線9とが接続孔6の埋め込みによるプラグ10で接続されている配線構造を得る(同図(f))。
【0009】
【発明が解決しようとする課題】
しかしながら、図2に示した従来の配線の形成方法によると、接続孔6を形成するためのレジストマスク7の形成に際し、レジストマスク7の形成面に配線溝5による大きな段差があるので、レジストマスク7の膜厚が不均一となり、良好に解像することができず、所期のマスクパターンを精度よく得ることができないという問題があった。
【0010】
また、配線溝5及び接続孔6の埋め込み時のこの接続孔6のアスペクト比(高さ/径)が、接続孔6上に配線溝5が形成されている分だけ実質的に高くなるので、接続孔6を良好に埋め込むことができないという問題もあった。特に、接続孔6と配線溝5との境の角部11の段差により埋め込み性に問題が生じていた。
【0011】
これらの問題は、上層配線9とプラグ10との2層分の段差を含む構造の加工に現有の技術が適用できないために生じるものである。
【0012】
このうち、レジストマスク7の解像に対しては、層間絶縁膜2aを薄くし、配線溝5を浅くすることにより段差を低減させることが考えられるが、配線溝5を浅くすることは上層配線9の配線断面積を縮小し、それにより配線抵抗の増大を招くことになる。このため、配線溝5を浅くすることにより段差の問題を解消することはできない。
【0013】
また、埋め込み性の問題に対しても配線溝5を浅くすることにより段差を小さくするか、あるいは、接続孔6の径を大きくすることが考えられが、段差を小さくすることは、上述したように上層配線9の抵抗の増大を招くので採用することができず、また接続孔6の径を大きくすることもデザインルールの制約から現実的な対応策とはならない。
【0014】
本発明は以上のような従来技術の問題点を解決しようとするものであり、配線と接続孔とを配線溝と接続孔との埋め込みにより同時に形成する半導体装置の製造方法において、配線溝を浅くすることなく、また、接続孔の径も大きくすることなく、形成精度と埋め込み性を向上させることを目的としている。
【0015】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、下層配線上に層間絶縁膜を形成し、
該層間絶縁膜上に、上層配線形成用の配線溝を形成するための開口が設けられたエッチングマスクとなるマスク層を形成し、
その上に、前記配線溝内に開口する接続孔を形成するための開口が設けられ、該開口の幅寸法が、前記配線溝を形成するための開口の幅寸法よりも小さいエッチングマスクとなるレジストマスクを形成し、
該レジストマスクをエッチングマスクとして前記層間絶縁膜をハーフエッチングすることにより接続孔を部分的に形成し、
レジストマスクを除去し、
前記マスク層をエッチングマスクとして層間絶縁膜をさらにエッチングすることにより、配線溝を形成すると共に接続孔を下層配線に到達するように形成し、
配線溝及び接続孔を上層配線形成材料で埋め込むことを特徴とする半導体装置の製造方法を提供する。
【0016】
本発明においては、層間絶縁膜上に、上層配線形成用配線溝のエッチングマスクとなるマスク層を形成し、これにより配線溝の形成位置を決定する。次に、接続孔を形成する際のエッチングマスクとなるレジストマスクを形成する。このレジストマスクの形成は、マスク層を用いて層間絶縁膜に配線溝をエッチングする前に行う。したがって、接続孔を形成するためのレジストマスクの形成時に、その形成面に存在する段差はマスク層の厚みによるものだけであり、従来例のように、配線溝の深さがレジストマスクの形成面に段差となってあらわれることはない。したがって、レジストマスクの形成面の段差によって生じる解像不良を解消することができる。
【0017】
また、本発明においては、接続孔を部分的に形成した後、配線溝のエッチングマスクとなるマスク層を用いて層間絶縁膜をエッチングすることにより配線溝と接続孔とを同時に形成し、これにより接続孔を下層配線に到達させる。このエッチングにおいて、接続孔の配線溝側の端部であって、従来角部11となっていた部分(図2(e)参照)はエッチングするイオンに晒され、テーパー状となり、接続孔の開口径が配線溝に向かって広がることとなる。したがって、この後に行う配線溝及び接続孔への配線材料の埋め込みにおいて、埋め込み性が大きく向上する。
【0018】
【発明の実施の形態】
以下、本発明を図面に基づいて詳細に説明する。なお、各図中、同一符号は同一又は同等の構成要素を表している。
【0019】
図1は、本発明の一態様の製造方法の工程説明図である。
【0020】
本発明においては、まず下層配線1上に層間絶縁膜2aを形成し、この層間絶縁膜2a上に、上層配線形成用配線溝5のエッチングマスクとなるマスク層12を形成する。
【0021】
ここで、下層配線1、層間絶縁膜2a及び後述する上層配線9の形成材料には特に制限はなく、従来よりLSI等の高密度多層配線基板で使用されているものを使用することができる。また、これらの形成に際しては必要に応じて下地層を形成してもよい。例えば、下層配線1や上層配線9は、Al、Al−Cu、Al−Si、Al−Si−Cu、Al−Ge等のAl合金、Ag、Cu、Cu−Zr、Ti、TiN等の配線材料をスパッタ法等で成膜することにより形成することができる。この場合、配線層は複数種の配線層の積層構造としてもよい。
【0022】
また、本発明において下層配線1には、通常の配線層だけでなく、基板のコンタクトパッドも含まれる。
【0023】
層間絶縁膜2aとしては、例えば、p−TEOS(p−Tetraetyloxysilane)、BPSG(Borophosphosilicate glass)、PSG、BSG、AsSG、NSG等のSiO2系膜や、フッ化ポリアリルエーテル、ポリテトラフルオロエチレン、BCB(Benzocyclobuthen)等の低誘電率有機材料等を形成することができる。特に、p−TEOS、BPSG等のSiO2系膜やフッ化ポリアリルエーテル、ポリテトラフルオロエチレン等の低誘電率有機材料が好ましい。
【0024】
マスク層12は、層間絶縁膜2aとエッチング選択比がとれるものを使用して形成することができる。好ましくは、CMPのストッパー層の形成材料から形成し、より具体的には、SiN等から形成する。このようにCMPのストッパー層の形成材料からマスク層12を形成することにより、上層配線9を形成後、その上面をCMPにより平坦に研磨することができる。
【0025】
マスク層12としてCMPのストッパー層を使用する場合、このマスク層12を上層配線形成用配線溝5のエッチングマスクとなるように所定のパターンに形成する方法は、公知のCMPのストッパー層のパターニングと同様に、図1(a)に示したように、層間絶縁膜2a上にベタにストッパー層(マスク層12)を形成し、その上に配線溝5に対応したパターンにレジストマスク4を形成し、このレジストマスク4をエッチングマスクとして、同図(b)に示したようにストッパー層(マスク層12)をエッチングすればよい。
【0026】
その後、レジストマスク4を除去し、同図(c)に示したように、配線溝5内に開口する接続孔6のエッチングマスクとなるように、レジストマスク7を形成する。このレジストマスク7の形成においては、その形成面に存在する段差は、マスク層12の厚みによるものだけである。したがって、この段差によりレジストマスク7に解像不良が生じ、接続孔6の形成精度が低下することはない。
【0027】
次に、同図(d)に示したように、得られたレジストマスク7をエッチングマスクとして、層間絶縁膜2aをハーフエッチングすることにより接続孔6を部分的に形成する。このとき、層間絶縁膜2aのエッチング深さh1 は、この接続孔6の埋め込みにより形成するプラグ10の高さh2 よりも大きく、層間絶縁膜2aの厚さh3 よりも薄くなるようにする。接続孔6のハーフエッチングの深さh1 が足りないと、後述するように配線溝5をエッチングした後でも接続孔6が下層配線1に到達しない。
【0028】
なお、ハーフエッチングの深さh1 が、この接続孔6の埋め込みにより形成するプラグ10の高さh2よりも大きいと所定の深さに配線溝5がエッチングされるまで接続孔6の底部において下層配線1がオーバーエッチングされることとなるが、下層配線1と層間絶縁膜2aとのエッチングの選択比を適宜設定することにより、接続孔6の底部におけるオーバーエッチングが問題になることは回避できる。
【0029】
次に、同図(e)に示したように、レジストマスク7を除去し、前述のマスク層12(ストッパー層)をエッチングマスクとして層間絶縁膜2aをさらにエッチングし、同図(f)に示したように、配線溝5を形成すると共に、接続孔6を下層配線1に到達させる。こうして得られる配線溝5及び接続孔6は、図示したように、接続孔6の配線溝5側の端部であって、従来角部11となっていた部分(図2(e)参照)は、テーパー状となり、接続孔6の開口径が配線溝5に向かって広がっている。ここで、接続孔6の配線溝5側の端部をテーパー状とすることは、層間絶縁膜2aをエッチングするために行われる任意のエッチング方法あるいは任意のエッチング条件の下で得ることができるが、そのテーパーの程度は、エッチング方法あるいはエッチング条件により変えることができる。
【0030】
配線溝5及び接続孔6を形成した後は、高圧リフロー法、高温スパッタ法等によりこれらに配線材料を埋め込み、必要に応じて、例えばCMPにより配線溝5よりも上部の不要な配線材料を削り、基板面を平坦化させる。こうして、配線溝5内に上層配線9を形成すると共に接続孔6内にプラグ10を形成する。この埋め込みにおいて、接続孔6の配線溝5側の端部は上述のようにテーパー状になっている。したがって、配線溝5及び接続孔6への配線材料の埋め込み性は大きく向上したものとなる。
【0031】
以上の配線溝5及び接続孔6の埋め込みにより上層配線9とプラグ10とを形成する工程中においては、必要に応じて適宜プレヒート処理、酸化膜の除去処理等を行うことができる。
【0032】
また、本発明の方法は、下層配線1と上層配線9とを接続後、上層配線層5とさらに上層の配線層と接続する場合にも適用することができる。
【0033】
【実施例】
以下、本発明を実施例に基づいて具体的に説明する。
【0034】
実施例1
図1に示した工程に従い、次のように半導体装置の多層配線構造を形成した。
【0035】
(1) サンプル基板として、下層配線1上に層間絶縁膜2aとして低誘電体(有機ポリマー)及びマスク層12としてCMPのストッパーとなるSiN(層厚0.2μm)を積層し、さらに、配線溝5に対応したパターンにレジストマスク4を積層したものを作製した。
【0036】
ここで、層間絶縁膜2aとマスク層12との厚さは、合計で1.5μmであり、この厚さは、本実施例で形成する上層配線9の深さh4 (0.5μm)とプラグ10の高さh2 (1.0μm)とを合わせた値とした。
【0037】
(2) 以下の条件でマグネトロンタイプのエッチング装置を使用し、上述のサンプル基板のマスク層12(SiN層)をエッチングし、配線溝5に対応するパターンを開口した(図1(b))。
エッチング条件
RF 1000W
圧力 3Pa
基板温度 20℃
エッチングガス CHF3/CO/Ar=30/100/100sccm
【0038】
(3) 配線溝5に対応したパターンのレジストマスク4を剥離し、新たに接続孔6に対応するパターンにレジストマスク7を形成した。
【0039】
(4) 以下の条件でECRタイプのエッチング装置を使用し、レジストマスク7をエッチングマスクとして層間絶縁膜2aをハーフエッチングすることにより接続孔6を部分的に形成した(エッチング深さh1 =1.2μm)(図1(d))。
エッチング条件
マイクロ波 800W
圧力 0.5Pa
基板温度 −50℃
エッチングガス C4F8/O2/Ar=2/50/100sccm
【0040】
(5) レジストマスク7を剥離した。そして、上記(4)と同様のエッチング条件で、マスク層12(SiN層)をエッチングマスクとして層間絶縁膜2aをさらにエッチングし、配線溝5を形成すると共に、接続孔6を下層配線1に到達させた(図1(f))。こうして得られた接続孔6は、その配線溝5側の端部がテーパー状となり、接続孔6の開口径が配線溝5に向かって広がっていた。
【0041】
(6) 配線溝5及び接続孔6に、配線材料としてAl−Cuを埋め込み、さらにその上部をCMPにより削り、所期の多層配線構造を得た。
【0042】
実施例2
層間絶縁膜2aとして、p−TEOSを使用した以外は、実施例1と同様に図1に示した行程に従い、次のように半導体装置の多層配線構造を形成した。
【0043】
(1) 層間絶縁膜2aとしてp−TEOSを使用する以外は実施例1と同様にサンプル基板を作製した。
【0044】
(2) 実施例1(2)と同様の条件でマグネトロンタイプのエッチング装置を使用し、サンプル基板のマスク層12(SiN層)をエッチングし、配線溝5に対応するパターンを開口した(図1(b))。
【0045】
(3) 配線溝5に対応したパターンのレジストマスク4を剥離し、新たに接続孔6に対応するパターンにレジストマスク7を形成した。
【0046】
(4) 以下の条件でマグネトロンタイプのエッチング装置を使用し、レジストマスク7をエッチングマスクとして層間絶縁膜2aをハーフエッチングすることにより接続孔6を部分的に形成した(エッチング深さh1 =1.2μm)(図1(e))。
エッチング条件
RF 1000W
圧力 3Pa
基板温度 20℃
エッチングガス C4F8/CO/Ar/O2=10/200/100/5sccm
【0047】
(5) レジストマスク7を剥離した。そして、上記(4)と同様のマグネトロンタイプのエッチング装置を使用し、次ぎのエッチング条件により、マスク層12(SiN層)をエッチングマスクとしてp−TEOSからなる層間絶縁膜2aをさらにエッチングし、配線溝5を形成すると共に、接続孔6を下層配線1に到達させた(図1(f))。
エッチング条件
RF 1000W
圧力 3Pa
基板温度 20℃
エッチングガス C4F8/CO/Ar/O2=10/200/100/20sccm
【0048】
こうして得られた接続孔6は、その配線溝5側の端部がテーパー状となり、接続孔6の開口径が配線溝5に向かって広がっていた。
【0049】
(6) 配線溝5及び接続孔6に、配線材料としてAl−Cuを埋め込み、さらにその上部をCMPにより削り、所期の多層配線構造を得た。
【0050】
【発明の効果】
本発明によれば、配線と接続孔とを配線溝と接続孔との埋め込みにより同時に形成する半導体装置の製造方法において、配線溝を浅くすることなく、また、接続孔の径も大きくすることなく、形成精度と埋め込み性を向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の工程説明図である。
【図2】従来例の工程説明図である。
【符号の説明】
1…下層配線、2a…層間絶縁膜、3a…CMPのストッパー層、4…レジストマスク、5…配線溝、6…接続孔、7…レジストマスク、8…上層配線形成材料、9…上層配線、10…プラグ、11…角部、12…マスク層(CMPのストッパー層)
Claims (9)
- 下層配線上に層間絶縁膜を形成し、
該層間絶縁膜上に、上層配線形成用の配線溝を形成するための開口が設けられたエッチングマスクとなるマスク層を形成し、
その上に、前記配線溝内に開口する接続孔を形成するための開口が設けられ、該開口の幅寸法が、前記配線溝を形成するための開口の幅寸法よりも小さいエッチングマスクとなるレジストマスクを形成し、
該レジストマスクをエッチングマスクとして前記層間絶縁膜をハーフエッチングすることにより接続孔を部分的に形成し、
レジストマスクを除去し、
前記マスク層をエッチングマスクとして層間絶縁膜をさらにエッチングすることにより、配線溝を形成すると共に接続孔を下層配線に到達するように形成し、
配線溝及び接続孔を上層配線形成材料で埋め込むことを特徴とする半導体装置の製造方法。 - 上記ハーフエッチングすることにより形成された接続孔の深さは、上記配線形成材料を埋め込むことにより形成されたプラグの高さよりも大きいことを特徴とする請求項 1 記載の半導体装置の製造方法。
- 上記ハーフエッチングすることにより形成された接続孔の深さは、上記層間絶縁膜の厚さよりも小さいことを特徴とする請求項 2 記載の半導体装置の製造方法。
- マスク層がCMPのストッパー層からなる請求項1 〜3記載の製造方法。
- 配線溝及び接続孔の埋め込み後、CMPにより表面を平坦化する請求項4記載の製造方法。
- 層間絶縁膜がSiO2系の材料からなる請求項1〜5のいずれかに記載の製造方法。
- SiO2系材料がp−TEOS又はBPSGから選ばれる請求項6記載の製造方法。
- 層間絶縁膜が誘電率4以下の低誘電率有機材料からなる請求項1〜5記載のいずれかに記載の製造方法。
- 低誘電率有機材料がフッ化ポリアリルエーテル又はポリテトラフルオロエチレンから選ばれる請求項8記載の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03248797A JP3713869B2 (ja) | 1997-02-17 | 1997-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03248797A JP3713869B2 (ja) | 1997-02-17 | 1997-02-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10229122A JPH10229122A (ja) | 1998-08-25 |
JP3713869B2 true JP3713869B2 (ja) | 2005-11-09 |
Family
ID=12360357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03248797A Expired - Fee Related JP3713869B2 (ja) | 1997-02-17 | 1997-02-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3713869B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6297163B1 (en) * | 1998-09-30 | 2001-10-02 | Lam Research Corporation | Method of plasma etching dielectric materials |
JP4260764B2 (ja) * | 1999-03-09 | 2009-04-30 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
JP4094174B2 (ja) | 1999-06-04 | 2008-06-04 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
KR100363696B1 (ko) * | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | 반도체장치의 다층 금속배선 형성방법 |
TW584917B (en) | 2000-01-06 | 2004-04-21 | Matsushita Electric Ind Co Ltd | Method of forming interconnect |
JP2001223269A (ja) | 2000-02-10 | 2001-08-17 | Nec Corp | 半導体装置およびその製造方法 |
JP4858895B2 (ja) * | 2000-07-21 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP2002083870A (ja) * | 2000-09-11 | 2002-03-22 | Tokyo Electron Ltd | 半導体装置及びその製造方法 |
JP2006135362A (ja) * | 2006-02-14 | 2006-05-25 | Renesas Technology Corp | 半導体装置の製造方法 |
JP5103006B2 (ja) | 2006-11-16 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4566283B2 (ja) * | 2010-03-18 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5104924B2 (ja) * | 2010-08-23 | 2012-12-19 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1997
- 1997-02-17 JP JP03248797A patent/JP3713869B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH10229122A (ja) | 1998-08-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031212 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20031212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040824 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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