JPH1074755A - マイクロエレクトロニク構造および形成方法 - Google Patents

マイクロエレクトロニク構造および形成方法

Info

Publication number
JPH1074755A
JPH1074755A JP9204903A JP20490397A JPH1074755A JP H1074755 A JPH1074755 A JP H1074755A JP 9204903 A JP9204903 A JP 9204903A JP 20490397 A JP20490397 A JP 20490397A JP H1074755 A JPH1074755 A JP H1074755A
Authority
JP
Japan
Prior art keywords
hsq
layer
wiring
low
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9204903A
Other languages
English (en)
Inventor
Shin-Puu Jeng
− プー イエング シン
Kelly J Taylor
ジェイ．テイラー ケリー
Amitava Chatterjee
チャッタージー アミタバ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH1074755A publication Critical patent/JPH1074755A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/902—Capping layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 ＨＳＱを集積回路構造内へ集積する改良され
た方法および、特に多層配線を必要とする、過程を提供
する。 【解決手段】 配線１４が最初に基板１０上にパターン
化されエッチングされる。ヒドロジンシルセスキオキサ
ン（ＨＳＱ）等の低ｋ材料がウエーハ表面を横切してス
ピンコートされ配線間の領域を埋める。ＳｉＯ2 ２０等
のキャッピング層が低ｋ材料の頂部に形成される。次
に、ＨＳＱが加熱硬化される。次に、薄いＳｉＯ2 平坦
化層２２を形成して平坦化することができる。別の実施
例では、ＨＳＱおよびＳｉＯ2 プロセスステップを繰り
返して多層ＨＳＱとすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的に集積回路の
間隔の狭い配線間の容量やシリコントレンチ分離の容量
を低減する方法および構造に関する。特に、本発明はヒ
ドロジンシルセスキオキサン（ＨＳＱ）薄膜の硬化中の
クラックを抑制して高温処理に対する抵抗力を得、ＨＳ
Ｑの多孔度を増して比誘電率を低減する方法に関連して
いる。
【０００２】
【従来の技術】集積回路は非常に間隔の狭い配線を次第
に要求してきており、デバイス上のさまざまな回路を配
線するのに、７層もの、多層配線を必要とするものが多
い。間隔が狭いと隣接配線間の容量が増加するため、デ
バイスのジオメトリが収縮して密度が増加すると隣接配
線間の容量およびクロストークが一層問題となる。した
がって、比誘電率の低い材料を使用してこの傾向を相殺
し間隔の狭い配線間の容量を低くすることが次第に望ま
しくなってきている。
【０００３】配線容量は配線内に分散される量である
が、２つの要素、すなわち配線対基板、すなわち配線対
グランド容量および配線間容量が支配的である。デザイ
ンルールが０．２５ミクロン以上の超大規模集積の場
合、性能は配線ＲＣ遅延により支配され、配線間容量は
総容量に最も寄与する。例えば、幅／間隔が０．３ミク
ロン以下にスケールダウンされると、総容量がその９０
％以上を構成する配線間容量により決まってしまうほど
層間容量が低くなってしまうことが理論的なモデリング
により示されている。したがって、配線間容量を低減す
るだけで総容量は非常に効果的に低減される。
【０００４】従来技術の金属間誘電体（ＩＭＤ）は典型
的にはおよそ４．０の比誘電率を有するＳｉＯ2 であ
る。この材料を比誘電率の低い材料と置換することが望
ましい。ここで使用するように、低い比誘電率すなわち
低ｋは比誘電率がおよそ３．５よりも低い、好ましくは
３よりも低い、さらに好ましくはおよそ２以下の材料を
意味する。残念ながら、比誘電率の低い材料は既設の集
積回路構造および過程へ集積化するのを困難にする性質
を有している。ポリシルセスキオキサン、パリレン、ポ
リイミド、ベンゾシクロブタンおよびアモルファステフ
ロン等の多くのポリマー材料が低い比誘電率を有してい
る。他の好ましい材料は典型的にテトラエトキシシラン
（ＴＥＯＳ）保存溶液から作られるエーロゲルやキセロ
ゲルである。ＳｉＯ2 に較べて、これらの好ましい低ｋ
材料は典型的には機械的強度が低く、寸法安定度が悪
く、温度安定度が悪く、吸湿度および浸透度が高く、接
着性が悪く、熱膨張係数が大きく応力レベルが不安定で
ある。これらの属性により、ポリマーや他の比誘電率の
低い材料をそれだけで集積回路過程や構造においてＳｉ
Ｏ2 の替わりに使用することは問題である。
【０００５】同一出願人による特許出願ＳＮ６０／０１
３，８６６（ｔｉ−２１８８０）には、ＨＳＱおよび他
の比誘電率の低い材料を集積する方法および構造が開示
されている。この出願には低ｋ材料と従来の誘電体の交
番する層からなる多層誘電体スタックを作り出すことが
開示されている。低ｋ膜の層間に挿入した安定化層によ
りより脆い低ｋ材料が衝撃に耐えるようにされる。
【０００６】同一出願人による別の出願ＳＮ６０／（Ｔ
Ｉ−１９７３８）には、ＨＳＱをメサ分離構造として集
積する方法および構造が開示されている。
【０００７】
【発明が解決しようとする課題】本発明により、前記し
たような望ましくない性質を有する、比誘電率の低い材
料を集積回路として集積する改良された方法および、特
に多層配線を必要とする、過程が提供される。本発明は
特にヒドロジンシロセスキオキサン（ＨＳＱ）等の低ｋ
膜の機械的強度およびクラック抵抗を改善することに関
連している。
【０００８】
【課題を解決するための手段】ＨＳＱのクラック形成は
硬化温度、硬化環境、硬化時間、および膜厚等の要因に
影響されることが観察されている。これらの条件を制御
することによりクラック抑制はある程度成功している。
ここに開示するのは、よりロバストな製作過程および実
質的にクラックの無い厚いＨＳＱ層を達成するために、
従来技術の方法のプロセスステップを配列し直してＨＳ
Ｑのクラックをさらに低減する方法である。一般的に、
本発明の過程はＨＳＱを硬化する前に浸透性の機械的に
安定な薄膜で被覆することである。
【０００９】実施例では、最初に配線がパターン化され
てエッチングされる。ヒドロジンシロセスキオキサン
（ＨＳＱ）等の低ｋ材料がウエーハ表面を横切してスピ
ンコーティングされ、配線間の領域を埋める。ＨＳＱは
従来技術の構造で得られるものよりも厚くするのが有利
である。次に、ＳｉＯ2 等の誘電体安定化キャップ層が
ＨＳＱの頂部に形成される。次に、ＨＳＱをホットプレ
ート上で加熱して硬化させる。次に、薄いＳｉＯ2 平坦
化層を形成して平坦化することができる。別の実施例で
は、ＨＳＱおよびＳｉＯ2 プロセスステップを繰り返し
て多層ＨＳＱとすることができる。
【００１０】本発明の利点は、既存のＨＳＱ過程に較べ
てプロセスステップが付加されないことである。プロセ
スステップは本質的に逐次配列し直され、したがって新
過程の利益を付加するのにコストは付加されない。
【００１１】本発明の他の利点は、ＨＳＱの形成に続い
て高温（＞４５０℃）過程を使用できることである。例
えば、酸化膜高濃度化およびリフロー等の、高温炉硬化
が可能となり誘電体の無欠性が改善される。
【００１２】もう１つの利点はＯ2 およびＨ2 ０硬化を
使用して後続する過程の前に酸化膜を“回復”できるこ
とである。
【００１３】さらに、ＨＳＱはキャップ層によりプラズ
マから保護されるため、必要ならば、不純物により酸素
プラズマアッシングを使用できることである。また、本
発明は前記した参照出願の方法と組み合わせることがで
きる。
【００１４】
【発明の実施の形態】図１を参照して、本発明の実施例
を示し、ＨＳＱ１８は半導体基板１０上の配線１４間に
堆積されている。ＨＳＱはいくつかの周知の方法の１
つ、および前記参照出願に記載された方法により形成す
ることができる。薄い誘電体キャップ層すなわち安定化
層２０がＨＳＱ層を被覆している。キャップ層に続いて
付加低ｋ材料層を形成することができる。次に、平坦化
金属間誘電体層２２により金属間領域を完成することが
できる。
【００１５】図２ａ−図２ｂを参照して、図１の完成構
造で表される本発明の実施例を形成する一連のステップ
を示す。図２ａに誘電体層１２で被覆された半導体基板
１０を示す。本発明の図示する実施例は集積回路上の配
線間の容量を低減することに向けられている。これらの
配線は典型的にはシリコン結晶等の半導体材料のウエー
ハの表面上に作られるアクティブデバイスの頂面上に配
置されるため、半導体基板１０は通常半導体デバイスの
アクティブコンポーネントを構成するさまざまな半導体
材料のいくつかの層を含んでいる。簡単にするために、
これらの層およびデバイスは図示しない。誘電体層１２
は半導体基板１０として一まとめに示す下層のコンポー
ネントや他の材料から金属配線１４を絶縁するのに適し
た任意の材料とすることができる。
【００１６】好ましくは、配線はアルミニウム層を好ま
しくは平坦な誘電体層１２上に堆積させて形成される。
アルミニウムはレジストでマスクし、パターン化して周
知のいくつかの方法の中の一方法によりエッチングする
ことができる。この手順により、図２ａに示すような金
属配線１４が得られる。本発明の方法はアスペクト比の
高い金属を使用し、配線金属の厚さは幅よりも大きい。
アスペクト比の高い配線は、高密度回路の狭い間隔を維
持しながら配線抵抗を低減するのに有用である。配線と
下層回路間の接続はビアおよびプラグ１６により表され
る。ビアの数および位置は下層回路の設計によって決ま
る。
【００１７】図２ｂにウエーハ表面上で配線１４間に形
成したＨＳＱ１８を示す。好ましくは、ＨＳＱ１８は、
図２ｂに示す、金属配線１４間の重要な領域を埋めるの
に十分な厚さでスピンコートプロセスにより形成され
る。好ましい材料はおよそ３よりも小さい比誘電率を有
するポリヒドロジンシルセスキオキサン（ＨＳＱ）であ
る。この材料はダウ−コーニング社で製造され、ＦＯＸ
のトレードマークで販売され、またアライドシグナル社
からもＨＳＳＯのトレードマークで販売されている。次
に、ＨＳＱは好ましくはスピンコータ上のホットプレー
トベークによりおよそ３００℃で部分硬化される。
【００１８】続いてＨＳＱ１８には、図２ｂに示すよう
な安定化キャップ層２０が形成される。キャップ層はマ
イクロクラックの核形成および伝搬を防止し、Ｏ2 およ
びＨ 2 ０炉硬化を可能とし、クラックを生じることなく
より厚いＨＳＱ層を可能とし、平坦化を改善する。キャ
ップ層の厚さはＨＳＱの強度および厚さに従って最適化
することができる。キャップ層は濃密なプラズマＳｉＯ
2 ，プラズマＳｉ3 Ｎ 4 ，フッ化ＳｉＯ2 もしくは他の
適切な誘電体とすることができる。ビアエッチに使用す
るのと同じＣＦに基づく化学作用をエッチングに使用す
るため、プラズマＣＶＤＳｉＯ2 キャップ層が好まし
い。キャップ層の厚さは好ましくは１，０００−３，０
００Å，最も好ましくはおよそ２，０００Åである。
【００１９】キャップ層２０の形成後、ＨＳＱを硬化す
ることができる。キャップ層はマイクロクラックの核形
成および伝搬の防止を助け、Ｏ2 およびＨ2 ０炉硬化を
可能とし、クラックを生じることなくより厚いＨＳＱ層
を可能とし、平坦化を改善する。
【００２０】続いて、キャップ層２０におよそ１６，０
００Åの薄いＳｉＯ2 層間誘電体２２を形成して平坦化
することができる。層間誘電体を平坦化した後で、図１
に示すような構造となる。好ましい実施例では、層間誘
電体はプラズマＣＶＤ（ＰＥＣＶＤ）により堆積され化
学機械研磨（ＣＭＰ）により平坦化されるＳｉＯ2 であ
る。後に詳述するように、本発明は従来の誘電体材料間
に低誘電体材料を配置することにより、ＳｉＯ2 と比誘
電率の低い材料の利点を組み合わせるものである。構造
的安定性、粘着性、熱伝導率等がＳｉＯ2 その他の適切
な誘電体により改善される。
【００２１】本発明の方法を繰り返して、互いに積み重
ねられた多層配線を形成することができる。多層の例を
図３に示す。典型的な多層配線は層間のビアおよびコン
タクト１６が必要である。これらのビアは通常、周知の
方法で層間誘電体が形成され平坦化された後で作られ
る。
【００２２】図３にはライナー層２４も示されている。
ライナー層２４はＨＳＱが配線１４と接触しないように
するために使用することができる。ライナー層はＣＶＤ
シリコン酸化膜等のエッチストッピングすなわち保護オ
ーバコート層とすることができる。次に、ＨＳＱ材料ラ
イナー層の上のウエーハ表面上でスピンコートされる。
【００２３】図１に示す構造は従来技術の構造に類似し
ているが、重要な特徴に注目願いたい。本発明の方法に
より、ＨＳＱは従来よりも厚く形成することができる。
厚さが増すために、金属配線層間に比誘電率のより低い
材料を有することにより配線容量を低減することがで
き、同じ金属層上の配線間のフリンジング容量も低減す
ることができる。従来技術の方法を使用する従来技術の
構造では、最大平面フィールド厚２６はおよそ４，００
０Åであり、配線２８上の最大ＨＳＱはおよそ１，００
０Åであった。従来技術の方法を使用すれば、これらの
最大値の上に形成されるＨＳＱには著しいクラック問題
が生じた。本発明の実施例は４，０００Åよりも大きい
フィールド厚２６および１，０００Åよりも大きい配線
２８上のＨＳＱを含んでいる。
【００２４】本発明の別の実施例を図４に示す。この実
施例は本発明の方法をＳ／Ｎ６０（ＴＩ−１９７３８）
の構造に応用している。この応用はＨＳＱが分離溝内に
配置されて耐高温トレンチ埋込みを行うことを開示して
いる。この構造では、炉硬化の前にＨＳＱへキャップ層
を施すと有利であることも判った。特に、キャップ層に
より有害な影響を及ぼすことなくＨＳＱ層を厚くするこ
とができ、層厚は１μｍよりも厚くすることができる。
また、キャップ層によりＨＳＱのＯ2 及ぼすＨ 2 ０炉硬
化を行うことができＨＳＱ層の収縮が低減される。
【００２５】図４に示すように、シリコン基板１０はト
ランジスタ３２等の隣接アクティブデバイスを分離する
分離溝３０を有している。窒化膜キャップ２２は溝形成
エッチングのハードマスクであると共に酸化膜平坦化の
ＣＭＰストッパである。好ましくは、次に基板はＨＳＱ
１８によりスピンコートされる。好ましくは、次にＨＳ
Ｑ１８はスピンコータ上でホットプレートベークにより
部分硬化される。好ましくはＰＥＴＥＯＳであるキャッ
ピング層２０が前記したように形成される。キャッピン
グ層を形成した後で、ＨＳＱは１５０℃のＮ2 ，Ｏ2 も
しくは８５０℃のＨ2 ０内で安全に炉硬化される。炉硬
化は好ましくは１５−１００分、最も好ましくはおよそ
３０分行われる。
【００２６】本発明のもう１つの実施例を図５に示す。
この実施例ではポリメタル誘電体層としてＨＳＱ層が使
用されている。図５からお判りのように、シリコン基板
１０は１つ以上のゲート３４を有している。ゲートは隣
接アクティブデバイスを分離する分離溝３０を含んでい
る。好ましくは、基板表面にはＨＳＱ１８がスピンコー
トされる。好ましくは、次にＨＳＱ１８はスピンコータ
上でホットプレートベークにより部分硬化される。好ま
しくはＰＥＴＥＯＳであるキャッピング層２０が前記し
たように形成される。キャッピング層の形成後、ＨＳＱ
は１０５０℃のＮ2 ，Ｏ2 もしくは８５０℃のＨ2 ０内
で安全に炉硬化される。好ましくは、炉硬化は１５−１
００分、最も好ましくはおよそ３０分である。この実施
例は前記した他方の実施例と組み合わせて使用すること
ができる。
【００２７】本発明は、また、安定化層を前記した同一
出願人による出願に開示された構造および技術と組み合
わせて使用とするものである。
【００２８】
【表１】実施例および図面の大要を表に示す。
【００２９】実施例を参照して本発明を説明してきた
が、この説明は制約的意味合いを有するものではない。
当業者ならば、説明を読めば、他の実施例だけでなく例
示した実施例のさまざまな修正および組合せが自明であ
ろう。このような修正や実施例は全て特許請求の範囲に
入るものとする。
【００３０】関連出願の相互参照 同一出願人により出願されている下記の出願は本出願に
関連しており、本開示の一部としてここに組み入れられ
ている。出願 ＴＩケース 出願日 表題 S/N08/137,658 TI-18509 10/15/93 配線間容量を低減する平坦化構造 S/N08/298,807 TI-19532 08/03/94 メタルリード間の配線容量改善 S/N08/455,765 TI-18929AA 05/31/95 比誘電率の低い絶縁体を埋込んだ平坦 化多層配線方式 S/N60/005132 TI-20784 10/12/95 集積回路用低容量配線構造 S/N60/ TI-21907 10/25/95 高熱伝導配線構造 S/N60/ TI-21909 12/04/95 分解ポリマーを使用した集積回路用低 容量配線構造 S/N60/013,866 TI-21880 03/22/96 比誘電率の低い材料を使用した集積回 路用低容量配線構造 S/N60/ TI-19738 07/30/96 流動性酸化膜を埋込材料として使用し たシリコンオンインスレータ技術用メ サ分離埋込過程
【００３１】以上の説明に関して更に以下の項を開示す
る。 （１） マイクロエレクトロニク構造の形成方法であっ
て、該方法は、（イ）半導体基板を設けるステップと、
（ロ）前記基板上にヒドロジンシルセスキオキサン層を
形成するステップと、（ハ）前記ヒドロジンシルセスキ
オキサン層にキャッピング層を形成するステップと、
（ニ）ヒドロジンシルセスキオキサン層を炉で硬化する
ステップと、からなる方法。
【００３２】（２） マイクロエレクトロニク構造の形
成方法であって、該方法は、（イ）金属配線を有する半
導体基板を設けるステップと、（ロ）前記基板の前記配
線上にヒドロジンシルセスキオキサン層を形成するステ
ップと、（ハ）前記ヒドロジンシルセスキオキサン層に
キャッピング層を形成するステップと、（ニ）ヒドロジ
ンシルセスキオキサン層を炉で硬化するステップと、か
らなる方法。
【００３３】（３） 第１項もしくは第２項記載の方法
であって、前記ヒドロジンシルセスキオキサンは前記基
板上の配線間に形成される方法。
【００３４】（４） 第１項記載の方法であって、さら
に、前記ヒドロジンシルセスキオキサンを形成する前に
前記導電性配線上にライナー層を設ける付加ステップを
含む方法。
【００３５】（５） 第１項もしくは第２項記載の方法
であって、前記ヒドロジンシルセスキオキサンは前記基
板上の分離溝内に形成される方法。
【００３６】（６） 第１項もしくは第２項記載の方法
であって、前記キャッピング層はＳｉＯ2 およびＳ3 Ｎ
4 ，およびフッ化ＳｉＯ2 の群から選択される方法。
【００３７】（７） 第１項もしくは第２項記載の方法
であって、前記炉硬化はＣx Ｈy ，Ｃ x Ｆy ，Ｎ2 ，Ｏ
2 ，Ｈ2 Ｏおよびフォーミングガス（Ｈ2 とＮ2 の混
合）からの環境を有する方法。
【００３８】（８） 第７項記載の方法であって、前記
炉硬化は４００℃よりも高い温度を有する方法。
【００３９】（９） 第７項記載の方法であって、前記
炉硬化は８００℃よりも高い温度を有する方法。
【００４０】（１０） 第１項もしくは第２項記載の方
法であって、堆積に続いて前記誘電体を平坦化する付加
ステップを含み、次にステップ（イ）から（ニ）を繰り
返して多層配線構造を作り出す方法。
【００４１】（１１） マイクロエレクトロニク構造で
あって、（イ）半導体基板と、（ロ）およそ４，０００
Åよりも大きい厚さを有する、前記基板上の実質的にク
ラックの無いヒドロジンシルセスキオキサン層と、から
なる構造。
【００４２】（１２） 第１１項記載の構造であって、
前記ヒドロジンシルセスキオキサンは前記基板上の配線
間に形成される構造。
【００４３】（１３） 第１１項記載の構造であって、
前記ヒドロジンシルセスキオキサンは前記基板上の分離
溝内に形成される構造。
【００４４】（１４） 第１１項記載の構造であって、
前記キャッピング層はＳｉＯ2 およびＳ3 Ｎ4 ，および
フッ化ＳｉＯ2 の群から選択される構造。
【００４５】（１５） 第１１項記載の構造であって、
前記ヒドロジンシルセスキオキサンは前記基板上のデバ
イスゲート上にポリメタル誘電体として形成される構
造。
【００４６】（１６） ＨＳＱを集積回路構造内へ集積
する改良された方法および、特に多層配線を必要とす
る、過程が提供される。実施例では、配線１４が最初に
基板１０上にパターン化されエッチングされる。ヒドロ
ジンシルセスキオキサン（ＨＳＱ）等の低ｋ材料がウエ
ーハ表面を横切してスピンコートされ配線間の領域を埋
める。ＳｉＯ2 ２０等のキャッピング層が低ｋ材料の頂
部に形成される。次に、ＨＳＱが加熱硬化される。次
に、薄いＳｉＯ2 平坦化層２２を形成して平坦化するこ
とができる。別の実施例では、ＨＳＱおよびＳｉＯ2 プ
ロセスステップを繰り返して多層ＨＳＱとすることがで
きる。
【図面の簡単な説明】
【図１】本発明の好ましい実施例の断面図。
【図２】図１の好ましい実施例の製作ステップ。
【図３】多層配線を有する本発明の好ましい実施例の断
面図。
【図４】トレンチ分離にキャップ付きＨＳＱ層を使用し
た本発明のもう１つの好ましい実施例の断面図。
【図５】追加の実施例を示す。
【符号の説明】
１０ 半導体基板 １２ 誘電体層 １４，２８ 配線 １６ ビアおよびプラグ １８ ＨＳＱ ２０ 安定化層 ２２ 金属間誘電体層 ２４ 配線層 ３０ 分離溝 ３２ トランジスタ ３４ ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アミタバ チャッタージー アメリカ合衆国テキサス州プラノ，サンタ ナ レーン 3545

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 マイクロエレクトロニク構造の形成方法
    であって、該方法は、 （イ）半導体基板を設けるステップと、 （ロ）前記基板上にヒドロジンシルセスキオキサン層を
    形成するステップと、 （ハ）前記ヒドロジンシルセスキオキサン層にキャッピ
    ング層を形成するステップと、 （ニ）ヒドロジンシルセスキオキサン層を炉で硬化する
    ステップと、からなる方法。
  2. 【請求項２】 マイクロエレクトロニク構造であって、 （イ）半導体基板と、 （ロ）およそ４，０００Åよりも大きい厚さを有する、
    前記基板上の実質的にクラックの無いヒドロジンシルセ
    スキオキサン層と、からなる構造。
JP9204903A 1996-07-30 1997-07-30 マイクロエレクトロニク構造および形成方法 Pending JPH1074755A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2313396P 1996-07-30 1996-07-30
US023133 1996-07-30

Publications (1)

Publication Number Publication Date
JPH1074755A true JPH1074755A (ja) 1998-03-17

Family

ID=21813302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9204903A Pending JPH1074755A (ja) 1996-07-30 1997-07-30 マイクロエレクトロニク構造および形成方法

Country Status (5)

Country Link
US (1) US6114186A (ja)
EP (1) EP0822586A3 (ja)
JP (1) JPH1074755A (ja)
KR (1) KR980012470A (ja)
TW (1) TW449898B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026004A (ja) * 2000-06-30 2002-01-25 Hynix Semiconductor Inc 半導体素子の絶縁膜形成方法
US6888183B1 (en) 1999-03-03 2005-05-03 Yamaha Corporation Manufacture method for semiconductor device with small variation in MOS threshold voltage
JP2005535465A (ja) * 2002-08-17 2005-11-24 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング シリコン層とパッシベーション層とを備えた層系、シリコン層上にパッシベーション層を作成する方法及びその使用

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3390329B2 (ja) 1997-06-27 2003-03-24 日本電気株式会社 半導体装置およびその製造方法
GB2350931B (en) * 1997-06-27 2001-03-14 Nec Corp Method of manufacturing semiconductor device having multilayer wiring
US6376893B1 (en) * 1997-12-13 2002-04-23 Hyundai Electronics Industries Co., Ltd. Trench isolation structure and fabrication method thereof
JP3175691B2 (ja) * 1998-05-08 2001-06-11 日本電気株式会社 多層配線半導体装置の製造方法
US6239026B1 (en) 1998-09-28 2001-05-29 Conexant Systems, Inc. Nitride etch stop for poisoned unlanded vias
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6228780B1 (en) * 1999-05-26 2001-05-08 Taiwan Semiconductor Manufacturing Company Non-shrinkable passivation scheme for metal em improvement
US6660618B1 (en) * 1999-08-18 2003-12-09 Advanced Micro Devices, Inc. Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems
US6318124B1 (en) * 1999-08-23 2001-11-20 Alliedsignal Inc. Nanoporous silica treated with siloxane polymers for ULSI applications
GB2358285A (en) * 1999-08-30 2001-07-18 Lucent Technologies Inc Interlevel dielectrics
US6638358B1 (en) * 2000-01-13 2003-10-28 Advanced Micro Devices, Inc. Method and system for processing a semiconductor device
KR100486333B1 (ko) * 2000-07-21 2005-04-29 가부시끼가이샤 한도따이 프로세스 켄큐쇼 반도체 장치 및 그 제조 방법
KR100397372B1 (ko) * 2000-09-09 2003-09-13 학교법인 포항공과대학교 다면체 구조의 실세시퀴옥산을 포함하는 저유전재료 및이를 이용한 초저유전박막의 제조방법
US6489242B1 (en) * 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6780499B2 (en) * 2001-05-03 2004-08-24 International Business Machines Corporation Ordered two-phase dielectric film, and semiconductor device containing the same
US6670717B2 (en) * 2001-10-15 2003-12-30 International Business Machines Corporation Structure and method for charge sensitive electrical devices
US7083991B2 (en) * 2002-01-24 2006-08-01 Novellus Systems, Inc. Method of in-situ treatment of low-k films with a silylating agent after exposure to oxidizing environments
US7541200B1 (en) 2002-01-24 2009-06-02 Novellus Systems, Inc. Treatment of low k films with a silylating agent for damage repair
US7015582B2 (en) * 2003-04-01 2006-03-21 International Business Machines Corporation Dummy metal fill shapes for improved reliability of hybrid oxide/low-k dielectrics
JP5138930B2 (ja) 2003-07-11 2013-02-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ディスプレイ装置のための封入構造
US7557035B1 (en) 2004-04-06 2009-07-07 Advanced Micro Devices, Inc. Method of forming semiconductor devices by microwave curing of low-k dielectric films
US7285503B2 (en) * 2004-06-21 2007-10-23 Applied Materials, Inc. Hermetic cap layers formed on low-k films by plasma enhanced chemical vapor deposition
KR100702122B1 (ko) * 2005-01-04 2007-03-30 주식회사 하이닉스반도체 반도체 기판 상에 금속 층간 절연층을 형성하는 방법
US8283899B2 (en) 2008-11-04 2012-10-09 Broadcom Corporation Reducing current leakage and improving shelf life time of battery-based-devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4756977A (en) * 1986-12-03 1988-07-12 Dow Corning Corporation Multilayer ceramics from hydrogen silsesquioxane
CA2017720C (en) * 1990-05-29 1999-01-19 Luc Ouellet Sog with moisture-resistant protective capping layer
JPH04107831A (ja) * 1990-08-27 1992-04-09 Sharp Corp 半導体装置の製造方法
US5145723A (en) * 1991-06-05 1992-09-08 Dow Corning Corporation Process for coating a substrate with silica
JP3262334B2 (ja) * 1992-07-04 2002-03-04 トリコン ホルディングズ リミテッド 半導体ウエハーを処理する方法
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5456952A (en) * 1994-05-17 1995-10-10 Lsi Logic Corporation Process of curing hydrogen silsesquioxane coating to form silicon oxide layer
US5530293A (en) * 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits
JP3070450B2 (ja) * 1995-07-14 2000-07-31 ヤマハ株式会社 多層配線形成法
US5567660A (en) * 1995-09-13 1996-10-22 Taiwan Semiconductor Manufacturing Company Ltd Spin-on-glass planarization by a new stagnant coating method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888183B1 (en) 1999-03-03 2005-05-03 Yamaha Corporation Manufacture method for semiconductor device with small variation in MOS threshold voltage
JP2002026004A (ja) * 2000-06-30 2002-01-25 Hynix Semiconductor Inc 半導体素子の絶縁膜形成方法
JP4616492B2 (ja) * 2000-06-30 2011-01-19 株式会社ハイニックスセミコンダクター 半導体素子の絶縁膜形成方法
JP2005535465A (ja) * 2002-08-17 2005-11-24 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング シリコン層とパッシベーション層とを備えた層系、シリコン層上にパッシベーション層を作成する方法及びその使用
US7872333B2 (en) 2002-08-17 2011-01-18 Robert Bosch Gmbh Layer system comprising a silicon layer and a passivation layer, method for production a passivation layer on a silicon layer and the use of said system and method

Also Published As

Publication number Publication date
US6114186A (en) 2000-09-05
KR980012470A (ko) 1998-04-30
EP0822586A2 (en) 1998-02-04
TW449898B (en) 2001-08-11
EP0822586A3 (en) 1998-12-09

Similar Documents

Publication Publication Date Title
JPH1074755A (ja) マイクロエレクトロニク構造および形成方法
US5607773A (en) Method of forming a multilevel dielectric
US6159842A (en) Method for fabricating a hybrid low-dielectric-constant intermetal dielectric (IMD) layer with improved reliability for multilevel interconnections
US6187672B1 (en) Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6362091B1 (en) Method for making a semiconductor device having a low-k dielectric layer
JP4428531B2 (ja) 半導体装置の製造方法
US7407879B2 (en) Chemical planarization performance for copper/low-k interconnect structures
US6566283B1 (en) Silane treatment of low dielectric constant materials in semiconductor device manufacturing
US20080166870A1 (en) Fabrication of Interconnect Structures
US7015133B2 (en) Dual damascene structure formed of low-k dielectric materials
KR20070021191A (ko) 에어 갭을 갖는 반도체 장치를 형성하는 방법 및 이에 의해형성된 구조물
US6040628A (en) Interconnect structure using a combination of hard dielectric and polymer as interlayer dielectrics
JP2001326222A (ja) 半導体装置、半導体ウェーハおよびこれらの製造方法
US9870944B2 (en) Back-end-of-line (BEOL) interconnect structure
KR100292409B1 (ko) 실리콘-메틸 결합을 함유하는 절연층을 포함하는 다층 구조의 절연막 및 그 형성방법
TW536806B (en) Semiconductor device and method of manufacturing thereof
US6774031B2 (en) Method of forming dual-damascene structure
TWI229918B (en) Method of forming an inter-metal dielectric layer in an interconnect structure
US6586347B1 (en) Method and structure to improve the reliability of multilayer structures of FSG (F-doped SiO2) dielectric layers and metal layers in semiconductor integrated circuits
JP2003303880A (ja) 積層層間絶縁膜構造を利用した配線構造およびその製造方法
JP3657576B2 (ja) 半導体装置の製造方法
US6784095B1 (en) Phosphine treatment of low dielectric constant materials in semiconductor device manufacturing
JP3371576B2 (ja) 半導体集積回路装置の製法
KR100577446B1 (ko) 티타늄 나이트라이드와 고밀도 플라즈마 산화물 사이의 인터레이어
JP2002134610A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060818

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20061120

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20061124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070413