KR100577446B1 - 티타늄 나이트라이드와 고밀도 플라즈마 산화물 사이의 인터레이어 - Google Patents

티타늄 나이트라이드와 고밀도 플라즈마 산화물 사이의 인터레이어 Download PDF

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Abstract

티타늄 나이트라이드와 HDP 산화물을 이용하는 반도체 제조 공정에 있어서 다이 손실을 줄이는 방법이 개시된다. 다중 레벨 배선 구조의 제조시, 티타늄 나이트라이드층과 HDP 산화물층이 반도체 기판의 에지를 따라 접촉하는 공정에서는 결함이 발생하는 경향이 있다. 티타늄 나이트라이드층(360)과 HDP 산화물층(320) 사이에 인터레이어 유전층(310)을 제공하여 인터페이스 특성을 개선시킴으로써, 티타늄 나이트라이드/HDP 산화물 인터페이스에서의 층간 박리에 의해 야기되는 결함을 감소시킨다.
티타늄 나이트라이드, HDP 산화물, 반도체, 유전체, 다중 레벨, 인터페이스 특성

Description

티타늄 나이트라이드와 고밀도 플라즈마 산화물 사이의 인터레이어{INTERLAYER BETWEEN TITANIUM NITRIDE AND HIGH DENSITY PLASMA OXIDE}
본 발명은 일반적으로 반도체를 제조하는 동안 티타늄 나이트라이드와 고밀도 플라즈마 산화물 사이의 인터페이스 특성을 개선하는 것에 관한 것으로서, 특히 고온 공정 단계 동안 인터페이스의 안정성을 개선하기 위해 이들 2개의 물질들 사이에 인터레이어(interlayer)를 이용하는 것에 관한 것이다.
고성능 집적 회로 제조시, 많은 액티브 디바이스들이 단일 기판에 제조된다. 먼저, 각 디바이스들은 디바이스를 제조하는 동안 전기적으로 절연되어야 한다. 그러나, 이후의 공정에서, 특정 디바이스들은 바람직한 회로 기능을 수행할 수 있도록 배선되어야 한다. 초대규모 집적(VLSI) 및 극초대규모 집적(ULSI) 디바이스들에 필요한 칩 밀도의 증가는 보다 많은 반도체 디바이스들, 예를 들어 트랜지스터들이 웨이퍼 표면에 존재할 것을 요구하며, 이에 따라 표면 배선(surface wiring)에 필요한 영역을 감소시킨다. 결과적으로, 다중 레벨의 전도성 배선 방식이 필요하다. 이는, 예를 들어 순차적으로 형성되는 금속 전도성 라인들의 다중 레벨들을 이용하여 달성될 수 있는바, 이러한 라인들의 각 레벨은 유전 물질로 된 절연층에 의해 분리된다. 이러한 유전층들은 일반적으로 금속간 유전체(IMD) 또는 유전체(ILD)로서 알려져있다. 유전 물질층 내에 형성되는 비아홀들을 전도성 물질로 채워 전도성 플러그를 형성하는바, 이 전도성 플러그는 서로 다른 레벨들에서 형성된 금속 라인들을 연결한다.
다중 레벨 배선 구조를 형성하는 한 예에서, 고밀도 플라즈마 화학 기상 증착(HDP-CVD)에 의해 증착되는 고밀도 플라즈마(HDP) 산화물은, 예를 들어 전도성 라인 등의 전도성 구조에 인접하게 형성된다. 고밀도 플라즈마 CVD는 서브 0.5㎛ 금속간 유전체 갭 충전을 위한 선택 공정이 되었다(예를 들어, 1996년 4월 Korczynski, E.에 의해 발표된 고상 기술 63 페이지 참조). 테트라에틸 오쏘실리케이트(TEOS) 산화물 등의 제 2 유전체가 HDP 산화물층의 표면에 증착될 수 있다. TEOS층은 우수한 유전체 특성을 제공하며, 당업계에 널리 알려져 있는 증착 공정에 의해 비교적 저비용으로 형성될 수 있다. 이러한 층들을 위한 적절한 유전 물질들의 선택은 대부분 소정의 응용에 대해 비용, 성능 및 동작 요건에 의해 제어된다.
도 1은 다중 레벨 배선을 제조하는 동안 중간 단계에서의 종래의 배선 구조를 도시한다. 예시적인 전도성 라인(130)은, 예를 들어 알루미늄 등의 전도성 물질층을 기판(100)의 표면(101)에 증착하고 패터닝함으로써 형성된다. HDP 산화물층(110) 및 TEOS 산화물층(140) 등의 금속간 유전층들이 도 1에 도시된 바와 같이 형성된다. TEOS 산화물층(140)을 통해 전도성 라인(130)의 상부 표면(131)까지 비아(190)를 식각한 후에는, 일반적으로 비아(190)의 측벽을 따라 티타늄-티타늄 나이트라이드(Ti-TiN) 장벽 시스템을 제공할 필요가 있다. 따라서, 비아(190)를 형성한 후에는, 티타늄층(150)이 비아(190) 내에 형성된다. 이러한 티타늄은 아래의 전도성 라인(130)과 우수한 오믹 컨택을 제공하며, 예를 들어 텅스텐 등의 전도성 금속(180)과 비아(190)의 측면 간의 접착층의 역할을 한다. 그러나, 티타늄층(150)은 매우 반응성이 높고, 이후의 텅스텐 증착이 노출된 티타늄에 손상을 가할 수 있기 때문에, 티타늄 나이트라이드층(TiN)(160)이 티타늄층(150)의 표면에 증착된다. 따라서, 비아(190)의 측벽들 및 그 비아(190)에 의해 노출되는 전도성 라인(130)의 상부 표면(131)의 일부가 티타늄-티타늄 나이트라이드 장벽층으로 코팅된다. 이후, 비아(190)는 텅스텐 등의 전도성 금속(180)으로 채워짐으로써, 도 1에 도시된 텅스텐 플러그 배선 구조가 형성된다. 상기 공정을 반복함으로써, 전도성 라인들과 전도성 플러그들이 교차하는 다중 레벨 배선 구조가 웨이퍼의 표면에 형성될 수 있다.
이러한 다중 레벨 배선들을 형성하는 동안, HDP 산화물과 티타늄 나이트라이드를 동일한 공정에서 이용하게 되면, 결함을 형성하는 경향이 있다. 상기의 제조 순서에서 설명된 특정 공정을 수행하는 동안, 반도체 웨이퍼는 그의 외주변을 따라 클램프(clamp)되며, 이에 의해 물질들이 클램프에 의해 커버되는 웨이퍼 에지를 따라 표면들과 접촉하는 것을 막는다. 도 2를 참조하여, 이러한 클램프들(미도시)은 일반적으로 그의 에지(200)를 따라 웨이퍼(201)와 접촉하며, 웨이퍼(201)의 에지(200)로부터 안쪽으로 약 3-5mm 또는 그 이상의 거리 만큼 연장될 수 있다. 클램프들은 복수의 구성들중 임의의 구성에 의해 웨이퍼와 접촉할 수 있다. 일부 클램프들은 그의 전체 주변을 따라 웨이퍼와 접촉하고, 다른 클램프들은 웨이퍼의 에지(200)를 따라 복수의 위치들에서 손가락형 돌출부(finger-like projection)들을 이용할 수 있다. 클램프의 구성에 상관없이, 클램프가 접촉하는 웨이퍼(201)의 에지를 따르는 영역들은, 소정의 제조 공정에 있어서 웨이퍼(201)가 노출되는 공정 물질로부터 보호된다. 예를 들어, 웨이퍼(201)는 티타늄 증착 공정 동안 클램프되기 때문에, 클램프가 접촉하는 웨이퍼(201)의 에지(200)를 따라서는 티타늄이 증착되지 않게 된다. 그러나, HDP 산화물, TEOS 산화물 및 티타늄 나이트라이드의 형성 등의 다른 공정 단계들 동안, 웨이퍼(201)의 에지는 클램프되지 않는다. 결과적으로, 이러한 공정들 동안, 물질들은 에지(200)를 따라 웨이퍼(201)의 표면과 접촉하여 그 위에 축적되는 경향이 있다. 예를 들어, 도 2에 도시된 바와 같이, 티타늄 나이트라이드(210), HDP 산화물(220) 및 TEOS 산화물(230)의 층들이 공정 동안 웨이퍼 에지(200)를 따라 형성된다. 이는 다중 레벨 배선의 제조가 진행됨에 따라 복수회 발생한다.
이러한 상황은, HDP 산화물과 티타늄 나이트라이드 간의 불량한 인터페이스 특성때문에 이후의 공정 단계들 동안 문제가 될 수 있다. 특히, 이후의 고온 처리 단계들에 의해, 티타늄 나이트라이드/HDP 산화물 인터페이스에서 층간 박리(delamination)가 야기되어, 이러한 층간 박리가 일어나는 웨이퍼의 에지를 따라 국부화된 영역들에서 버블링(bubbling)이 발생한다. 이러한 영역들은 파열(burst)되어 작은 산화물 원반(disc)들을 공수 투사물(airborne projectile)들-이들은 웨이퍼 표면에 임의적으로 놓여진다-로서 방출(release)함으로써, 다이의 손실을 야기시켜 공정 수율에 악영향을 미친다.
본 발명의 목적은 상기 설명한 문제를 극복하거나 또는 적어도 그 영향을 줄이는 것이다.
본 발명은 HDP 산화물 및 티타늄 나이트라이드를 이용하는 반도체 제조 공정에 있어서 결함의 경향을 줄여 수율을 개선하는 방법에 관한 것이다. 일 예에서, 본 발명은 고성능 집적 회로들을 위한 다중 레벨 배선 구조들의 제조 공정에 적용할 수 있다. 이 공정에서는, 제조하는 동안 이용되는 기술들 및 툴들의 특성으로 인해, 다중 레벨 배선 구조가 순차적으로 형성됨에 따라 HDP 산화물과 티타늄 나이트라이드가 직접 접촉하게 되어 반도체 웨이퍼 기판의 에지를 따라 적층된다. 웨이퍼 에지를 따라 HDP 산화물과 티타늄 나이트라이드 간의 인터페이스는 이후의 공정 단계들 동안 층간 박리되기가 쉬우며, 이에 따라 웨이퍼 표면에 놓여질 수 있는 작은 공수 HDP 산화물 입자들을 방출시킴으로써 다이 손실을 야기시킨다.
따라서, 본 발명의 제 1 양상에 따르면, 다중 레벨 배선 구조를 갖는 반도체 디바이스 제조 방법이 제공된다. 그 표면에 전도성 배선 패턴이 포함되어 있는 반도체 기판에 제 1, 2 유전층들을 증착함으로써 금속간 유전체(IMD)가 제공된다. 제 1 유전층은 비 HDP 유전층, 즉 본질적으로 고밀도 플라즈마 화학 기상 증착 이외의 임의의 공정에 의해 형성되는 것으로 이루어진다. 일반적으로, 제 1 유전층은 제어된 방식으로 약 200 내지 500Å 미만의 두께로 증착되거나 또는 다른 방식으로 형성될 수 있다. 제 2 유전층은 고밀도 플라즈마 화학 기상 증착 공정에 의해 제 1 유전층의 상부 표면에 증착되는 HDP 산화물층을 포함한다. 필요에 따라, TEOS 산화물층 등의 제 3 유전층이 제 2 유전층의 표면에 선택적으로 증착될 수 있다. 복수의 티타늄-티타늄 나이트라이트 코팅된 비아들이 금속간 유전체 구조를 통해 형성되며, 이 비아들은 텅스텐 등의 전도성 물질로 충전된다.
본 발명은 또한 다중 레벨 배선 구조들을 갖는 집적 회로를 제공한다. 다중 레벨 배선 구조들은 반도체 기판의 표면의 전도성 배선 패턴과, 비 HDP 유전층으로 구성된 제 1 유전층과, 제 1 유전층 표면에 있으며 HDP 산화물층으로 구성된 제 2 유전층과, 그리고 제 1, 2 유전층들중 적어도 1개를 통해 연장되는 복수의 티타늄-티타늄 나이트라이드 코팅된 비아들을 포함한다. TEOS 산화물층 등의 제 3 유전층이 제 2 유전층의 표면에 형성될 수 있다.
본 발명은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 보다 명확해질 것이며, 도면들에서 동일한 요소에는 동일한 참조 부호가 부여된다.
도 1은 HDP 산화물/TEOS 산화물 금속간 유전체 구조를 포함하는 종래의 다중 레벨 배선 구조의 단면도이다.
도 2는 도 1에 나타낸 다중 레벨 배선 구조를 제조하는 동안의 중간 단계에서의 반도체 웨이퍼 에지의 단면도이다.
도 3A-3G는 본 발명에 따른 다중 레벨 배선 구조의 제조에 있어서 선택된 단계들의 단면도들이다.
본 발명은 다양한 변경 및 변형된 형태를 가질 수 있지만, 도면을 참조하여 특정한 실시예들에 대해 예시적으로 상세히 설명한다. 그러나, 이해될 사항으로서, 이러한 특정 실시예들은 본 발명을 개시된 특정 형태로 한정하지 않으며, 본 발명은 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위 내에 포함되는 모든 변경, 등가 및 변형을 포함한다.
이하, 본 발명의 예시적인 실시예에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징을 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 특정한 목표를 달성하기 위해서는, 구현 마다 특정한 다양한 결정이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자에게는 일상적인 작업이다.
이제, 도 3A-3G를 참조하여 본 발명을 설명한다. 그러나, 주목할 사항으로서, 도면들은 상당히 단순화된 형태로서, 제조 공정 동안 이용되는 각각의 모든 단계를 다 포함하는 것은 아니다. 또한, 도면들에서 반도체 디바이스의 다양한 영역들 및 구조들은 매우 정확하고 뚜렷한 구성들 및 프로파일들을 갖는 것으로 도시되었지만, 당업자에게 있어서 이러한 영역들 및 구조들이 실제로는 도면에 나타낸 것과 꼭 같지 않다는 것은 자명하다. 또한, 도면들에 도시된 다양한 영역들의 상대적인 크기들은 제조되는 디바이스들의 피쳐 사이즈(feature size)와 비교하여 확대 또는 감소될 수 있다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예들을 개시 및 설명하기 위해 포함된 것이다.
본 발명이 해결하는 문제는, 예를 들어 HDP 산화물과 티타늄 나이트라이드 간의 불충분한 접착 등의 불충분한 인터페이스 특성으로부터 비롯된다. 이러한 두 물질들이 반도체 기판의 표면 위에서 또는 임의의 영역에서 접촉하는 반도체 제조 공정에서는, 이후의 공정 단계들 동안 이들 두 물질들 간의 국부화된 층간 박리의 결과로서 결함이 발생할 수 있다. HDP 산화물과 티타늄 나이트라이드의 인터페이스 영역에서는 작은 버블들이 발생할 수 있는바, 이들중 일부는 파열되어 작은 공수 입자들을 방출시키는데, 이 입자들이 웨이퍼 표면에 놓여지는 경우 다이 손실을 야기시킬 수 있다. 이는 상기 두 물질들이 이용되는 고성능 집적 회로의 다중 레벨 배선 구조를 제공하는 공정에서 특히 문제가 된다는 것을 알 수 있었다.
본 발명에 따르면, 웨이퍼 에지를 따라 HDP 산화물과 접촉하는 티타늄 나이트라이드의 존재로 인해 야기되는 결함은, HDP 산화물과 티타늄 나이트라이드층의 사이에 적어도 1개의 물질층을 제공하여, 이후의 고온 처리 단계들 동안 HDP 산화물과 티타늄 나이트라이드 간의 인터페이스 특성을 개선함으로써 실질적으로 감소될 수 있다. 따라서, 본 발명에 따르면, 티타늄 나이트라이드를 증착한 후, 하지만 다음 레벨의 배선들에 대한 HDP 산화물을 증착하기 전에, 부가적인 공정층이 형성된다. 따라서, 이러한 공정층은 HDP 산화물층과 티타늄 나이트라이드층의 사이에 형성되는데, 만일 이러한 공정층이 형성되지 않는 다면 HDP 산화물층과 티타늄 나이트라이드층은 웨이퍼의 에지를 따라 바로 접촉하게 된다.
이제, 도 3A-3G를 참조하여 본 발명의 예시적인 실시예에 대해 설명한다. 도 3A에 도시된 바와 같이, 예를 들어 알루미늄으로 된 예시적인 전도성 라인(330)이 반도체 기판(300)의 표면에 형성된다. 당업자에게 명백한 바와 같이, 전도성 라인(330)은 반도체 기판의 표면에 형성되는 트랜지스터 구성 요소 또는 다른 반도체 디바이스 위에 형성될 수 있다. 대안적으로, 전도성 라인(330)은 다중 레벨 배선 제조 방식에서 이용되는 1개 이상의 전도성 요소들, 예를 들어 전도성 플러그 위에 형성될 수 있다.
도 3B에서, 공정층(310)이 기판(300)의 표면(301) 및 전도성 라인(330)의 표면(331)에 형성된다. 이 공정층(310)은 고밀도 플라즈마 화학 기상 증착 이외의 다른 공정에 의해 형성되는 임의의 유전 물질들을 포함하는 다양한 물질들로 구성될 수 있다. 고밀도 플라즈마 화학 기상 증착에 의해 증착된 산화물층에 아르곤 및 다른 유사한 분자들이 존재하는 것이, HDP 산화물과 티타늄 나이트라이드 간의 불량한 인터페이스 특성에 적어도 부분적으로 기여하는 것으로 여겨진다. 따라서, 본 발명의 예시적인 일 실시예에서, 공정층(310)은 결과적인 공정층(310) 내에 아르곤 또는 다른 유사한 물질들을 유입시키지 않는 임의의 공정에 의해 형성될 수 있다. 공정층(310)은 전형적으로 종래에 알려져 있는 적절한 많은 기술들중 임의의 기술(예를 들어, 화학 기상 증착)에 의해 형성되며, 일반적으로 실리콘 이산화물, 실리콘 나이트라이드 또는 다른 유전 물질들로 구성된다.
공정층(310)의 두께가 특정하게 한정되지는 않았지만, 일반적으로 약 200-500Å 또는 그 보다 작은 두께로 증착 또는 형성된다. 공정층(310)의 두께는 기판(300)에 형성된 복수의 전도성 라인들(이들중 단지 하나 만이 도시된다)(330) 간에 적절한 갭 충전을 달성하는 데에 있어서 중요하다.
도 3C를 참조하여, 공정층(310)이 형성된 후, HDP 산화물층(320)이 공정층(310)의 표면(311)에 형성된다. HDP 산화물층(320)은 종래에 이용가능한 임의의 고밀도 플라즈마 화학 기상 증착에 의해 형성될 수 있다. HDP 산화물층(320)은 소정의 응용 마다 원하는 두께로 형성될 수 있다. 일반적으로, HDP 산화물층(320)은 약 6,000 내지 10,000Å의 두께를 갖는다.
예시적인 일 실시예에서, HDP 산화물층(320)은 약 1-20millTorr의 압력, 약 250-400℃의 온도 및 약 0.2-0.4의 식각 대 증착비로 고밀도 플라즈마 화학 기상 증착 공정에 의해 증착된다. 증착/식각에 이용될 수 있는 가스들로는 SiH4, O2, 아르곤 및 기타 유사한 가스들이 있다.
도 3D를 참조하여, 이후의 공정에 있어서, 필요에 따라, TEOS 산화물층 등의 물질로 된 부가적인 유전층(340)이 HDP 산화물층(320)의 상부 표면(321)에 형성될 수 있다. 결과적으로, 본 특정 실시예에서, 금속간 유전체 구조는 3개의 개별적으로 형성된 유전층들, 즉 비 HDP 유전층(310), HDP 산화물층(320) 및 TEOS 산화물층(340)으로 구성된다.
도 3E를 참조하여, 종래의 포토리소그래피 및 식각 기술에 의해 전도성 라인(330) 위에 비아(342)가 형성된다. 이 비아(342)는 상부 표면(341)으로부터 전도성 라인(330)의 상부 표면(331)까지 연장된다. 물론, 존재하는 유전층들의 두께에 따라, 비아는 유전층(340), HDP 산화물층(320) 그리고/또는 공정층(310)을 통해 연장될 수 있다.
다음으로, 도 3F를 참조하여, 티타늄-티타늄 나이트라이드 장벽 시스템이 비아(342) 내에 제공된다. 먼저 티타늄층(350)이 비아(342)의 측벽 표면들(343)(도 3E 참조)을 따라, 유전층(340)의 표면(341) 위와 전도성 라인(330)의 표면(331) 위에 형성된다. 이후, 티타늄 나이트라이드층(360)이 티타늄층(350)의 표면에 형성된다. 티타늄층(350) 및 티타늄 나이트라이드층(360)은 종래에 이용되는 다양한 기술들중 임의의 기술, 예를 들어 스퍼터링, CVD 및 다른 유사한 공정들에 의해 형성될 수 있다. 티타늄-티타늄 나이트라이드 장벽의 결합된 두께는 설계 선택의 사항으로서 달라질 수 있지만, 일반적으로 약 100-500Å의 범위이다. 예시적인 일 실시예에서, 티타늄층(350)은 약 50 내지 300Å의 두께를 갖고, 티타늄 나이트라이드층은 약 50 내지 300Å의 두께를 갖는다.
이후, 텅스텐 등의 적절한 금속으로 된 전도성 물질이 웨이퍼(미도시)의 표면에 형성되어, 티타늄-티타늄 나이트라이드 라이닝(lining)된 비아(342)를 충전한다. 텅스텐, 티타늄 나이트라이드층(360) 및 티타늄층(350)은 1개 이상의 동작들에 의해 유전층(340)의 표면(341)과 거의 평면이 되도록 (예를 들어, 화학 기계적인 연마에 의해) 연마 또는 식각되어, 비아(342) 내에 텅스텐 플러그(380)를 남김으로써, 도 3G에 도시된 텅스텐 플러그 배선 구조(390)를 형성한다.
상기 설명한 바와 같이, 공정 흐름에 비 HDP 유전층(310)을 도입함으로써, 결함들이 감소하여 공정 수율이 개선된다. 이는, 보통 웨이퍼의 에지를 따라 적층되는 HDP 산화물 및 티타늄 나이트라이드가 더 이상 직접 접촉하지 않기 때문이다. 비 HDP 유전층이 존재하여 HDP 산화물과 티타늄 나이트라이드 간의 인터페이스 특성을 개선함으로써, 이후의 고온 처리 단계들 동안 웨이퍼 에지를 따라 층간 박리되는 경향을 감소시킨다. 이는 또한 티타늄 나이트라이드와 HDP 산화물이 직접 접촉하는 공정과 비교하여 다이 손실을 줄인다.
상기 개시된 특정 실시예들은 단지 예시적인 것들로서, 본원의 개시의 이득을 갖는 당업자들에게 있어서, 본 발명이 다르지만 등가의 방법들로 변형 및 실시될 수 있음은 자명하다. 또한, 본 발명은 하기의 청구항에서 설명되는 것을 제외하고, 개시된 구성 또는 설계의 세부사항들로 한정되지 않는다. 따라서, 상기 설명한 특정 실시예들은 HDP 산화물이 티타늄 나이트라이드와 접촉하는 다른 많은 반도체 제조 방법들에 이용되도록 변형 또는 수정될 수 있으며, 이러한 모든 변형들은 본 발명의 범위 및 정신 내에 있는 것으로 간주된다. 따라서, 본 발명이 보호받고자 하는 바는 하기의 청구항에서 설명된다.

Claims (27)

  1. 집적 회로의 다중 레벨 배선 구조를 제조하는 방법으로서,
    반도체 기판의 표면에 적어도 1개의 전도성 라인을 형성하는 단계와;
    상기 반도체 기판 및 상기 전도성 라인의 표면에 비 HDP 유전 물질로 된 제 1 층을 형성하는 단계와;
    상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계와;
    상기 적어도 1개의 전도성 라인 위에 비아를 형성하는 단계와;
    적어도 상기 비아 내에 티타늄층을 증착하는 단계와;
    상기 비아 내의 상기 티타늄층 위에 티타늄 나이트라이드층을 증착하는 단계와; 그리고
    상기 비아를 전도성 물질로 충전하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 전도성 라인의 표면에 비 HDP 유전 물질로 된 제 1 층을 형성하는 단계는, 상기 반도체 기판 및 상기 전도성 라인의 표면에 500Å 미만의 두께를 갖는 비 HDP 유전 물질로 된 제 1 층을 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 전도성 라인의 표면에 비 HDP 유전 물질로 된 제 1 층을 형성하는 단계는, 상기 반도체 기판 및 상기 전도성 라인의 표면에 200Å 미만의 두께를 갖는 비 HDP 유전 물질로 된 제 1 층을 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계는, 상기 제 1 층 위에 6,000-10,000Å 범위의 두께를 갖는 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 적어도 1개의 전도성 라인 위에 비아를 형성하는 단계는 상기 제 1 층을 통해 비아를 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 적어도 1개의 전도성 라인 위에 비아를 형성하는 단계는 상기 제 2 층을 통해 비아를 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 적어도 1개의 전도성 라인 위에 비아를 형성하는 단계는 상기 제 1, 2 층들을 통해 비아를 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 제 2 층의 표면에 제 3 층을 형성하는 단계를 더 포함하며, 상기 제 3 층은 유전 물질로 이루어지는 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  9. 제 8 항에 있어서,
    상기 적어도 1개의 전도성 라인 위에 비아를 형성하는 단계는 상기 제 3 층을 통해 비아를 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  10. 제 8 항에 있어서,
    상기 제 2 층의 표면에 제 3 층을 형성하는 단계는 상기 제 2 층 위에 실리콘 이산화물 또는 실리콘 나이트라이드층을 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  11. 제 8 항에 있어서,
    상기 제 2 층의 표면에 제 3 층을 형성하는 단계는 상기 제 2 층 위에 TEOS산화물층을 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 전도성 라인의 표면에 비 HDP 유전 물질로 된 제 1 층을 형성하는 단계는, 상기 반도체 기판 및 상기 전도성 라인의 표면에 실리콘 이산화물 또는 실리콘 나이트라이드로 된 제 1 층을 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  13. 제 1 항에 있어서,
    상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계는, 고밀도 플라즈마 화학 기상 증착 공정에 의해 상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  14. 제 1 항에 있어서,
    상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계는, 1 내지 20milliTorr 범위의 압력에서 고밀도 플라즈마 화학 기상 증착 공정에 의해 상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 증착하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  15. 제 1 항에 있어서,
    상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계는, 250 내지 400℃ 범위의 온도에서 고밀도 플라즈마 화학 기상 증착 공정에 의해 상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 증착하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  16. 제 1 항에 있어서,
    상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계는, 식각 대 증착비가 0.2 내지 0.4 범위인 고밀도 플라즈마 화학 기상 증착 공정에 의해 상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 증착하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  17. 제 1 항에 있어서,
    상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 형성하는 단계는, 아르곤 가스를 이용하는 고밀도 플라즈마 화학 기상 증착 공정에 의해 상기 제 1 층 위에 고밀도 플라즈마 산화물로 된 제 2 층을 증착하는 단계로 된 것을 특징으로 하는 집적 회로의 다중 레벨 배선 구조를 제조하는 방법.
  18. HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법으로서,
    상기 HDP 산화물층과 상기 티타늄 나이트라이드층 사이에 비 HDP 인터레이어 유전층을 제공하는 단계를 포함하는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  19. 제 18 항에 있어서,
    상기 비 HDP 유전층은 500Å 미만의 두께를 갖는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  20. 제 18 항에 있어서,
    상기 비 HDP 유전층은 200Å 미만의 두께를 갖는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  21. 제 18 항에 있어서,
    상기 비 HDP 유전층은 실리콘 이산화물 또는 실리콘 나이트라이드로 이루어지는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  22. 제 18 항에 있어서,
    상기 HDP 산화물층은 6,000-10,000Å 범위의 두께를 갖는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  23. 제 18 항에 있어서,
    상기 HDP 산화물층은 고밀도 플라즈마 화학 기상 증착에 의해 형성되는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  24. 제 23 항에 있어서,
    상기 HDP 산화물층은 1 내지 20milliTorr 범위의 압력에서 고밀도 플라즈마 화학 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  25. 제 23 항에 있어서,
    상기 HDP 산화물층은 250 내지 400℃ 범위의 온도에서 고밀도 플라즈마 화학 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  26. 제 23 항에 있어서,
    상기 HDP 산화물층은 식각 대 증착비가 0.2 내지 0.4 범위인 고밀도 플라즈마 화학 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
  27. 제 23 항에 있어서,
    상기 HDP 산화물층은 아르곤 가스를 이용하는 고밀도 플라즈마 화학 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 HDP 산화물층과 티타늄 나이트라이드층이 반도체 기판 위에서 접촉하는 공정에서 다이 손실을 줄이는 방법.
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