KR100486333B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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야마모토요우이치
고로모카와다카시
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가부시끼가이샤 한도따이 프로세스 켄큐쇼
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Abstract

본 발명은 유전율이 낮은 도포 절연막을 포함하는 층간 절연막을 형성하는 반도체 장치의 제조 방법에 관한 것이다. 그 구성은 기판(20) 상에 실리콘 함유 무기 화합물을 함유하는 도포액 및 실리콘 함유 유기 화합물로 이루어진 그룹 중에서 선택된 어느 하나를 함유하는 도포액을 도포하여 도포 절연막(26)을 형성하는 공정과, Si-H 결합을 갖는 알콕시 화합물 및 Si-H 결합을 갖는 실록산으로 이루어진 그룹 중에서 선택된 어느 하나와 O2, N2O, NO2, CO, CO2, 및 H2O로 이루어진 그룹 중에서 선택된 어느 하나의 산소 함유 가스로 이루어진 제 1 성막 가스를 플라즈마화하여 반응시켜, 상기 도포 절연막(26)을 피복하는 보호층(27)을 형성하는 공정을 갖는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 저 유전율을 갖는 도포 절연막을 포함하는 층간 절연막을 형성하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 집적회로 장치의 고집적도화, 고밀도화 및 고속화에 따라, 저 유전율을 갖는 층간 절연막을 사용한 다층 배선 구조가 채용되고 있다. 이러한 경우, 층간 절연막으로서 평탄성이 우수하며 낮은 비유전율을 갖는 도포 절연막이 다수 이용되고 있다.
낮은 비유전율을 갖는 도포 절연막은 실리콘 함유 무기 화합물을 함유하는 도포액 또는 실리콘 함유 유기 화합물을 함유하는 도포액을 회전 도포법에 의해 피(被)성막면에 도포한 후, 가열에 의해 도포액 중의 용매를 제거하여 얻어진다.
그러나, 도포 절연막은 막 중의 수분 양이 많으며, 흡습성도 높다. 또한, 도포 절연막 자체의 강도도 비교적 약하다.
또한, 도포 절연막은 CVD(Chemical Vapor Deposition) 절연막 또는 금속 배선층과의 밀착성이 나빠, 도포 절연막의 박리(剝離)가 발생할 우려가 있다.
이러한 도포 절연막의 약점을 보강하기 위해, 도포 절연막의 상하에 Si 및 N을 함유하거나 Si 및 C를 함유하는 캡(cap)층(상부 보호층)과 라이너(liner)층(하부 보호층)을 형성하고, 상부 및 하부 보호층에 의해 도포 절연막을 둘러싸는 것과 같은 구조로 하는 경우가 많다.
즉, 다층 배선을 갖는 반도체 장치에서는, 상부 배선과 하부 배선 사이에 Si 및 N을 함유하거나 Si 및 C를 함유하는 하부 보호층과 도포 절연막과 Si 및 N을 함유하거나 Si 및 C를 함유하는 상부 보호층이 차례로 적층되어 이루어진 층간 절연막을 형성하고 있다.
그러나, Si 및 N을 함유하는 절연막은 비유전율이 높기 때문에, Si 및 N을 함유하는 절연막의 막 두께를 얇게 하여 상부 및 하부 보호층으로서 사용했다고 하여도, 층간 절연막 전체의 유전율이 높아지게 된다.
또한, Si 및 C를 함유하는 상하부 보호층은 Si 및 N을 함유하는 상부 및 하부 보호층에 비하여 비유전율이 5 정도로 비교적 낮지만, 누설 전류의 증대를 충분히 억제하는 것이 불가능하다.
또한, 도포 절연막과 Si 및 N을 함유하거나 Si 및 C를 함유하는 상부 및 하부 보호층과의 밀착성이 그다지 양호하다고는 할 수 없고, 수분 등에 대한 배리어성이 완전하지 않다.
한편, 도포 절연막의 상부 및 하부에 각각 밀착성을 강화하기 위해, 비교적 저온에서 성막 가능한 플라즈마 여기(勵起) 화학 기상 성장법(이하, PE-CVD법이라고 함)을 사용하고, 그 성막 가스로서 SiH4/N2O계의 가스, SiH4/O2 계의 가스, TEOS/O2계의 가스를 사용하여 다른 상부 및 하부 보호층을 형성하는 경우도 있다.
그러나, 다른 상부 및 하부 보호층에서는 막 자체의 기계적 강도 또는 도포 절연막과의 밀착성이 아직 충분하지 않은 것, 더 나아가서는 강한 산화 반응을 나타내는 가스를 사용하고 있었기 때문에, 다음과 같은 결점이 있다. 즉,
(ⅰ) 도포 절연막과 상부 및 하부 보호층과의 계면(界面)에서 도포 절연막의 박리가 발생한다.
(ⅱ) 가공 중, 특히 CMP(Chemical Mechanical Polishing) 중에 (보강용의) 골격의 역할을 수행하는 스톱퍼로서의 하부 보호층이 파괴되어 반도체 장치의 적층 구조의 파괴가 발생한다.
(ⅲ) 상부 보호층을 형성할 때에, 성막 가스 중에 강한 산화 반응을 나타내는 가스를 사용하고 있기 때문에, 도포 절연막의 산화에 의한 유전율의 상승이 발생하거나 한다.
본 발명은 도포 절연막과 그 상면 또는 하면을 피복하는 보호층으로 구성되는 피복 절연막에 있어서, 또는 도포 절연막과 그것들의 상면 및 하면을 피복하는 보호층으로 구성되는 층간 절연막에 있어서, 피복 절연막 또는 층간 절연막 전체적으로 저유전율화를 도모할 수 있고, 수분 또는 누설 전류 등에 대한 배리어성이 보다 완전하며, 평탄성이 우수한 피복 절연막 또는 층간 절연막을 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 보호층과 도포 절연막과의 밀착성 또는 보호층 자체의 기계적 강도를 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이하, 본 발명의 구성에 의해 나타나는 작용을 설명한다.
본 발명에 있어서는, 기판 상에 도포 절연막을 형성하고, 그 도포 절연막을 피복하도록, Si-H 결합을 갖는 알콕시 화합물 및 Si-H 결합을 갖는 실록산으로 이루어진 그룹 중에서 선택된 어느 하나와, O2, N2O, NO2, CO, CO2, 및 H2O로 이루어진 그룹 중에서 선택된 어느 하나의 산소 함유 가스로 이루어진 제 1 성막 가스를 플라즈마화하여 반응시켜, 보호층을 형성하고 있다.
본원 발명자의 실험에 의하면, 상기 제 1 성막 가스를 플라즈마화하여 반응시켜 형성한 실리콘 함유 절연막은, 도포 절연막과의 밀착성이 양호하고, 실리콘 질화막과 동일한 정도로 치밀하며 내수성이 우수하고, 실리콘 질화막에 비하여 비유전율이 작으며, 막 중의 수분 함유량이 적음을 알 수 있었다.
이와 같이, 플라즈마 CVD법에 의해 형성한 본 발명에 따른 실리콘 함유 절연막은 도포 절연막과의 밀착성이 양호하고, 실리콘 질화막과 동등한 치밀성을 갖고 있기 때문에, 본 발명의 구성과 같이, 도포 절연막을 피복하도록 도포 절연막과 접촉시켜 본 발명에 따른 실리콘 함유 절연막을 형성함으로써, 외부로부터 도포 절연막으로의 수분 침입 및 도포 절연막으로부터 주변부로의 수분 유출에 대한 배리어성이 보다 완전하며, 평탄성이 우수한 피복 절연막을 얻을 수 있다.
또한, 본 발명에 따른 플라즈마 CVD 절연막은 상기 특성을 갖는 것 이외에 실리콘 질화막에 비하여 비유전율이 작기 때문에, 주된 피복 절연막 또는 층간 절연막으로서의 저비유전율을 갖는 도포 절연막의 상면 또는 하면에, 또는 그 상하 양면에 본 발명에 따른 플라즈마 CVD 절연막으로 이루어진 보호층을 형성함으로써, 도포 절연막에 대한 수분 침입 또는 유출에 대한 배리어성 및 누설 전류 등에 대한 배리어성이 보다 완전하며, 전체적으로 유전율이 낮은 피복 절연막 또는 층간 절연막을 얻을 수 있다.
이와 같이, 본 발명에 의하면, 피복 절연막 또는 층간 절연막 전체적으로 저유전율화를 도모할 수 있고, 도포 절연막에 대한 수분 침입 또는 유출에 대한 배리어성 및 누설 전류 등에 대한 배리어성이 보다 완전하며, 평탄성이 우수한 피복 절연막 또는 층간 절연막을 얻을 수 있다.
또한, 본 발명에 따른 실리콘 함유 절연막은, 적외선의 흡수 강도의 피크가 파수(波數) 2270 내지 2350㎝-1의 범위이고, 막 밀도가 2.25 내지 2.40g/㎤의 범위이며, 비유전율이 3.3 내지 4.3의 범위이다.
본원 발명자의 실험에 의하면, 상기 특성을 갖는 실리콘 함유 절연막은, 실리콘 질화막과 동일하도록, 기계적 강도가 높고 치밀하며 내수성이 우수하고, 막 중의 수분 함유량이 적으며, 실리콘 질화막에 비하여 비유전율이 작음을 알 수 있었다. 또한, 그 실리콘 함유 절연막은 도포 절연막과의 밀착성이 양호함을 알 수 있었다.
본 발명의 상기 특성을 갖는 실리콘 함유 절연막을 배선 등을 피복하는 보호층으로서 사용함으로써, 배선 사이의 기생(寄生) 용량을 저감시키면서, 외부의 수분 침입을 방지하여 배선의 부식을 방지할 수 있다.
또한, 본 발명은 기판 상에 상부 및 하부 배선과 상부 및 하부 배선의 사이에 개재되는 층간 절연막을 가지며, 층간 절연막은 하층으로부터 차례로 본 발명의 상기 특성을 갖는 실리콘 함유 절연막으로 이루어진 하부 보호층과, 실리콘 함유 유기물 또는 실리콘 함유 무기물 중의 적어도 어느 하나를 함유하는 도포 절연막으로 이루어진 주된 절연막과, 본 발명의 상기 특성을 갖는 실리콘 함유 절연막으로 이루어진 상부 보호층으로 구성되어 있다.
본 발명의 상기 특성을 갖는 실리콘 함유 절연막은 도포 절연막과의 밀착성이 양호하고, 기계적 강도가 높기 때문에, 외부로부터의 기계적인 충격에 대해서도 막 박리 등과 같은 적층 구조의 파괴를 방지할 수 있다.
또한, 본 발명의 상기 특성을 갖는 실리콘 함유 절연막은 치밀하기 때문에, 도포 절연막 중에 함유되는 수분이 실리콘 함유 절연막의 외측 주변부에 방출되는 것을 방지할 수 있다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태에 따른 반도체 장치의 제조 방법에 사용되는 평행 평판형의 플라즈마 성막 장치(101)의 구성을 나타내는 측면도이다.
이 플라즈마 성막 장치(101)는 플라즈마 가스에 의해 피(被)성막 기판(20) 상에 배리어 절연막을 형성하는 장소인 성막부(101A)와 성막 가스를 구성하는 복수 가스의 공급원을 갖는 성막 가스 공급부(101B)로 구성되어 있다.
성막부(101A)는 도 1에 나타낸 바와 같이 감압(減壓) 가능한 챔버(1)를 구비하고, 챔버(1)는 배기 배관(4)을 통하여 배기 장치(6)와 접속되어 있다. 배기 배관(4)의 도중에는 챔버(1)와 배기 장치(6) 사이의 도통(導通) 또는 비도통을 제어하는 개폐 밸브(5)가 설치되어 있다. 챔버(1)에는 챔버(1) 내의 압력을 감시하는 진공계(眞空計)(도시 생략) 등의 압력 계측수단이 설치되어 있다.
챔버(1) 내에는 대향하는 한쌍의 상부 전극(제 1 전극)(2)과 하부 전극(제 2 전극)(3)이 구비되며, 상부 전극(2)에 주파수 13.56㎒의 고주파 전력을 공급하는 고주파 전력 공급 전원(RF 전원)(7)이 접속되고, 하부 전극(3)에 주파수 380㎑의 저주파 전력을 공급하는 저주파 전력 공급 전원(8)이 접속되어 있다. 이것들 전원(7, 8)으로부터 상부 전극(2) 및 하부 전극(3)에 전력을 공급하여, 성막 가스를 플라즈마화한다. 상부 전극(2), 하부 전극(3) 및 전원(7, 8)이 성막 가스를 플라즈마화하는 플라즈마 생성수단을 구성한다.
또한, 플라즈마 생성수단으로서, 예를 들어, 평행 평판형의 상부 전극(2)과 하부 전극(3)에 의해 플라즈마를 생성하는 수단, ECR(Electron Cyclotron Resonance)법에 의해 플라즈마를 생성하는 수단, 안테나로부터의 고주파 전력의 방사에 의해 헬리콘 플라즈마를 생성하는 수단 등이 있다.
상부 전극(2)은 성막 가스의 분산도구를 겸하고 있다. 상부 전극(2)에는 복수의 관통구멍이 형성되고, 하부 전극(3)과의 대향면에서의 관통구멍 개구부가 성막 가스의 방출구(도입구)로 된다. 이 성막 가스 등의 방출구는 성막 가스 공급부(101B)와 배관(9a)에 의해 접속되어 있다. 또한, 경우에 따라, 상부 전극(2)에는 히터(도시 생략)가 구비되는 경우도 있다. 성막 중에 상부 전극(2)을 대략 100℃ 정도의 온도로 가열하여 둠으로써, 성막 가스 등의 반응 생성물로 이루어진 분자(particle)가 상부 전극(2)에 부착되는 것을 방지하기 위함이다.
하부 전극(3)은 피성막 기판(20)의 유지대를 겸하며, 유지대 상의 피성막 기판(20)을 가열하는 히터(12)를 구비하고 있다.
성막 가스 공급부(101B)에는 Si-H 결합을 갖는 알콕시 화합물의 공급원, Si-H 결합을 갖는 실록산의 공급원, 산소(O2), 일산화질소(N2O), 이산화질소(NO2 ), 일산화탄소(CO), 이산화탄소(CO2), 및 물(H2O)로 이루어진 그룹 중에서 선택되는 어느 하나의 산소 함유 가스의 공급원, 수소(H2)의 공급원, 및 질소(N2)의 공급원이 마련되어 있다.
본 발명이 적용되는 성막 가스인 Si-H 결합을 갖는 알콕시 화합물 또는 Si-H 결합을 갖는 실록산에 대해서는, 대표적인 예로서 다음에 나타낸 것을 사용할 수 있다.
(ⅰ) Si-H 결합을 갖는 알콕시 화합물
트리메톡시실란(TMS:SiH(OCH3)3)
(ⅱ) Si-H 결합을 갖는 실록산
테트라메틸디실록산(TMDSO:(CH3)2HSi-O-SiH(CH3)2)
이것들 가스는 적절히 분기 배관(9b∼9f) 및 이것들 모든 분기 배관(9b∼9f)이 접속된 배관(9a)을 통하여 성막부(101A)의 챔버(1) 내에 공급된다. 분기 배관(9b∼9f)의 도중에 유량 조정수단(11a∼11e) 또는 분기 배관(9b∼9f)의 도통 또는 비도통을 제어하는 개폐수단(10b∼10k)이 설치되고, 배관(9a)의 도중에 배관(9a)의 도통 또는 비도통을 행하는 개폐수단(10a)이 설치되어 있다. 또한, N2 가스를 유통시켜 분기 배관(9b∼9e) 내의 잔류 가스를 제거(purge)하기 위해, N2 가스의 공급원과 접속된 분기 배관(9f)과 그 밖의 분기 배관(9b∼9e) 사이의 도통 또는 비도통을 제어하는 개폐수단(10l, 10n, 10p)이 설치되어 있다. 또한, N2 가스는 분기 배관(9b∼9e)내 이외에 배관(9a) 내 및 챔버(1) 내의 잔류 가스를 제거한다.
이상과 같은 성막 장치(101)에 의하면, Si-H 결합을 갖는 알콕시 화합물 및 Si-H 결합을 갖는 실록산으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 공급원과 산소 함유 가스의 공급원을 구비하며, 성막 가스를 플라즈마화하는 플라즈마 생성수단(2, 3, 7, 8)을 구비하고 있다.
상기 플라즈마 CVD 장치를 사용하여 플라즈마 CVD법에 의해 Si, O, C, H를 함유하는 실리콘 함유 절연막을 형성할 수 있다. 따라서, 하기의 제 2 실시형태에 나타낸 바와 같이, 낮은 유전율을 가지며 수분 함유량이 적고, 치밀하며 내수성이 우수한 실리콘 함유 절연막을 형성할 수 있다. 또한, 이 실리콘 함유 절연막은 유기 도포 절연막 또는 무기 도포 절연막과의 밀착성이 양호하고, 구리(Cu)의 확산을 저지하는 능력도 높다.
특히, 평행 평판형의 제 1 및 제 2 전극(2, 3)에 각각 고저(高低) 2개의 주파수의 전력을 공급하는 전원(7, 8)이 접속되어 있기 때문에, 이것들 고저 2개의 주파수의 전력을 각각 각 전극(2, 3)에 인가하여 플라즈마를 생성할 수 있으며, 이와 같이 하여 제작한 실리콘 함유 절연막은 치밀하다.
(제 2 실시형태)
이하, 상기의 플라즈마 CVD 장치를 사용하여 성막한 실리콘 함유 절연막에 관하여, 본원 발명자가 행한 조사 실험에 대해서 설명한다.
먼저, 상기의 플라즈마 CVD 장치 중에서 잘 알려진 평행 평판형의 플라즈마 CVD 장치를 사용했다. 상부 전극(2) 및 하부 전극(3) 중의 하부 전극(3)이 기판 유지도구를 겸하며, 하부 전극(3)은 기판 가열을 행하기 위한 히터(12)를 내장하고 있다.
(시료의 제작)
도 2a 내지 도 2e는 본 발명의 실리콘 산화막(실리콘 함유 절연막)을 갖는 시료에 대해서 나타내는 단면도이다.
시료 S1은, 도 2a에 나타낸 바와 같이, 트리메톡시실란(TMS)을 함유하는 성막 가스를 사용한 PE-CVD법에 의해 실리콘 산화막(실리콘 함유 절연막을 의미하는 것이며, 이하, PE-CVD TMS SiO2막이라고 칭한다)(42a)을 실리콘 기판(41) 상에 형성함으로써 제작했다. 또한, 비교를 위해, 실리콘 기판(41) 상에 테트라에톡시실란(TEOS)을 함유하는 성막 가스를 사용한 PE-CVD법에 의해 형성한 실리콘 산화막(이하, PE-CVD TEOS SiO2막이라고 칭함)(51a)을 갖는 비교 시료 CS1과, 실리콘 기판(41) 상에 모노실란(SiH4)을 함유하는 성막 가스를 사용한 PE-CVD법에 의해 형성한 실리콘 산화막(이하, PE-CVD SiH4 SiO2막이라고 칭함)(52a)을 갖는 비교 시료 CS2를 제작했다.
시료 S1A는, 도 2e에 나타낸 바와 같이, 실리콘 기판(41) 상에 PE-CVD TMS SiO2막(42a)을 형성한 시료 S1에서 PE-CVD TMS SiO2막(42a) 상에 전극(45)을 형성함으로써 제작했다. 전극(45)으로서 수은 프로브(probe)를 사용하며, 그것과 PE-CVD TMS SiO2막(42a)과의 접촉 면적은 0.0230㎠이다.
시료 S2 및 S3은, 도 2b에 나타낸 바와 같이, 실리콘 기판(Si 기판)(41) 상에 인 함유량 7㏖%, 막 두께 약 500㎚의 BPSG막(43)과 PE-CVD TMS SiO2막(42b)을 차례로 형성함으로써 제작했다. 시료 S2에서는 PE-CVD TMS SiO2막(42b)의 막 두께를 100㎚로 하고, 시료 S3에서는 PE-CVD TMS SiO2막(42b)의 막 두께를 200㎚로 했다. 또한, 비교를 위해, PE-CVD TMS SiO2막(42b) 대신에 막 두께 200㎚의 PE-CVD TEOS SiO2막(51b)을 사용한 비교 시료 CS3과, 동일하게 막 두께 200㎚의 PE-CVD SiH4 SiO2막(52b)을 사용한 비교 시료 CS4와, 동일하게 SiH4, NH3 및 N2 를 함유하는 성막 가스를 사용한 플라즈마 CVD법에 의해 제작한 막 두께 200㎚의 실리콘 질화막(이하, PE-CVD SiN막이라고 칭함)(53)을 사용한 비교 시료 CS5를 제작했다.
시료 S4 및 S5는, 도 2c에 나타낸 바와 같이, 실리콘 기판(Si 기판)(41) 상에 저유전율 절연막(44a, 44b)과 PE-CVD TMS SiO2막(42c)을 차례로 형성함으로써 제작했다. 시료 S4에서는 저유전율 절연막으로서 무기 도포 절연막(44a)을 사용하고, 시료 S5에서는 동일하게 유기 도포 절연막(44b)을 사용했다. 또한, 비교를 위해, PE-CVD TMS SiO2막(52c) 대신에 PE-CVD TEOS SiO2막(51c)을 사용한 비교 시료 CS6 및 CS7을 제작했다. 비교 시료 CS6에서는 저유전율 절연막으로서 무기 도포 절연막(44a)을 사용하고, 비교 시료 CS7에서는 동일하게 유기 도포 절연막(44b)을 사용했다.
또한, 무기 도포 절연막은 HSQ(상품명, 다우코닝사(社) 제조), MSQ(상품명), R7(상품명, 히타치카세이코교사(社) 제조) 등과 같은 도포액을 도포하여 형성된 절연막이다. 도포액 중의 성분 화합물로서 탄소가 1개 이하인 화합물을 함유하는 것을 특징으로 하는 것이다. 유기 도포 절연막은 FLARE(상품명, 얼라이드 시그널사(社) 제조) 및 SiLK(상품명, 다우케미컬사(社) 제조) 등의 도포액을 도포하여 형성된 것이다. 도포액 중의 성분 화합물로서 탄소가 2개 이상인 화합물을 함유하는 것을 특징으로 하는 것이다.
시료 S6은, 도 2d에 나타낸 바와 같이, 실리콘 기판(41) 상에 막 두께 약 150㎚의 PE-CVD TMS SiO2막(하부 보호층)(42d)과 막 두께 약 450㎚의 도포 절연막(중간층)(44c)과 막 두께 약 200㎚의 PE-CVD TMS SiO2막(상부 보호층)(42e)을 하층으로부터 차례로 형성한 것이다. 도포 절연막(44c)은 HSQ(Hydrogen silsesquioxane)를 용매에 용해시켜 생성된 도포액(FOx(상품명))을 스핀 코팅하여 피착(被着)시킨 후, 질소 중에서 150, 200, 350℃의 온도로 각각 1분간씩 베이킹하고, 질소 중에서 400℃의 온도로 50분간 큐어(cure)하여 형성했다. 또한, 비교를 위해, 하부 보호층으로서 PE-CVD TMS SiO2막(42d) 대신에 PE-CVD TEOS SiO2막(51d)을 형성한 비교 시료 CS8과, 상부 및 하부 보호층으로서 PE-CVD TMS SiO2막(42d, 42e) 대신에 PE-CVD TEOS SiO2막(51d, 51e)을 형성한 비교 시료 CS9를 제작했다.
상기 플라즈마 CVD 장치를 사용하여, 이하의 성막 조건으로 각 시료 S1 내지 S6의 PE-CVD TMS SiO2막을 제작했다.
<성막 가스 : TMS+N2O>
TMS 가스 유량 : 100sccm
N2O 가스 유량 : 3000sccm
가스 압력 : 0.7Torr
<플라즈마화 조건>
상부 전극(2)에 대한 인가 전력 : 0.3W/㎠(주파수 13.56㎒)
하부 전극(3)에 대한 인가 전력 : 0.3W/㎠(주파수 380㎑)
이 성막 장치의 경우, 상기 전력 밀도는 모두 전극에 대한 인가 전력 750W에 상당한다.
기판 온도 : 300∼400℃
성막 막 두께 : t㎚
또한, 동일한 플라즈마 성막 장치(101)는 비교 시료 CS1의 PE-CVD TEOS SiO2막(51a), 비교 시료 CS2의 PE-CVD SiH4 SiO2막(52a), 비교 시료 CS3, CS4, CS6∼CS9의 PE-CVD TEOS SiO2막(51b∼51e), 비교 시료 CS5의 PE-CVD SiN막(53)의 형성에도 이용되었다.
상기와 같이 하여 제작한 PE-CVD TMS SiO2막(42a∼42e)에 대해서 다음의 특성을 조사했다.
(ⅰ) 기본 특성
상기 성막 조건에서 성막 레이트는 약 160∼170㎚/분이었다.
또한, 성막 후의 PE-CVD TMS SiO2막(42a)의 굴절률은 1.477 내지 1.48이고, 막 응력은 -250㎫ 또는 3.0 ×109(dyne/㎠)이었다. 굴절률을 측정할 경우는, 엘립소메터(Ellipsometer)에서 6338Å의 He-Ne 레이저를 사용했다. 또한, 막 응력을 측정할 경우, 옵티레버(optilever) 레이저 스캔 방식을 사용했다.
또한, 막 두께(t) 500㎚에서 PE-CVD TMS SiO2막(42a)의 비유전율은 3.9였다. 비유전율의 조사용 시료로서 시료 S1A를 사용했다.
조사용 시료 S1A의 실리콘 기판(41)과 전극(45) 사이에 직류 전압(V)을 인가하며, 직류 전압(V)에 주파수 1㎒의 미소(微小) 신호를 중첩시켜, 직류 전압(V) 변화에 대한 용량(C)의 변화를 측정하고, 그 결과로부터 비유전율을 산출했다.
(ⅱ) 막 중의 탄소 및 질소의 농도
시료 S1을 사용하여, AES법(Auger Electron Spectroscopy)에 의해 PE-CVD TMS SiO2막(42a) 중의 탄소 및 질소의 농도를 측정했다.
그것에 의하면, 탄소의 농도는 1.0atoms%이고, 질소의 농도는 2.1atoms%였다.
(ⅲ) 막 밀도
시료 S1을 사용하여, 잘 알려진 X선 간섭법 및 중량 측정법에 의해 PE-CVD TMS SiO2막(42a)의 막 밀도를 조사했다.
비교를 위해, PE-CVD TMS SiO2막(42a) 대신에 열산화막(thermal-SiO2막)과, PE-CVD TEOS SiO2막(51a)을 사용한 비교 시료 CS1과, PE-CVD SiH4 SiO2막(52a)을 사용한 비교 시료 CS2에 의해 동일한 조사를 행하였다.
도 3a 및 도 3b에 나타낸 바와 같이, PE-CVD TMS SiO2막(42a)은 2.33으로 다른 절연막에 비하여 막 밀도가 높고 치밀함을 알 수 있었다.
(ⅳ) 막 중의 수분 함유량
시료 S1을 사용하여, TDS법(Thermal Desorption Mass Spectroscopy)에 의해 성막 직후와 대기중 2주 경과 후의 막 중의 수분 함유량을 측정했다. TDS법은 시료를 가열하여 그곳으로부터 나오는 분자를 측정하는 방법이다. 비교를 위해, PE-CVD TMS SiO2막(42a) 대신에 PE-CVD TEOS SiO2막(51a)을 사용한 비교 시료 CS1에 의해 동일한 조사를 행하였다.
조사 방법은 TDS 분석 장치에 의해 실온으로부터 800℃까지 가열하고, 시료로부터의 수분 양을 정량화함으로써 행하였다.
도 4는 그 결과를 나타내는 그래프이다. 도 4에서 종축(縱軸)은 선형(線形) 눈금으로 표시한 수분의 양(wt%)을 나타내고, 횡축(橫軸)은 선형 눈금으로 표시한 온도(℃)를 나타낸다.
성막 직후의 측정에서는, 실온으로부터 800℃까지 승온(昇溫)했을 때의 수분 양은 PE-CVD TMS SiO2막(42a)에서 0.11wt%인 것에 대하여, PE-CVD TEOS SiO2막(51a)에서는 0.49wt%였다. 또한, 2주 후의 측정에서도, PE-CVD TMS SiO2막(42a)에서는 +0.2 내지 0.3의 증가에 그쳐 그다지 변화가 없었다.
이상과 같이, PE-CVD TMS SiO2막(42a)은 PE-CVD TEOS SiO2막(51a)에 비하여 구조수(構造水)(성막 직후에 성막 가스 및 막 구조에 기인하여 막 중에 함유되는 수분) 및 물리 흡착수(물리적으로 흡착 및 흡수한 외부의 수분)가 적음을 알 수 있었다.
(ⅴ) FT-IR의 흡수 강도
다음으로, 상기 시료 S1에 대해서 FT-IR 분석법에 의해 적외선의 흡수 강도를 조사한 결과를 도 5a에 나타낸다. 상기 비교 시료 CS1 및 CS2에 대해서 동일하게 조사한 결과를 도 5b에 나타낸다.
도 5a의 종축은 선형 눈금으로 표시한 흡수 강도(임의 단위)를 나타내고, 횡축은 선형 눈금으로 표시한 파수(㎝-1)를 나타낸다. 도 5b도 동일하다.
도 5a에 나타낸 바와 같이, 파수 2270 내지 2350㎝-1의 범위에 중심 파수를 갖는 적외선 흡수 강도의 피크가 확인되었다. 한편, 비교 시료 CS1 및 CS2에서는 도 5b에 나타낸 바와 같이 그러한 피크는 관찰되지 않았다.
(ⅵ) 내수성
도 2b에 나타낸 시료 S2 및 S3을 사용하여, 가압 가습 시험(pressurecooker test)에 의해 PE-CVD TMS SiO2막(42b)의 내수성을 조사했다. 비교를 위해, PE-CVD TMS SiO2막(42b) 대신에 PE-CVD TEOS SiO2막(51b)을 사용한 비교 시료 CS3과, 동일하게 PE-CVD SiN막(53)을 사용한 비교 시료 CS5에 의해 동일한 조사를 행하였다.
가압 가습 시험의 조건은 다음과 같다. 방치 시간을 파라미터로 취하고 있다.
온도 : 121℃
압력 : 2.0 atm
습도 : 100%R.T.(Room Temperature)
내수성의 평가는 가압 가습 시험 후에 조사용 절연막 중에 함유되는 P〓O 결합의 양을 평가함으로써 행하였다. BPSG막(43) 중에 함유되는 P〓O 결합의 양을 평가하기 위해, FTIR 분석법(Fourier Transform Infra Red 분석법)에 의해 P〓O의 흡수 계수를 측정했다. BPSG막(43) 중에 수분이 침입함으로써 막 중의 P〓O의 결합이 반응하여 붕괴되나, BPSG막(43)을 보호하는 PE-CVD TMS SiO2막(42b)의 내수성이 높으면, 수분을 침투시키지 않아 BPSG막(43) 중의 P〓O 결합이 붕괴되지 않는다. 따라서, P〓O 흡수 계수의 경시(經時) 변화가 작을수록 내수성이 높다고 할 수 있다.
도 6은 가압 가습 시험 시간에 대한 시험 후의 절연막 중의 인 함유량의 경시 변화를 나타내는 그래프이다. 종축은 선형 눈금으로 표시한 P〓O 흡수 계수(임의 단위)를 나타내고, 횡축은 선형 눈금으로 표시한 방치 시간(H)을 나타낸다.
도 6에 나타낸 결과로부터, PE-CVD TMS SiO2막(42b)은 막 두께의 후박(厚薄)에 관계없이, 시료 S2 및 S3 모두 비교 시료 CS5의 PE-CVD SiN막(53)과 동일하도록, 150시간 정도 방치하여도 초기의 P〓O 흡수 계수에 비하여 거의 변화가 없다. 즉, PE-CVD TMS SiO2막(42b)은 PE-CVD SiN막(53)과 동등한 내수성을 가짐을 알 수 있었다.
또한, 조사용 시료 S3 및 비교 시료 CS3과 CS4를 사용하여, 다른 가압 가습 시험(pressure cooker test)에 의해 내수성을 조사했다.
가압 가습 시험의 조건은 상기와 동일하다.
결과를 도 7에 나타낸다. 도 7의 종축은 선형 눈금으로 표시한 내수성(%)을 나타내고, 횡축은 선형 눈금으로 표시한 방치 시간(hr)을 나타낸다.
내수성의 평가는, 상기와 동일하게, 가압 가습 시험 후에 조사용 절연막 중에 함유되는 P〓O 결합의 양을 평가함으로써 행하였다. 도 7에서의 내수성은 방치 전의 P〓O 흡수 계수를 100으로 하고, 이것을 기준으로 하여 가압 가습 시험 후에서의 P〓O 흡수 계수를 산출한 것이다.
도 7에 나타낸 바와 같이, 시료 S3은 비교 시료 CS3 및 CS4를 상회하는 97.4%(100hr)의 내수성을 가짐을 알 수 있었다.
(ⅶ) 막의 누설 전류
도 2e와 같은 조사용 시료 S1A를 제작했다. 즉, 시료 S1에서 본 발명에 따른 막 두께(t) 200㎚의 PE-CVD TMS SiO2막(42a) 상에 전극(45)을 형성함으로써 시료 S1A를 제작했다.
실리콘 기판(41)과 전극(45)과의 사이에 전압을 인가하고, 실리콘 기판(41)과 전극(45)과의 사이에 흐르는 누설 전류를 측정했다. 실리콘 기판(41)을 접지하는 동시에, 전극(45)에 마이너스의 전압을 인가한다.
그 결과에 의하면, PE-CVD TMS SiO2막(42a) 단체(單體)의 누설 전류는 5MV/㎝의 전계 강도에서 10-8A/㎠대이고, 브레이크다운(breakdown) 전압은 전계로 환산하여 약 10MV/㎝였다.
(ⅷ) 막의 밀착성
시료 S4 및 S5를 사용하여, 본 발명에 따른 PE-CVD TMS SiO2막(42c)과 하지의 저유전율 절연막(44a, 44b)과의 밀착성에 대해서 조사했다. 또한, 성막 전의 표면 처리를 행한 시료와 상기 처리를 행하지 않은 시료를 제작하여 동일한 조사를 행하였다. 성막 전의 표면 처리는 N2, NH3, H2 등의 플라즈마를 사용하여 처리막의 표면을 개질(改質)하는 처리이다.
또한, 비교를 위해, PE-CVD TMS SiO2막(42c) 대신에 PE-CVD TEOS SiO2막(51c)을 사용하며, 저유전율 절연막으로서 무기 도포 절연막(44a)(비교 시료 CS6) 및 유기 도포 절연막(44b)(비교 시료 CS7)을 사용하여 동일한 조사를 행하였다.
막의 밀착성을 조사하기 위한 시험으로서, 시료면의 수㎝ ×수㎝에 걸쳐 격자형상으로 흠집을 내고, 테이프에 의한 박리(剝離) 시험 및 CMP(Chemical Mechanical Polishing)에 의한 웨이퍼 앞면에서의 박리 시험을 행하였다.
조사 결과에 의하면, PE-CVD TMS SiO2막(42c)에서는, 성막 전의 표면 처리의 유무에 관계없이 무기 도포 절연막(44a) 및 유기 도포 절연막(44b)과의 밀착성은 양호했다.
한편, PE-CVD TEOS SiO2막(51c)에서는 전체적으로 밀착성의 정도는 PE-CVD TMS SiO2막(42c)보다도 뒤떨어진다. 그리고, 성막 전의 표면 처리의 유무에 의해 차이가 나고, 표면 처리를 행한 시료가 상기 처리를 행하지 않은 시료에 비하여 밀착성이 높았다.
(ⅸ) 히트 사이클에 의한 불량 발생률
시료 S6 및 비교 시료 CS8과 CS9에 대해서 히트 사이클에 의한 불량 발생률에 대해서 조사했다. 각 시료는 패키지에 봉입(封入)시켰다. 히트 사이클의 시험 조건은 다음과 같다. 사이클 수를 파라미터로 취하고 있다.
높은 온도(유지 시간) : 150℃(20분간)
낮은 온도(유지 시간) : -55℃(20분간)
사이클 수 : 100, 200, 300, 500C
막 박리 또는 막의 크랙(crack)이 생긴 것을 불량으로 했다. 결과를 도 9에 나타낸다. 도 9의 종축은 선형 눈금으로 표시한 불량 발생률(%)을 나타내고, 횡축은 시료의 종류를 나타낸다. 시료의 종류는 좌측으로부터 상술한 시료 S6, 비교 시료 CS8, CS9의 순서로 되어 있다. 막대그래프의 구분 영역은 특정 사이클 수에서의 불량률을 나타내며, 횡선(橫線)으로 해칭(hatching)한 구분 영역은 100C서의 불량률을 나타내고, 종선으로 해칭한 구분 영역은 200C서의 불량률을 나타내고, 사선으로 해칭한 구분 영역은 300C에서의 불량률을 나타내고, 백색의 구분 영역은 500C에서의 불량률을 나타낸다.
도 9에 나타낸 바와 같이, 하부 보호층 및 상부 보호층 모두 본 발명의 실리콘 산화막을 사용한 시료 S6에서는 300C 이상에서 불량이 발생하나, 300C 및 500C에서의 불량 발생률을 합하여도 2 내지 3% 정도이다. 하부 보호층 및 상부 보호층 중의 하부 보호층만이 본 발명의 실리콘 산화막(42d)인 비교 시료 CS8의 경우, 100C로부터 500C까지 거의 균등하게 불량이 발생하고 있어, 불량 발생률은 합하여 약 25% 정도였다. 하부 보호층 및 상부 보호층 모두 본 발명의 실리콘 산화막(42d, 42e)을 사용하지 않는 비교 시료 CS9의 경우, 100C로부터 500C까지 불량이 발생하고, 특히 300C 및 500C에서의 불량 발생률이 높아지고 있어, 불량 발생률은 합하여 약 53%였다.
(ⅹ) 구리(Cu)에 대한 배리어성 조사
(a) TDDB(Time Dependent Dielectric Break Down) 시험
TDDB 시험은 시료에 전압을 인가하여 절연 파괴에 도달할 때까지의 시간을 계측하는 시험이다.
조사용 시료는 Si 기판 상에 본 발명에 따른 PE-CVD TMS SiO2막과 Cu막을 차례로 적층시킴으로써 제작했다. 비교를 위해, PE-CVD TMS SiO2막 대신에 PE-CVD TEOS SiO2막을 사용한 시료 및 Cu막과 PE-CVD TEOS SiO2막과의 사이에 TiN막을 개재시킨 시료에 대해서도 동일한 조사를 행하였다.
조사 결과에 의하면, 전계 강도 8MV/㎝에서 10 ×105초의 브레이크다운 라이프 타임이 얻어졌다.
한편, PE-CVD TEOS SiO2막을 사용한 시료에서는, 10 ×105초대의 브레이크다운 라이프 타임이 얻어지는 것은 전계 강도 5MV/㎝였다. 이것은 PE-CVD TMS SiO2막을 사용한 시료가 PE-CVD TEOS SiO2막을 사용한 시료에 비하여 브레이크다운 라이프 타임이 6자리수 정도 긴 것을 나타내고 있다.
Cu막과 PE-CVD TEOS SiO2막과의 사이에 TiN막을 개재시킨 시료에서는, 10 ×105초대의 브레이크다운 라이프 타임이 얻어지는 것은 전계 강도 7.5MV/㎝였다.
이상으로부터, PE-CVD TMS SiO2막을 사용한 시료는 PE-CVD TEOS SiO2막을 사용한 시료에 비하여 6자리수 정도 긴 브레이크다운 라이프 타임을 갖고, TiN막과 동등 이상의 Cu에 대한 배리어성을 갖는다고 할 수 있다.
(b) 내열성 조사
조사용 시료는, 도 10에 나타낸 바와 같이, Si 기판(도시 생략) 상에 본 발명에 따른 막 두께 125㎚의 PE-CVD TMS SiO2막과 Cu막을 인접하여 적층시킴으로써 제작했다.
조사는 성막 직후의 상태(도 10 중의 점선으로 나타냄)를 기준으로 하여 470℃의 온도에서 소정 시간(1시간(2점쇄선), 7시간(실선), 15시간(1점쇄선)의 3종류) 처리한 후의 PE-CVD TMS SiO2막 중의 Cu의 분포 상태를 측정함으로써 행하였다.
도 10은 조사 결과를 나타내는 그래프이다. 도 10에서 좌측의 종축은 대수(對數) 눈금으로 표시한 Cu 농도 및 Si 농도(㎝-3)를 나타낸다. 횡축은 선형 눈금으로 표시한 PE-CVD TMS SiO2막의 한쪽 면으로부터 Cu막 측을 향하여 측정한 깊이(㎚)를 나타낸다.
도 10에 나타낸 바와 같이, 성막 직후의 분포와 거의 변화가 없었다. 즉, PE-CVD TMS SiO2막은 Cu에 대하여 충분한 배리어성을 가짐을 알 수 있었다.
또한, 상기에서는 성막 가스 중의 실리콘 함유 가스로서 Si-H 결합을 갖는 알콕시 화합물(TMS)을 사용하고 있으나, Si-H 결합을 갖는 실록산을 사용할 수 있다.
또한, 산소 함유 가스로서 N2O를 사용하고 있으나, 그 밖에 산소(O2), 이산화질소(NO2), 일산화탄소(CO), 이산화탄소(CO2), 및 물(H2O)로 이루어진 그룹 중에서 선택된 어느 하나를 사용할 수 있다.
또한, 상기의 성막 가스에 수소(H2) 및 질소(N2)로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 첨가함으로써, 치밀성을 한층 더 높일 수 있다.
(제 3 실시형태)
다음으로, 도 11a 내지 도 11e를 참조하여 본 발명의 제 3 실시형태에 따른 반도체 장치 및 그 제조 방법을 설명한다.
도 11e는 제 3 실시형태에 따른 반도체 장치를 나타내는 단면도이다.
도 11e에 나타낸 바와 같이, 하지 기판(22) 상에 본 발명에 따른 실리콘 함유 절연막으로 이루어진 하지 보호층(23)이 형성되고, 하지 보호층(23) 상에 3층의 배선(24, 29, 34)이 층간 절연막을 사이에 두고 형성되어 있다. 그것들 층간 절연막은 본 발명에 따른 실리콘 함유 절연막으로 이루어진 하부 보호층(25, 30)과, 도포 절연막으로 이루어진 주된 절연막(26, 31)과, 본 발명에 따른 실리콘 함유 절연막으로 이루어진 상부 보호층(27, 32)으로 구성되어 있다. 또한, 최상부의 배선(34) 상에는 본 발명에 따른 실리콘 함유 절연막으로 이루어진 보호층(35)과 도포 절연막(36)이 형성되어 있다.
보호층(23, 25, 27, 30, 32, 35)을 구성하는 본 발명에 따른 실리콘 함유 절연막은, 적외선의 흡수 강도의 피크가 파수 2270 내지 2350㎝-1의 범위이고, 막 밀도가 2.25 내지 2.40g/㎤의 범위이며, 비유전율이 3.3 내지 4.3의 범위이다.
또한, 하지 기판(22)으로서 실리콘 기판 또는 실리콘 기판에 배선이나 절연막이 형성된 것을 사용할 수 있고, 배선(23)의 재료로서 알루미늄 또는 구리 등의 도전 재료를 사용할 수 있다.
본원 발명자의 실험에 의하면, 상기 특성을 갖는 실리콘 함유 절연막(23, 25, 27, 30, 32, 35)은, 실리콘 질화막과 동일하도록, 기계적 강도가 높고, 치밀하며 내수성이 우수하고, 막 중의 수분 함유량이 적으며, 실리콘 질화막에 비하여 비유전율이 작다. 또한, 그 실리콘 함유 절연막(23, 25, 27, 30, 32, 35)은 도포 절연막과의 밀착성이 양호하다.
따라서, 배선(24, 29, 34) 등을 피복하는 보호층(23, 25, 27, 30, 32, 35)으로서 상기 특성을 갖는 실리콘 함유 절연막을 사용함으로써, 배선(24, 29, 34) 사이의 기생 용량을 저감시키면서, 외부의 수분 침입을 방지하여 배선(24, 29, 34)의 부식을 방지할 수 있다.
또한, 도포 절연막(26, 31, 36)의 상부 및 하부를 보호하는 보호층(25, 27, 30, 32, 35)으로서 상기 특성을 갖는 실리콘 함유 절연막을 사용함으로써, 배선(24, 29, 34) 사이의 기생 용량을 저감시키면서, 보호층(25, 27, 30, 32, 35)의 외측 주변부로의 수분 유출 및 외부의 수분 침입을 방지하여 배선(24, 29, 34)의 부식을 방지할 수 있다.
또한, 본 발명의 상기 특성을 갖는 실리콘 함유 절연막(25, 27, 30, 32, 35)은 도포 절연막(26, 31, 36)과의 밀착성이 양호하고, 기계적 강도가 높기 때문에, 외부로부터의 기계적인 충격에 대해서도 막 박리 등과 같은 적층 구조의 파괴를 방지할 수 있다.
도 11a 내지 도 11e는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 도포 절연막의 상면 및 하면 중 적어도 어느 하나의 표면에 형성하는, 본 발명이 적용되는 하지 보호층, 하부 보호층, 상부 보호층, 보호층의 성막 가스로서 TMS+N2O를 사용하고 있다.
먼저, 도 11a에 나타낸 바와 같이, 실리콘 기판(하지 기판; 22) 상에 성막 가스로서 TMS+N2O를 사용한 플라즈마 CVD법에 의해 PE-CVD TMS SiO2막으로 이루어진 하지 보호층(23)을 형성한다.
PE-CVD TMS SiO2막(하지 보호층)(23)을 형성하기 위해서는, 먼저 실리콘 기판(22)을 도 1에 나타낸 성막 장치(101)의 챔버(1) 내에 도입하고, 기판 유지도구(3)로 유지한다. 이어서, 실리콘 기판(22)을 가열하고, 350℃의 온도로 유지한다. TMS를 유량 100sccm으로, N2O 가스를 유량 3000sccm으로 플라즈마 성막 장치(101)의 챔버(1) 내에 도입하고, 압력을 0.7Torr로 유지한다. 이어서, 하부 전극(3)에 주파수 380㎑의 전력 0.3W/㎠를 인가하고, 상부 전극(2)에도 주파수 13.56㎒의 전력 0.3W/㎠를 인가한다.
이것에 의해, TMS와 N2O가 플라즈마화한다. 이 상태를 소정 시간 유지하여 막 두께 약 200㎚의 PE-CVD TMS SiO2막(23)을 형성한다. 조사에 의하면, 성막된 PE-CVD TMS SiO2막(23)은 주파수 1㎒에서 측정한 비유전율이 대략 3.9이고, 전계 강도 5MV/㎝일 때에 누설 전류가 10-8A/㎠였다.
이어서, 하지 보호층(23) 상에 제 1 배선(24)을 형성한 후, 상기 PE-CVD TMS SiO2막(23)을 형성했을 때와 동일한 성막 조건으로 한 플라즈마 CVD법에 의해 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제1 배리어 절연막(하부 보호층)(25)을 형성한다.
성막된 제1 배리어 절연막(25)은 주파수 1㎒에서 측정한 비유전율이 대략 3.9이고, 전계 강도 5MV/㎝일 때에 누설 전류가 10-8A/㎠였다.
또한, 제 1 배선(24)이 구리 배선일 경우에는, 도시하고 있지 않지만, 하지 보호층(23)과 제 1 배선(24) 사이에는 하층으로부터 하지 보호층(23)에 대한 구리의 배리어로서의 TaN막과 스퍼터링에 의해 형성된 Cu막이 형성되어 있다.
다음으로, 도 11b에 나타낸 바와 같이, 실리콘 함유 무기 화합물 또는 실리콘 함유 유기 화합물을 함유하는 도포액을 사용한 회전 도포법에 의해, 저유전율을 갖는 막 두께 약 500 내지 1000㎚의 제 1 도포 절연막(26)을 형성한다. 제 1 도포 절연막(26)은 주된 층간 절연막으로 된다. 이들이 피성막 기판(20)을 구성한다. 또한, 실리콘 함유 무기 화합물을 함유하는 도포액은, 상기 제 2 실시형태의 <시료의 제작>에서 설명한 무기 도포 절연막을 형성하기 위한 도포액에서 실리콘을 함유하는 것이다. 상기와 동일하게, 실리콘 함유 유기 화합물을 함유하는 도포액은 유기 도포 절연막을 형성하기 위한 도포액에서 실리콘을 함유하는 것이다.
이어서, 도 11c에 나타낸 바와 같이, 상기 PE-CVD TMS SiO2막(23)을 형성했을 때와 동일한 성막 조건으로 한 플라즈마 CVD법에 의해, 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제2 배리어 절연막(상부 보호층)(27)을 제 1 도포 절연막(26) 상에 형성한다.
이어서, 제2 배리어 절연막(27) 상에 포토레지스트막(도시 생략)을 형성한 후, 도 11d에 나타낸 바와 같이, 패터닝하고, 비어 홀을 형성해야 하는 영역에 포토레지스트막의 개구부를 형성한다. 이어서, CF4+CHF3계의 혼합 가스를 플라즈마화한 것을 사용한 반응성 이온 에칭(RIE)에 의해 포토레지스트막의 개구부를 통하여 먼저 제2 배리어 절연막(27)을 에칭하고, 제거한다. 이어서, 제2 배리어 절연막(27)의 에칭에 사용한 가스와 조성비를 바꾼 CF4+CHF3계의 혼합 가스에 의해 제 1 도포 절연막(26)을 에칭하고, 제거한다. 이것에 의해, 개구부가 형성되어 제2 배리어 절연막(25)이 표출된다. 또한, CF4+CHF3계의 혼합 가스는 CF4+CHF 3 이외에 Ar+O2 등을 부가하여 농도 조정을 행할 수도 있다.
그 후, 포토레지스트막을 애싱(ashing)한다.
다음으로, 상기 제2 배리어 절연막(27)의 에칭에 사용한 가스와 동일한 조성비를 갖는 CF4+CHF3계의 혼합 가스를 플라즈마화한 것을 사용한 반응성 이온 에칭(RIE)에 의해, 제2 배리어 절연막(27)의 개구부 및 제 1 도포 절연막(26)의 개구부를 통하여 제1 배리어 절연막(25)을 에칭하고, 제거한다. 이것에 의해, 비어 홀(28)이 형성되어 그 저부(底部)에 제 1 배선(24)이 표출된다. 이 때, 상기 제1 배리어 절연막(25)의 에칭 가스에 대하여 제 1 배선(24)은 에칭 내성을 갖는다. 따라서, 제 1 배선(24)이 에칭 가스에 의한 악영향을 받지 않는다. 또한, 제 1 배선(24)의 표면이 산화되었을 경우, 레지스트막의 애싱 공정을 거쳐 제1 배리어 절연막(25)의 에칭 공정 후에 환원성 가스, 예를 들어, NH3, 아르곤, 질소 등의 불활성 가스에 의해 희석한 수소의 플라즈마에 노출시켜 제거한다.
이어서, 포토레지스트막을 제거한 후, 제1 비어 홀(28) 내에 도전막을 매립한다. 이어서, 도전막을 통하여 제 1 배선(24)과 접속하도록 구리 또는 알루미늄으로 이루어진 제 2 배선(29)을 형성한다. 또한, 제 2 배선(29)이 구리 배선일 경우에는, 제1 비어 홀(28) 내 및 제2 배리어 절연막(27) 상에, 예를 들어 질화탄탈(TaN) 등의 배리어 금속막과 스퍼터링법에 의해 형성한 구리막으로 이루어진 하지 도전막을 설치하고, 그 위에 구리로 이루어진 도전막을 퇴적시키게 된다.
다음으로, 도 11a 내지 도 11d에 나타낸 공정을 반복하여, 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제3 배리어 절연막(하부 보호층)(30)과, 도 11b의 도포 방법과 동일한 재료 및 조건에 의해, 제3 배리어 절연막(30) 상에 형성된 저유전율을 갖는 막 두께 약 500 내지 1000㎚의 제 2 도포 절연막(31)과, 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제4 배리어 절연막(상부 보호층)(32)을 차례로 형성한다. 이어서, 제4 배리어 절연막(32), 제 2 도포 절연막(31), 및 제3 배리어 절연막(30)을 관통하는 제 2 비어 홀(33)을 형성한다. 이어서, 제 2 비어 홀(33)을 통하여 제 2 배선(29)과 접속하는 제 3 배선(34)을 제4 배리어 절연막(32) 상에 형성한다.
그 후, 제 3 배선(34)을 피복하여 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제5 배리어 절연막(하부 보호층)(35)을 본 발명의 플라즈마 CVD법에 의해 형성한다. 이어서, 도 11b의 도포 방법과 동일한 재료 및 조건에 의해, 제5 배리어 절연막(35) 상에 저유전율을 갖는 막 두께 약 500 내지 1000㎚의 제 3 도포 절연막(36)을 형성한다.
이상에 의해, 제 1 배선(24)과 접속하는 제 2 배선(29) 및 제 2 배선(29)과 접속하는 제 3 배선(34)의 형성이 완료된다.
제 3 실시형태에 의하면, 저유전율을 갖는 제 1 도포 절연막(26)이 PE-CVD TMS SiO2막으로 이루어진 제1 배리어 절연막(25)과 PE-CVD TMS SiO2막으로 이루어진 제2 배리어 절연막(27)에 의해 상면 및 하면이 피복되고, 동일하게 저유전율을 갖는 제 2 도포 절연막(31)이 PE-CVD TMS SiO2막으로 이루어진 제3 배리어 절연막(30)과 PE-CVD TMS SiO2막으로 이루어진 제4 배리어 절연막(32)에 의해 상면 및 하면이 피복되어 있다. 그런데, 본 발명이 적용되는 PE-CVD TMS SiO2막은, 제 2 실시형태의 조사 결과에 나타낸 바와 같이, 치밀하며 내수성이 우수하고, 막 중의 수분 함유량이 적다는 실리콘 질화막과 동등한 성질을 갖는다.
따라서, 제 1 및 제 2 도포 절연막(26, 31) 중에 외부의 수분이 침입하는 것을 방지할 수 있다. 또한, 처음부터 제 1 및 제 2 도포 절연막(26, 31) 중에 수분이 함유되어 있었을 경우, 그 수분이 제 1 및 제 2 도포 절연막(26, 31)의 주변부에 유출되는 것을 방지할 수 있다. 따라서, 제 1 및 제 2 도포 절연막(26, 31)의 수분 함유량에 의존하는 비유전율의 변동을 억제할 수 있다.
또한, PE-CVD TMS SiO2막은 치밀성이라는 점에서 실리콘 질화막과 동등한 성질을 가지나, 실리콘 질화막과 달리 비유전율이 작다는 성질을 갖는다. 따라서, 층간 절연막으로서 사용하여도, 보다 낮은 비유전율화를 도모할 수 있다.
특히, 제 1 도포 절연막(26)의 상면 및 하면을 보호하는 제1 및 제2 배리어 절연막(25, 27)으로서 사용함으로써, 이것들 막으로 구성되는 제 1 층간 절연막 전체적으로 보다 낮은 비유전율화를 도모할 수 있다. 상기와 동일하게, 제 2 도포 절연막(31)의 상면 및 하면을 보호하는 제3 및 제4 배리어 절연막(30, 32)으로서 사용함으로써, 이것들 막으로 구성되는 제 2 층간 절연막 전체적으로 보다 낮은 비유전율화를 도모할 수 있다.
또한, 제 1 내지 제 3 배선(24, 29, 34)의 주변부가 각각 하지 보호층(23)과 제1 배리어 절연막(25), 제2 배리어 절연막(27)과 제3 배리어 절연막(30), 제4 배리어 절연막(32)과 제5 배리어 절연막(35)에 의해 둘러싸여 있다. 따라서, 외부의 수분 침입을 방지하여 제 1 내지 제 3 배선(24, 29, 34)이 부식되는 것을 방지할 수 있다.
특히, 하지 보호층(23)도 본 발명이 적용되는 PE-CVD TMS SiO2막으로 형성되어 있기 때문에, 제1 배선(24)은 PE-CVD TMS SiO2막에 의해 주변부가 전부 보호된다. 이에 따라, 제1 배선(24)의 모든 주변부로부터의 수분 침투를 방지하여 제1 배선(24)이 부식되는 것을 보다 더 방지할 수 있다.
또한, 상기 제 3 실시형태에서는, 하지 보호층(23)으로서 본 발명이 적용되는 플라즈마 CVD법에 의해 성막한 PE-CVD TMS SiO2막을 사용하고 있으나, 실리콘 기판(22)을 산소를 함유하는 분위기 중에서 가열하여 산화함으로써 형성한 열산화막 또는 유기 실리콘 함유 가스를 사용하여 CVD법에 의해 형성한 NSG막, BPSG막(Boro-Phospho-Silicate Glass막) 등을 사용할 수 있다.
(제 4 실시형태)
다음으로, 도 12a 내지 도 12d를 참조하여 본 발명의 제 4 실시형태에 따른 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 12d는 본 발명의 제 4 실시형태에 따른 반도체 장치에 대해서 나타내는 단면도이다.
제 3 실시형태와 상이한 점은, 제 1 및 제 2 비어 홀(28, 33) 내의 측벽이 본 발명이 적용되는 PE-CVD TMS SiO2막(37, 38)에 의해 덮여 있어, 제 1 및 제 2 비어 홀(28, 33) 내에 제 1 도포 절연막(26, 31)이 노출되지 않는 점이다.
본 발명이 적용되는 PE-CVD TMS SiO2막(37, 38)은, 적외선의 흡수 강도의 피크가 파수 2270 내지 2350㎝-1의 범위이고, 막 밀도가 2.25 내지 2.40g/㎤의 범위이며, 비유전율이 3.3 내지 4.3의 범위이다.
다음으로, 상기 구조를 실현하기 위한 제조 방법에 대해서 설명한다. 도 12a 내지 도 12d는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 본 발명이 적용되는 하부 보호층 및 상부 보호층 외에, 측벽 보호층을 형성하기 위한 성막 가스로서 TMS + N2O를 이용하고 있다.
상기 구조를 실현하기 위해, 도 11c에 나타낸 공정 후에, 도 12a에 나타낸 바와 같이, 제 1 비어 홀(28)을 형성한 후, 도 12b에 나타낸 바와 같이, 제 1 비어 홀(28)을 피복하도록, 제2 배리어 절연막(상부 보호층)(27) 상에 본 발명이 적용되는 막 두께 약 50㎚의 PE-CVD TMS SiO2막(37a)을 형성한다. 이어서, 도 12c에 나타낸 바와 같이, PE-CVD TMS SiO2막(37a)을 이방성 에칭함으로써 제 1 비어 홀(28) 내의 측벽에 PE-CVD TMS SiO2막(측벽 보호층)(37)을 남기도록 한다.
이어서, 도 12d에 나타낸 바와 같이, 도전막을 통하여 제 1 배선(24)과 접속하도록 구리 또는 알루미늄으로 이루어진 제 2 배선(29)을 형성한다. 그 후, 상기의 공정을 반복하여, 제 2 도포 절연막(31)과 그 상면 및 하면을 피복하는 막 두께 약 50㎚의 제3 배리어 절연막(하부 보호층)(30) 및 제4 배리어 절연막(상부 보호층)(32)으로 이루어진 층간 절연막과, 그 층간 절연막을 관통하는 제 2 비어 홀(33)과, 제 2 비어 홀(33)의 측벽을 덮는 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제6 배리어 절연막(측벽 보호층)(38)과, 제 2 비어 홀(33)을 통하여 제 2 배선(29)과 접속하는 제 3 배선(34)과, 제 3 배선(34)을 피복하는 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제5 배리어 절연막(하부 보호층)(35)과, 제 3 도포 절연막(36)을 형성한다.
이상, 제 4 실시형태에 의하면, 제 1 및 제 2 비어 홀(28, 33) 내를 포함하여 PE-CVD TMS SiO2막(25, 27, 37, 30, 32, 38)에 의해 제 1 및 제 2 도포 절연막(26, 31)이 완전하게 보호되어 있다.
따라서, 제 3 실시형태에서 설명한 작용 및 효과와 함께, 제 1 및 제 2 도포 절연막(26, 31)에 대한 수분 침입 및 제 1 및 제 2 도포 절연막(26, 31)으로부터 주변부로의 수분 유출을 보다 한층 더 방지할 수 있다.
이것에 의해, 층간 절연막의 비유전율의 경시 변동 또는 층간 절연막 상하의 배선(24, 29, 34)의 부식을 방지할 수 있다.
(제 5 실시형태)
도 13은 본 발명의 제 5 실시형태인 반도체 장치 및 그 제조 방법에 대해서 나타내는 단면도이다.
이 반도체 장치는, 도 13에 나타낸 바와 같이, 기판(61) 상에 보호층과 배선군(配線群)과 층간 절연막 또는 보호 절연막을 1세트로 하는 적층 구조가 4단(段) 적층되어 있는 것과 같은 구조를 갖는다.
즉, 이 반도체 장치는, 본 발명에 따른 PE-CVD TMS SiO2막으로 이루어진 제 1 내지 제 4 보호층(62, 65, 68, 71) 상에 각각 제1 배선군(63a∼63d), 제2 배선군(66a∼66c), 제3 배선군(69a∼69d), 제4 배선군(72a∼72d)을 갖는다. 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72d) 중 인접하는 2개의 배선군 사이에 각각 도포 절연막으로 이루어진 층간 절연막(64, 67, 70)을 개재한다. 배선군(72a∼72d) 상에 커버 절연막(73)이 형성되어 구성된다.
보호층(62, 65, 68, 71)을 구성하는 본 발명에 따른 실리콘 함유 절연막은, 적외선의 흡수 강도의 피크가 파수 2270 내지 2350㎝-1의 범위이고, 막 밀도가 2.25 내지 2.40g/㎤의 범위이며, 비유전율이 3.3 내지 4.3의 범위이다.
이상과 같이, 제 5 실시형태에 의하면, 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c)의 사이에 본 발명에 따른 상기 특성을 갖는 보호층(65, 68, 71)이 개재되어 있다.
보호층(65, 68, 71) 자체는 치밀하며 내수성을 갖기 때문에, 외부의 수분 침입을 방지하며, 누설 전류의 흐름을 저지하는 기능을 갖는다. 따라서, 외부의 수분에 의한 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c)의 부식을 방지하는 동시에, 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c) 사이의 누설 전류를 억제할 수 있다.
또한, 보호층(65, 68, 71)은 층간 절연막(64, 67, 70) 및 보호 절연막(73)과 접촉하도록 형성되어 있다. 보호층(65, 68, 71)인 PE-CVD TMS SiO2막은 층간 절연막(64, 67, 70) 및 보호 절연막(73)인 도포 절연막과의 밀착성이 양호하기 때문에, 막 박리를 방지할 수 있다.
또한, 층간 절연막으로서 도포 절연막(64, 67, 70)을 사용하고 있기 때문에, 평탄성이 우수한 층간 절연막을 얻을 수 있다.
이하, 그 제조 방법에 대해서 설명한다.
도 13에 나타낸 바와 같이, 먼저 기판(61) 상에 본 발명이 적용되는 막 두께 200㎚의 PE-CVD TMS SiO2막으로 이루어진 제 1 보호층(제 1 배리어 절연막)(62)을 형성한다. 또한, 기판(61)으로서 반도체 기판 자체 또는 반도체 기판 상에 하지 절연막과 배선이 형성된 것을 사용할 수 있다.
이어서, 제 1 배리어 절연막(62) 상에 제 1 배선군(63a∼63d)을 형성하고, 이어서 제 3 및 제 4 실시형태와 동일한 재료 및 성막 방법을 이용하여 제 1 배선군(63a∼63d)을 피복하여 제 1 도포 절연막(64)을 형성한다.
다음으로, 제 1 도포 절연막(64) 상에 본 발명이 적용되는 막 두께 약 50㎚의 제 2 PE-CVD TMS SiO2막으로 이루어진 제 2 보호층(제 2 배리어 절연막)(65)을 형성한다. 제 2 배리어 절연막(65) 상에 제 2 배선군(66a∼66c)을 형성한 후, 제 3 및 제 4 실시형태와 동일한 재료 및 성막 방법을 이용하여 제 2 배선군(66a∼66c)을 피복하여 제 2 도포 절연막(67)을 형성한다.
그 후, 상기 PE-CVD TMS SiO2막의 형성 공정과 배선의 제작 공정과 도포 절연막의 형성 공정을 차례로 2회 반복함으로써, 제 2 도포 절연막(67) 상에 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제 3 보호층(제 3 배리어 절연막)(68)과, 제 3 배선군(69a∼69d)과, 제 3 도포 절연막(70)과, 막 두께 약 50㎚의 PE-CVD TMS SiO2막으로 이루어진 제 4 보호층(제 4 배리어 절연막)(71)과, 제 4 배선군(72a∼72c)과, 제 4 도포 절연막(73)을 차례로 형성한다.
이것에 의해, 각 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c)이 도포 절연막(64, 67, 70)과 보호층(65, 68, 71)에 의해 절연 분리된 전체 4층의 다층 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c)을 갖는 반도체 집적회로 장치가 제작된다.
이상과 같이, 제 5 실시형태에 의하면, 주된 층간 절연막으로서 도포 절연막(64, 67, 70)을 사용하고 있기 때문에, 평탄성이 우수한 층간 절연막을 얻을 수 있다.
또한, 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c)의 사이에 보호층(65, 68, 71)이 개재되어 있다.
보호층(65, 68, 71) 자체는 치밀하며 내수성을 갖기 때문에, 외부의 수분 침입을 저지하며, 누설 전류의 흐름을 저지하는 기능을 갖는다. 따라서, 외부의 수분에 의한 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c)의 부식을 방지하는 동시에, 배선군(63a∼63d, 66a∼66c, 69a∼69d, 72a∼72c) 사이의 누설 전류를 억제할 수 있다.
이상, 실시형태에 의해 본 발명을 상세하게 설명했으나, 본 발명의 범위는 상기 실시형태에 구체적으로 나타낸 예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 상기 실시형태의 변경은 본 발명의 범위에 포함된다.
이상과 같이, 본 발명에 의하면, 기판 상에 도포 절연막을 형성한 후, Si-H 결합을 갖는 알콕시 화합물 또는 Si-H 결합을 갖는 실록산과, O2, N2O, NO2, CO, CO2, 또는 H2O 중의 어느 하나의 산소 함유 가스로 이루어진 성막 가스를 플라즈마화하여 반응시켜, 도포 절연막을 피복하는 실리콘 함유 절연막으로 이루어진 보호층을 형성하고 있다.
또한, 보호층인 본 발명에 따른 실리콘 함유 절연막은, 적외선의 흡수 강도의 피크가 파수 2270 내지 2350㎝-1의 범위이고, 막 밀도가 2.25 내지 2.40g/㎤의 범위이며, 비유전율이 3.3 내지 4.3의 범위이다.
이와 같이 형성된 상기 특성을 갖는 보호층은, 도포 절연막과의 밀착성이 양호하고, 실리콘 질화막과 동일한 정도로 치밀하며 내수성이 우수하고, 막 중의 수분 함유량이 적기 때문에, 도포 절연막과 그것을 피복하는 보호층을 형성함으로써, 외부로부터 도포 절연막으로의 수분 침입 및 도포 절연막으로부터 외부로의 수분 유출에 대한 배리어성이 보다 완전하며, 평탄성이 우수한 피복 절연막을 얻을 수 있다.
또한, 상기 보호층은 상기 성질을 갖는 것 이외에 실리콘 질화막에 비하여 비유전율이 작기 때문에, 배선층 사이의 주된 층간 절연막인 도포 절연막의 상면 및 하면을 피복하여 본 발명에 따른 보호층을 형성함으로써, 도포 절연막에 대한 수분 침입 또는 유출에 대한 배리어성 및 누설 전류 등에 대한 배리어성이 보다 완전하며, 전체적으로 유전율이 낮은 피복 절연막 또는 층간 절연막을 얻을 수 있다.
또한, 본 발명의 상기 특성을 갖는 실리콘 함유 절연막은 도포 절연막과의 밀착성이 양호하고, 기계적 강도가 높기 때문에, 외부로부터의 기계적인 충격에 대해서도 막 박리 등과 같은 적층 구조의 파괴를 방지할 수 있다.
도 1은 본 발명의 제 1 실시형태인 성막 방법에 이용되는 플라즈마 CVD 성막 장치의 구성을 나타내는 측면도.
도 2a 내지 도 2e는 본 발명의 실시형태인 성막 방법에 의해 작성된 절연막의 특성 조사에 사용한 시료(試料) 및 비교 시료의 구성을 나타내는 단면도.
도 3a 및 도 3b는 본 발명의 제 2 실시형태인 성막 방법에 의해 작성된 실리콘 함유 절연막의 막 밀도에 대해서 도 2a에 나타낸 시료를 사용하여 조사한 결과를 나타내는 표.
도 4는 본 발명의 제 2 실시형태인 성막 방법에 의해 작성된 실리콘 함유 절연막 중의 수분 함유량 및 내수성에 대해서 도 2a에 나타낸 시료를 사용하여 조사한 결과를 나타내는 그래프.
도 5a는 본 발명의 제 2 실시형태인 성막 방법에 의해 작성된 실리콘 함유 절연막의 적외선 흡수 강도를 도 2a에 나타낸 시료를 이용하여 조사한 결과를 나타내는 그래프, 도 5b는 도 2a에 나타낸 비교 시료를 사용하여 실리콘 함유 절연막의 적외선 흡수 강도를 조사한 결과를 나타내는 그래프.
도 6은 본 발명의 제 2 실시형태인 성막 방법에 의해 작성된 실리콘 함유 절연막의 내수성에 대해서 도 2b에 나타낸 시료를 사용하여 조사한 결과를 나타내는 그래프.
도 7은 본 발명의 제 2 실시형태인 성막 방법에 의해 작성된 실리콘 함유 절연막의 내수성에 대해서 도 2b에 나타낸 시료를 사용하여 조사한 결과를 나타내는 그래프.
도 8은 본 발명의 제 2 실시형태인 성막 방법에 의해 작성된 실리콘 함유 절연막의 도포 절연막에 대한 밀착성에 대해서 도 2c에 나타낸 시료를 사용하여 조사한 결과를 나타내는 표.
도 9는 본 발명의 제 2 실시형태인 성막 방법에 의해 작성된 히트 사이클에 의한 불량 발생률을 도 2d의 시료를 사용하여 조사한 결과를 나타내는 그래프.
도 10은 본 발명의 제 2 실시형태인 성막 방법에 의해 제작된 실리콘 함유 절연막의 구리에 대한 배리어성(barrier性)에 대해서 조사한 결과를 나타내는 그래프.
도 11a 내지 도 11e는 본 발명의 제 3 실시형태인 반도체 장치의 제조 방법에 대해서 나타내는 단면도.
도 12a 내지 도 12d는 본 발명의 제 4 실시형태인 반도체 장치의 제조 방법에 대해서 나타내는 단면도.
도 13은 본 발명의 제 5 실시형태인 반도체 장치의 제조 방법에 대해서 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>20 : 피성막 기판22 : 하지 기판23, 25, 27, 30, 32, 35 : 보호층(실리콘 함유 절연막)24, 29, 34 : 배선26, 31, 36 : 도포 절연막28, 33 : 비어 홀

Claims (21)

  1. 기판 상에 동(銅)을 주성분으로 하는 제 1 배선과, 상기 제 1 배선 상에 이 제 1 배선과 접촉하여 형성된, 동의 확산을 방지하는 제 1 배리어 절연막과, 상기 제 1 배리어 절연막 상에 형성된, 실리콘 함유 무기 화합물 및 실리콘 함유 유기 화합물로 이루어진 그룹에서 선택된 어느 하나를 포함하는 도포액을 사용하여 형성된 저유전율 도포 절연막과, 상기 저유전율 도포 절연막 상에 형성된, 동의 확산을 방지하는 제 2 배리어 절연막을 구비하여 이루어진 반도체 장치의 제조 방법으로서,
    상기 제 1 배리어 절연막 및 제 2 배리어 절연막은 각각 Si-H 결합을 갖는 알콕시 화합물 및 Si-H 결합을 갖는 실록산으로 이루어진 그룹 중에서 선택된 어느 하나와, O2, N2O, NO2, CO, CO2, 및 H2O로 이루어진 그룹 중에서 선택된 어느 하나의 산소 함유 가스로 이루어진 제 1 성막 가스 및 제 2 성막 가스를 플라즈마화하고, 반응시켜 형성된 실리콘 함유 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 성막 가스 및 제 2 성막 가스에 각각 N2 및 H2로 이루어진 그룹 중에서 선택된 어느 하나를 첨가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 성막 가스 및 제 2 성막 가스를 구성하는 Si-H 결합을 갖는 알콕시 화합물은 트리메톡시실란(TMS:SiH(OCH3)3)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 성막 가스 및 제 2 성막 가스를 구성하는 Si-H 결합을 갖는 실록산은 테트라메틸디실록산(TMDSO:(CH3)2HSi-O-SiH(CH3)2)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    플라즈마 생성 수단으로서 평행 평판형의 제 1 및 제 2 전극을 사용하고, 상기 성막 시에 상기 제 1 전극에 주파수 1㎒ 이상의 고주파 전력을 인가하며, 상기 기판을 유지하는 상기 제 2 전극에 주파수 100㎑ 내지 1㎒의 저주파 전력을 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제 1 배선 상의 상기 제 2 배리어 절연막과, 상기 저유전율 도포 절연막과, 상기 제 1 배리어 절연막을 관통하는 개구부를 형성하는 공정과,
    상기 개구부를 통하여 상기 제 1 배선과 접속하는 동을 주성분으로 하는 제 2 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 2 배선을 형성하는 공정 후에,
    Si-H 결합을 갖는 알콕시 화합물 및 Si-H 결합을 갖는 실록산으로 이루어진 그룹 중에서 선택된 어느 하나와, O2, N2O, NO2, CO, CO2, 및 H2O로 이루어진 그룹 중에서 선택된 어느 하나의 산소 함유 가스로 이루어진 제 3 성막 가스를 플라즈마화하여 반응시켜, 상기 제 2 배선을 피복하는 실리콘 함유 절연막으로 이루어진 제 3 배리어 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 3 성막 가스에 N2 및 H2로 이루어진 그룹 중에서 선택된 어느 하나를 첨가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 3 성막 가스를 구성하는 Si-H 결합을 갖는 알콕시 화합물은 트리메톡시실란(TMS:SiH(OCH3)3)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 3 성막 가스를 구성하는 Si-H 결합을 갖는 실록산은 테트라메틸디실록산(TMDSO:(CH3)2HSi-O-SiH(CH3)2)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 12 항에 있어서,
    플라즈마 생성 수단으로서 평행 평판형의 제 1 및 제 2 전극을 사용하고, 상기 성막 시에 상기 제 1 전극에 주파수 1㎒ 이상의 고주파 전력을 인가하며, 상기 기판을 유지하는 제 2 전극에 주파수 100㎑ 내지 1㎒ 이상의 저주파 전력을 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에 동을 주성분으로 하는 제 1 배선과, 상기 제 1 배선 상에 이 제 1 배선과 접촉하여 형성된, 동의 확산을 방지하는 제 1 배리어 절연막과, 상기 제 1 배리어 절연막 상에 형성된, 실리콘 함유 무기화합물 및 실리콘 함유 유기화합물로 이루어진 그룹에서 선택된 어느 하나를 포함하는 도포액을 사용하여 형성된, 저유전율 도포 절연막과, 상기 저유전율 도포 절연막 상에 형성된 동의 확산을 방지하는 제 2 배리어 절연막을 구비하여 이루어지고,
    상기 제 1 배리어 절연막 및 제 2 배리어 절연막은 적외선의 흡수 강도의 피크가 파수(波數) 2270 내지 2350cm-1의 범위에 있고, 막 밀도가 2.25 내지 2.40g/cm3의 범위에 있으며, 비유전율이 3.3 내지 4.3의 범위에 있는 실리콘 함유 절연막으로 이루어진 것을 특징으로 하는 반도체 장치.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 제 1 배리어 절연막과, 상기 저유전율 도포 절연막과, 상기 제 2 배리어 절연막은 층간 절연막을 구성하고, 상기 층간 절연막 상에 동을 주성분으로 하는 제 2 배선이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 층간 절연막 아래의 제 1 배선과 상기 층간 절연막 위의 제 2 배선은 상기 층간 절연막의 개구부를 통하여 접속되고, 상기 개구부의 측벽에 측벽 보호층을 가지며,
    상기 측벽 보호층은 적외선의 흡수 강도의 피크가 파수 2270 내지 2350㎝-1의 범위에 있고, 막 밀도가 2.25 내지 2.40g/㎤의 범위에 있으며, 비유전율이 3.3 내지 4.3의 범위에 있는 실리콘 함유 절연막으로 이루어진 것을 특징으로 하는 반도체 장치.
  21. 제 11 항에 있어서,
    상기 개구부를 형성하는 공정의 후이며, 상기 제 2 배선을 형성하는 공정 전에,
    Si-H 결합을 갖는 알콕시 화합물 및 Si-H 결합을 갖는 실록산으로 이루어진 그룹 중에서 선택된 어느 하나와, O2, N2O, NO2, CO, CO2, 및 H2O로 이루어진 그룹 중에서 선택된 어느 하나의 산소 함유 가스로 이루어진 제 4 성막 가스를 플라즈마화하여 반응시켜, 상기 개구부의 측벽을 피복하는 실리콘 함유 절연막으로 이루어진 제 4 배리어 절연막을 형성하는 공정과,
    상기 제 4 배리어 절연막을 이방성 에칭하여 상기 개구부의 측벽에 남겨, 측벽 보호층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002001627A1 (fr) * 2000-06-26 2002-01-03 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
TW531802B (en) * 2000-07-21 2003-05-11 Canon Sales Co Ltd Semiconductor device and semiconductor device manufacturing method
US6835669B2 (en) 2000-07-21 2004-12-28 Canon Sales Co., Inc. Film forming method, semiconductor device and semiconductor device manufacturing method
JP2003197581A (ja) * 2001-10-18 2003-07-11 Fujitsu Ltd 板状物支持部材及びその使用方法
US6759344B2 (en) * 2002-01-29 2004-07-06 Asm Japan K.K. Method for forming low dielectric constant interlayer insulation film
US7247252B2 (en) * 2002-06-20 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of avoiding plasma arcing during RIE etching
US6872588B2 (en) * 2002-11-22 2005-03-29 Palo Alto Research Center Inc. Method of fabrication of electronic devices using microfluidic channels
US20070135907A1 (en) * 2003-10-02 2007-06-14 The Regents Of The University Of California Stent with expandable foam
JP2005294333A (ja) * 2004-03-31 2005-10-20 Semiconductor Process Laboratory Co Ltd 成膜方法及び半導体装置
US8576162B2 (en) * 2005-03-14 2013-11-05 Sipix Imaging, Inc. Manufacturing processes of backplane for segment displays
JP2007059705A (ja) * 2005-08-25 2007-03-08 Seiko Epson Corp キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法
US10261036B2 (en) * 2016-06-21 2019-04-16 General Electric Company Sensing system and an associated method thereof
JP5542364B2 (ja) 2008-04-25 2014-07-09 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP6435860B2 (ja) 2012-11-05 2018-12-19 大日本印刷株式会社 配線構造体
US20210381107A1 (en) * 2020-06-03 2021-12-09 Micron Technology, Inc. Material deposition systems, and related methods and microelectronic devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018220A (ko) * 1995-09-29 1997-04-30 김광호 저유전율의 절연막 형성 방법
EP0851480A2 (en) * 1996-12-25 1998-07-01 Canon Sales Co., Inc. Stress-adjusted insulating film forming method, semiconductor device and method of manufacturing the same
JPH118236A (ja) * 1997-06-13 1999-01-12 Sony Corp 低誘電率膜の形成方法
WO1999041423A2 (en) * 1998-02-11 1999-08-19 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
JP2000200784A (ja) * 1998-12-09 2000-07-18 Applied Materials Inc 比誘電率の低いナノ多孔性コポリマ―膜

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5041303A (en) * 1988-03-07 1991-08-20 Polyplasma Incorporated Process for modifying large polymeric surfaces
JP2899600B2 (ja) * 1994-01-25 1999-06-02 キヤノン販売 株式会社 成膜方法
US5461010A (en) * 1994-06-13 1995-10-24 Industrial Technology Research Institute Two step etch back spin-on-glass process for semiconductor planarization
JPH08134648A (ja) * 1994-11-08 1996-05-28 Asahi Denka Kogyo Kk 気相成長によるシリカ膜の形成法
US6114186A (en) * 1996-07-30 2000-09-05 Texas Instruments Incorporated Hydrogen silsesquioxane thin films for low capacitance structures in integrated circuits
AU7371898A (en) 1997-05-07 1998-11-27 Mark J. Hampden-Smith Low density film for low dielectric constant applications
EP0881668A3 (en) * 1997-05-28 2000-11-15 Dow Corning Toray Silicone Company, Ltd. Deposition of an electrically insulating thin film with a low dielectric constant
KR19980087552A (ko) 1997-05-28 1998-12-05 윌리엄 버. 켐플러 집적 회로 유전체 및 그 방법
JP3726226B2 (ja) 1998-02-05 2005-12-14 日本エー・エス・エム株式会社 絶縁膜及びその製造方法
JP3986674B2 (ja) * 1998-08-04 2007-10-03 松下電器産業株式会社 半導体装置、その製造方法及び層間絶縁膜の形成方法
US6500752B2 (en) * 2000-07-21 2002-12-31 Canon Sales Co., Inc. Semiconductor device and semiconductor device manufacturing method
TW531802B (en) * 2000-07-21 2003-05-11 Canon Sales Co Ltd Semiconductor device and semiconductor device manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018220A (ko) * 1995-09-29 1997-04-30 김광호 저유전율의 절연막 형성 방법
EP0851480A2 (en) * 1996-12-25 1998-07-01 Canon Sales Co., Inc. Stress-adjusted insulating film forming method, semiconductor device and method of manufacturing the same
JPH118236A (ja) * 1997-06-13 1999-01-12 Sony Corp 低誘電率膜の形成方法
WO1999041423A2 (en) * 1998-02-11 1999-08-19 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
JP2000200784A (ja) * 1998-12-09 2000-07-18 Applied Materials Inc 比誘電率の低いナノ多孔性コポリマ―膜

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