JP3934343B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、銅配線を被覆して低誘電率を有する層間絶縁膜を形成する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積度化、高密度化とともに、データ転送速度の高速化が要求されている。このため、ＲＣディレイの小さい低誘電率を有する絶縁膜（以下、低誘電率絶縁膜と称する。）が用いられている。例えば、比誘電率３．５〜３．８のＳｉＯＦ膜や比誘電率３．０〜３．１の多孔質ＳｉＯ2膜などである。
【０００３】
一方、配線材料に関して、従来のアルミニウム（Ａｌ）から電気抵抗の低い銅（Ｃｕ）配線に変わりつつある。
従って、従来の多層の銅配線を有する半導体装置を作成するため、銅配線上に層間絶縁膜として低誘電率絶縁膜を形成しているが、一般に低誘電率絶縁膜には銅配線からの銅が拡散し易いため、上下配線の間のリーク電流が増加してしまう。従って、低誘電率絶縁膜に対する銅元素の拡散を防止するためシリコン窒化膜からなるバリア絶縁膜、或いはSiC系のバリア絶縁膜の開発が同時に行われている。
【０００４】
銅配線を有する半導体装置は、銅配線上にシリコン窒化膜からなるバリア絶縁膜或いはSiC系のバリア絶縁膜と低誘電率絶縁膜とが順に積層されてなる。
【０００５】
【発明が解決しようとする課題】
しかしながら、シリコン窒化膜からなるバリア絶縁膜は、緻密ではあるが、比誘電率は凡そ７と高い。また、SiC系のバリア絶縁膜は、比誘電率が５程度と比較的低いが、炭素量が多い上に、リーク電流の増大を十分に抑制することができない。
【０００６】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、銅配線間に低誘電率を有する多層の絶縁膜からなる層間絶縁膜を形成したときに、層間絶縁膜が低誘電率を維持しつつ、層間絶縁膜を挟む銅配線間のリーク電流を小さくすることができる半導体装置及びその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、半導体装置の製造方法に係り、表面に銅配線が露出した基板上に低誘電率を有する層間絶縁膜を形成する半導体装置の製造方法において、前記層間絶縁膜は多層の絶縁膜から構成されてなり、該多層の絶縁膜のうち前記銅配線と接する絶縁膜を、シロキサン結合を有するアルキル化合物と、窒素（Ｎ2）又はアンモニア（ＮＨ3）のうち何れか一とからなる成膜ガスをプラズマ化し、反応させて成膜することを特徴とし、
請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、前記シロキサン結合を有するアルキル化合物は、ヘキサメチルジシロキサン（ＨＭＤＳＯ：(CH3)3Si-O-Si(CH3)3）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ：
【０００８】
【化３】
Figure 0003934343
）、
【０００９】
又はテトラメチルシクロテトラシロキサン（ＴＭＣＴＳ：
【００１０】
【化４】
Figure 0003934343
）
【００１１】
のうち何れか一であることを特徴とし、
請求項３記載の発明は、請求項１又は２の何れか一に記載の半導体装置の製造方法に係り、前記絶縁膜は、前記銅配線上に形成される層間絶縁膜を構成する多層の絶縁膜のうち、前記銅配線と接するバリア絶縁膜であることを特徴とし、
請求項４記載の発明は、請求項１乃至３の何れか一に記載の半導体装置の製造方法に係り、プラズマ生成手段として平行平板型の電極を用い、かつ前記成膜時に、前記基板を保持する電極に周波数１００ｋＨｚ乃至１ＭＨｚの交流電力を印加することを特徴とし、
請求項５記載の発明は、請求項１乃至４の何れか一に記載の半導体装置の製造方法に係り、プラズマ生成手段として平行平板型の電極を用い、かつ前記成膜時に、前記基板を保持する電極に対向する電極に周波数１ＭＨｚ以上の交流電力を印加することを特徴とし、
請求項６記載の発明は、半導体装置に係り、銅配線と、該銅配線を被覆する絶縁膜とを有する半導体装置であって、前記絶縁膜として請求項１乃至５の何れか一に記載の半導体装置の製造方法によって成膜した絶縁膜を用いていることを特徴とし、
請求項７記載の発明は、請求項６記載の半導体装置に係り、前記絶縁膜は、前記銅配線上に形成される層間絶縁膜を構成する多層の絶縁膜のうち、前記銅配線と接するバリア絶縁膜であることを特徴としている。
【００１２】
以下に、上記本発明の構成により奏される作用を説明する。
銅配線を被覆する絶縁膜を、シロキサン結合を有するアルキル化合物と、窒素（Ｎ2）又はアンモニア（ＮＨ3）のうち何れか一とからなる成膜ガスをプラズマ化し、反応させて形成している。
【００１３】
成膜ガスは窒素（Ｎ2）又はアンモニア（ＮＨ3）のうちの何れか一を含んでいるため、いずれの方法でも成膜は窒素を含む。従って、シリコン窒化膜に近い緻密性を有し、且つシリコン窒化膜と比較して低誘電率を有する絶縁膜を形成することができる。
特に、平行平板型のプラズマ成膜装置を用い、かつ少なくとも低周波数の電力供給源を基板を保持する電極側に接続し、基板に低周波数の電力を印加することにより、一層緻密性の高い低誘電率絶縁膜を形成することができる。
【００１４】
また、層間絶縁膜を多層から構成し、それらのうち銅配線と接する層として上記のようにして形成されたバリア絶縁膜を用い、他の層に上記バリア絶縁膜よりも更に低い誘電率を有する絶縁膜を用いることにより、銅配線から層間絶縁膜への銅の拡散を防止して層間絶縁膜を挟む銅配線の間のリーク電流を低減することができるとともに、層間絶縁膜全体の誘電率を低減することができる。
【００１５】
以上のように、本発明によれば、層間絶縁膜を挟む銅配線の間のリーク電流が少なく、かつ低誘電率を有する層間絶縁膜を形成することができる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法に用いられる平行平板型のプラズマ成膜装置１０１の構成を示す側面図である。
【００１７】
このプラズマ成膜装置１０１は、プラズマガスにより被成膜基板２１上にバリア絶縁膜を形成する場所である成膜部１０１Ａと、成膜ガスを構成する複数のガスの供給源を有する成膜ガス供給部１０１Ｂとから構成されている。
成膜部１０１Ａは、図１に示すように、減圧可能なチャンバ１を備え、チャンバ１は排気配管４を通して排気装置６と接続されている。排気配管４の途中にはチャンバ１と排気装置６の間の導通／非導通を制御する開閉バルブ５が設けられている。チャンバ１にはチャンバ１内の圧力を監視する不図示の真空計などの圧力計測手段が設けられている。
【００１８】
チャンバ１内には対向する一対の上部電極（第１の電極）２と下部電極（第２の電極）３とが備えられ、上部電極２に周波数１３．５６ＭＨｚの高周波電力を供給する高周波電力供給電源（ＲＦ電源）７が接続され、下部電極３に周波数３８０ｋＨｚの低周波電力を供給する低周波電力供給電源８が接続されている。これらの電源７、８から上部電極２及び下部電極３に電力を供給して、成膜ガスをプラズマ化する。上部電極２、下部電極３及び電源７、８が成膜ガスをプラズマ化するプラズマ生成手段を構成する。上下部電極２、３の間隔を基板の厚さ以上、３０ｍｍ以下とすることがより緻密な絶縁膜を形成する上で好ましい。
【００１９】
なお、下部電極３には、周波数３８０ｋＨｚのみならず、周波数１００ｋＨｚ乃至１ＭＨｚの低周波電力を印加することができるし、また、下部電極３に対向する上部電極２には、周波数１３．５６ＭＨｚのみならず、周波数１ＭＨｚ以上の高周波電力を印加してもよい。
上部電極２は成膜ガスの分散具を兼ねている。上部電極２には複数の貫通孔が形成され、下部電極３との対向面における貫通孔の開口部が成膜ガスの放出口（導入口）となる。この成膜ガス等の放出口は成膜ガス供給部１０１Ｂと配管９ａで接続されている。また、場合により、上部電極２には図示しないヒータが備えられることもある。成膜中に上部電極２を温度凡そ１００℃程度に加熱しておくことにより、成膜ガス等の反応生成物からなるパーティクルが上部電極２に付着するのを防止するためである。
【００２０】
下部電極３は被成膜基板２１の保持台を兼ね、また、保持台上の被成膜基板２１を加熱するヒータ１２を備えている。
成膜ガス供給部１０１Ｂには、ヘキサメチルジシロキサン（ＨＭＤＳＯ：(CH3)3Si-O-Si(CH3)3）等のシロキサン結合を有するアルキル化合物の供給源と、一般式SiHn(CH3)4-n（ｎ＝０乃至３）で表されるメチルシランの供給源と、ハイドロカーボン（ＣmＨn）を有するガスの供給源と、一酸化窒素（Ｎ2Ｏ）、水（Ｈ2Ｏ）、二酸化炭素（ＣＯ2）の酸素含有ガスの供給源と、アンモニア（ＮＨ3）の供給源と、窒素（Ｎ2）の供給源とが設けられている。
【００２１】
これらのガスは適宜分岐配管９ｂ乃至９ｇ及びこれらすべての分岐配管９ｂ乃至９ｇが接続された配管９ａを通して成膜部１０１Ａのチャンバ１内に供給される。分岐配管９ｂ乃至９ｇの途中に流量調整手段１１ａ乃至１１ｆや、分岐配管９ｂ乃至９ｇの導通／非導通を制御する開閉手段１０ｂ乃至１０ｍが設置され、配管９ａの途中に配管９ａの閉鎖／導通を行う開閉手段１０ａが設置されている。また、Ｎ2ガスを流通させて分岐配管９ｂ乃至９ｆ内の残留ガスをパージするため、Ｎ2ガスの供給源と接続された分岐配管９ｇとその他の分岐配管９ｂ乃至９ｆの間の導通／非導通を制御する開閉手段１０ｎ、１０ｐ乃至１０ｓが設置されている。なお、Ｎ2ガスは、分岐配管９ｂ乃至９ｆ内のほかに、配管９ａ内及びチャンバ１内の残留ガスをパージするために用いる。また、Ｎ2ガスは成膜ガスとして用いる。
【００２２】
以上のような成膜装置１０１によれば、ヘキサメチルジシロキサン（ＨＭＤＳＯ）等のシロキサン結合を有するアルキル化合物の供給源と、一般式SiHn(CH3)4-n（ｎ＝０乃至３）で表されるメチルシランの供給源と、ハイドロカーボン（ＣmＨn）を有するガスの供給源と、一酸化窒素（Ｎ2Ｏ）、水（Ｈ2Ｏ）、二酸化炭素（ＣＯ2）の酸素含有ガスの供給源と、アンモニア（ＮＨ3）の供給源と、窒素（Ｎ2）の供給源とを備え、さらに成膜ガスをプラズマ化するプラズマ生成手段２、３、７、８を備えている。
【００２３】
これにより、プラズマＣＶＤ法により窒素を含み、かつＳｉ−Ｃ又はＣＨ3を含むため、低誘電率を有し、かつ緻密で、銅の拡散を抑制し得るバリア絶縁膜を形成することができる。
そして、プラズマ生成手段として、例えば平行平板型の第１及び第２の電極２、３によりプラズマを生成する手段、ＥＣＲ（Electron Cyclotron Resonance）法によりプラズマを生成する手段、アンテナからの高周波電力の放射によりヘリコンプラズマを生成する手段等がある。
【００２４】
これらのプラズマ生成手段のうち平行平板型の第１及び第２の電極２、３にそれぞれ高低２つの周波数の電力を供給する電源７、８が接続されている。従って、これら高低２つの周波数の電力をそれぞれ各電極２、３に印加してプラズマを生成することができる。特に、このようにして生成した絶縁膜は緻密であり、かつＳｉ−Ｃ又はＣＨ3を含むため、低誘電率を有する。
【００２５】
次に、本発明が適用される、バリア絶縁膜の成膜ガスであるシロキサン結合を有するアルキル化合物、メチルシラン及びハイドロカーボンを有するガスについて説明する。
代表例として以下に示すものを用いることができる。
（ｉ）シロキサン結合を有するアルキル化合物
ヘキサメチルジシロキサン（ＨＭＤＳＯ：(CH3)3Si-O-Si(CH3)3）
オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ：
【００２６】
【化５】
Figure 0003934343
）
【００２７】
テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ：
【００２８】
【化６】
Figure 0003934343
）
【００２９】
（ii）メチルシラン（SiHn(CH3)4-n:ｎ＝０乃至３）
モノメチルシラン（SiH3(CH3)）
ジメチルシラン（SiH2(CH3)2）
トリメチルシラン（SiH(CH3)3）
テトラメチルシラン（Si(CH3)4）
（iii）ハイドロカーボン（ＣmＨn）を有するガス
メタン（ＣＨ4）
アセチレン（Ｃ2Ｈ2）
エチレン（Ｃ2Ｈ4）
エタン（Ｃ2Ｈ6）
次に、この発明を適用できる成膜ガスとして特に有効なガスの組み合わせについて、図２（ａ）乃至（ｄ）、及び図３（ａ）乃至（ｂ）を参照して説明する。
【００３０】
図２（ａ）乃至（ｄ）は、シロキサン結合を有するアルキル化合物と、ＮＨ3又はＮ2とのうち何れか一とを少なくとも含む成膜ガスを用い、成膜ガスを構成する各ガスのチャンバ１内への導入のタイミングを示すタイミングチャートである。
そのうち、図２（ａ）は、シロキサン結合を有するアルキル化合物と、ＮＨ3又はＮ2のうち何れか一とから構成され、他のガスを含まない成膜ガスにより成膜する場合のタイミングチャートである。図２（ｂ）は、シロキサン結合を有するアルキル化合物と、ハイドロカーボンと、ＮＨ3又はＮ2のうち何れか一とから構成され、他のガスを含まない成膜ガスにより成膜する場合のタイミングチャートである。ハイドロカーボンは他のガスをチャンバに流す前に先に流しておいてもよい。これは、ハイドロカーボンとの接触により被成膜表面にＣ−Ｈ層ができるとバリア性が高まる可能性が有るためである。図２（ｃ）は、シロキサン結合を有するアルキル化合物と、酸素含有ガスと、ＮＨ3又はＮ2のうち何れか一とから構成され、他のガスを含まない成膜ガスにより成膜する場合のタイミングチャートである。図２（ｄ）は、シロキサン結合を有するアルキル化合物と、ハイドロカーボンと、酸素含有ガスと、ＮＨ3又はＮ2のうち何れか一とから構成され、他のガスを含まない成膜ガスにより成膜する場合のタイミングチャートである。上記と同じ理由により、ハイドロカーボンは他のガスをチャンバに流す前に先に流しておいてもよい。
【００３１】
また、図３（ａ）乃至（ｂ）は、メチルシラン（SiHn(CH3)4-n）と、Ｎ2Ｏ等の酸素含有ガスと、ＮＨ3又はＮ2のうち何れか一とを少なくとも含む成膜ガスを用い、成膜ガスを構成する各ガスのチャンバ１内への導入のタイミングを示すタイミングチャートである。
そのうち、図３（ａ）は、メチルシランと、Ｎ2Ｏ等の酸素含有ガスと、ＮＨ3又はＮ2のうち何れか一とから構成され、他のガスを含まない成膜ガスにより成膜する場合のタイミングチャートである。図３（ｂ）は、メチルシランと、ハイドロカーボンと、Ｎ2Ｏ等の酸素含有ガスと、ＮＨ3又はＮ2のうち何れか一とから構成され、他のガスを含まない成膜ガスにより成膜する場合のタイミングチャートである。
【００３２】
成膜ガスを構成するガスの種類により、上記のタイミングチャートにしたがってこの発明が適用されるプラズマＣＶＤ絶縁膜を形成することができる。
（第２乃至第４の実施の形態）
次に、上記半導体製造装置を用いてこの発明が適用される半導体装置の製造方法により形成されたシリコン含有絶縁膜の特性を調査した結果について説明する。
【００３３】
（ａ）第２の実施の形態であるＮ2を含む成膜ガスを用いて作成したシリコン含有絶縁膜の特性
図４は、Ｎ2流量の変化に対するシリコン含有絶縁膜の比誘電率及び屈折率の変化の様子について示すグラフであり、図５は、シリコン含有絶縁膜３３を挟む銅膜３４と基板３２間に流れるリーク電流を調査したグラフである。
【００３４】
図１９は、上記調査に用いた試料の構造を示す断面図であり、その試料を以下のようにして作成する。即ち、図１９に示すように、成膜ガスとしてＨＭＤＳＯとＣＨ4とＮ2とを用いたプラズマＣＶＤ法によりシリコン含有絶縁膜３３をｐ型シリコン基板３２上に形成する。シリコン含有絶縁膜３３の成膜条件は以下の（条件Ａ）の通りである。
【００３５】
（条件Ａ）
（ｉ）成膜ガス条件
ＨＭＤＳＯ流量：５０ sccm
ＣＨ4流量：１００ sccm
Ｎ2流量：０、５０、１００、２００ sccm
ガス圧力：１Torr
基板加熱温度：３５０℃
（ii）プラズマ化条件
高周波電力(13.56MHz)ＰRF：０Ｗ
低周波電力(380KHz)ＰLF：１００Ｗ
上部電極と下部電極の間隔：２０ｍｍ以上、好ましくは２５ｍｍ以上
シリコン含有絶縁膜３３の膜厚は、Ｎ2流量０、５０、１００、２００ sccmに対してそれぞれ５１４．３ｎｍ、５２７．３ｎｍ、５２９．４ｎｍ、５３６．１ｎｍであった。
【００３６】
さらに、電極面積０．０２２６ｃｍ2を有する水銀プローブ３４を低誘電率絶縁膜３３表面に接触させる。
比誘電率を測定する場合は、直流バイアスに１ＭＨｚの高周波の信号を重畳したＣ−Ｖ測定法を用い、屈折率を測定する場合は、エリプソメータで６３３８オングストロームのＨｅ−Ｎｅレーザを用いる。また、リーク電流を測定する場合、シリコン基板３２を接地するとともに、水銀プローブ３４に負の電圧を印加する。
【００３７】
シリコン含有絶縁膜３３の比誘電率及び屈折率を測定した結果を図４に示す。図４の左側の縦軸は線形目盛で表した比誘電率を示し、右側の縦軸は線形目盛で表した屈折率を示す。横軸は線形目盛で表したＮ2の流量（sccm）を示す。図４に示すように、比誘電率はＮ2の流量０sccmのとき凡そ４．１、２００sccmのとき凡そ４．４５であり、Ｎ 2 の流量の増加とともに増加する。また、屈折率も同様な傾向を有し、Ｎ 2 の流量０sccmのとき凡そ１．８、２００sccmのとき凡そ１．９０である。
【００３８】
また、リーク電流を測定した結果を図５に示す。図５の縦軸は対数目盛で表したリーク電流（Ａ／ｃｍ2）を示し、横軸は線形目盛で表したシリコン含有絶縁膜３３にかかる電界（ＭＶ／ｃｍ）を示す。Ｎ2の流量をパラメータとしている。また、流量（sccm）を示す数字の後の括弧内は膜厚（ｎｍ）を示す。なお、横軸の負の符号は水銀プローブ３４に負の電位を加えることを表している。
【００３９】
図５に示すように、リーク電流はＮ 2 の流量が少なくなるにつれて減少する。実用的には１ＭＶ／ｃｍで１０-9Ａ／ｃｍ2以下が好ましい。
（ｂ）第３の実施の形態であるＮＨ3を含む成膜ガスを用いて作製したシリコン含有絶縁膜の特性
図６は、ＮＨ3流量の変化に対するシリコン含有絶縁膜３５の比誘電率及び屈折率の変化の様子について示すグラフであり、図７は、シリコン含有絶縁膜３５を挟む銅膜３４と基板３２間に流れるリーク電流を調査したグラフである。
【００４０】
図１９は、上記調査に用いた試料の構造を示す断面図であり、その試料を以下のようにして作成する。即ち、図１９に示すように、成膜ガスとしてＨＭＤＳＯとＣＨ4とＮＨ3とを用いたプラズマＣＶＤ法によりシリコン含有絶縁膜３５をｐ型シリコン基板３２上に形成する。シリコン含有絶縁膜３５の成膜条件は以下の（条件Ｂ）の通りである。
【００４１】
（条件Ｂ）
（ｉ）成膜ガス条件
ＨＭＤＳＯ流量：５０ sccm
ＣＨ4流量：１００ sccm
ＮＨ3流量：０、５０、１００、２００ sccm
ガス圧力：１Torr
基板加熱温度：３５０℃
（ii）プラズマ化条件
高周波電力(13.56MHz)ＰRF：０Ｗ
低周波電力(380KHz)ＰLF：１００Ｗ
上部電極と下部電極の間隔：２０ｍｍ以上、好ましくは２５ｍｍ以上
シリコン含有絶縁膜３５の膜厚は、ＮＨ3流量０、５０、１００、２００ sccmに対してそれぞれ５２３．５ｎｍ、５３５．７ｎｍ、５２４．６ｎｍ、５３１．７ｎｍであった。
【００４２】
さらに、電極面積０．０２２５ｃｍ2を有する水銀プローブ３４を低誘電率絶縁膜３５表面に接触させる。
比誘電率を測定する場合は、直流バイアスに１ＭＨｚの高周波の信号を重畳したＣ−Ｖ測定法を用い、屈折率を測定する場合は、エリプソメータで６３３８オングストロームのＨｅ−Ｎｅレーザを用いる。また、リーク電流を測定する場合、シリコン基板３２を接地するとともに、水銀プローブ３４に負の電圧を印加する。
【００４３】
（条件Ｂ）に従って形成したシリコン含有絶縁膜３５の比誘電率及び屈折率を測定した結果を図６に示す。図６の左側の縦軸は線形目盛で表した比誘電率を示し、右側の縦軸は線形目盛で表した屈折率を示す。横軸は線形目盛で表したＮＨ3の流量（sccm）を示す。図６に示すように、比誘電率はＮＨ3の流量０sccmのとき凡そ４．０２、１００sccmのとき凡そ４．６であり、ＮＨ3の流量の増加とともに増加する。流量１００sccm以降はあまり増加せず、流量１００sccmのとき凡そ４．６であった。また、屈折率も同様な傾向を有し、ＮＨ3の流量０sccmのとき凡そ１．８、２００sccmのとき凡そ１．８３である。
【００４４】
また、リーク電流を測定した結果を図７に示す。図７の縦軸は対数目盛で表したリーク電流（Ａ／ｃｍ2）を示し、横軸は線形目盛で表したシリコン含有絶縁膜３５にかかる電界（ＭＶ／ｃｍ）を示す。ＮＨ3の流量をパラメータとしている。また、流量（sccm）を示す数字の後の括弧内は膜厚（ｎｍ）を示す。なお、横軸の負の符号は水銀プローブ３４に負の電位を加えることを表している。
【００４５】
図７に示すように、リーク電流はＮＨ3の流量によってほとんど影響を受けない。実用的には１ＭＶ／ｃｍで１０-9 Ａ／ｃｍ2以下が好ましい。
なお、上記では、シロキサン結合を有するアルキル化合物としてＨＭＤＳＯを用いているが、上記した他のシロキサン結合を有するアルキル化合物、例えばオクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）又はテトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）を用いることも可能である。
【００４６】
また、ハイドロカーボンガスとしてメタン（ＣＨ4）を用いているが、アセチレン(Ｃ2Ｈ2)、エチレン（Ｃ2Ｈ4）、又はエタン（Ｃ2Ｈ6）のうち何れか一を用いてもよい。
なお、このハイドロカーボンガスを用いなくても、リーク電流が抑えられた、誘電率の低いシリコン含有絶縁膜３５を形成することができる。ハイドロカーボンガスを用いない場合のシリコン含有絶縁膜３５の成膜条件は次の（条件Ｃ）の通りである。
（条件Ｃ）
（ｉ）成膜ガス条件
ＨＭＤＳＯ流量：５０ sccm
ＮＨ3流量：０〜８００ sccm
ガス圧力：１Torr
基板加熱温度：３７５℃
（ii）プラズマ化条件
高周波電力(13.56MHz)ＰRF：０Ｗ
低周波電力(380KHz)ＰLF：１５０Ｗ
上部電極と下部電極の間隔：１２．５ｍｍ
図８は、この（条件Ｃ）に従った場合の、シリコン含有絶縁膜３５の比誘電率及び屈折率の特性を示すグラフである。比誘電率及び屈折率の測定方法、及び、図８の縦軸と横軸の意味については、図６で説明したのと同様である。
これに示されるように、比誘電率は３．９〜５．５となっている。この値は、従来例に係るシリコン窒化膜の比誘電率（約７程度）よりも低い値である。
また、図９は、シリコン含有絶縁膜３５を真空中で４５０℃、４時間のアニールした後におけるシリコン含有絶縁膜３５のリーク電流の測定結果を示すグラフである。この測定においては、ｐ型シリコン基板３２（図１９参照）に代えて、銅膜（不図示）上にシリコン含有絶縁膜３５を形成した。そして、シリコン含有絶縁膜３５を形成するに際しては、ＮＨ3流量を１００ｓｃｃｍにし、それ以外の成膜条件は（条件Ｃ）の通りにした。また、比較のために、成膜直後のシリコン含有絶縁膜３５のリーク電流も図９に併記してある。なお、リーク電流の測定方法、及び、図９の縦軸と横軸の意味については、図７で説明したのと同様である。
これに示されるように、アニールをした後であっても、リーク電流が顕著に増大することは無い。
そして図１０は、（条件Ｃ）に従って形成されたシリコン含有絶縁膜３５を真空中で４５０℃、４時間アニールした後の、シリコン含有絶縁膜３５への銅の拡散状況の調査結果を示すグラフである。この調査においては、ＮＨ3の流量を様々に変化させて、シリコン含有絶縁膜３５を銅膜（不図示）上に形成した。そして、銅の拡散は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて調査された。
図１０の横軸は、シリコン含有絶縁膜３５の表面からの深さを線形目盛で示すものである。一方、縦軸は、膜中の銅（Ｃｕ）の濃度（ａｔｏｍｓ／ｃｃ）を対数目盛で示すものである。
図１０に示されるように、シリコン含有絶縁膜３５内には、下地の銅膜（不図示）から殆ど銅が拡散していない。なお、膜の深さが８０ｎｍ程度のところで銅の濃度が上昇しているが、これは、この深さでは下地の銅膜（不図示）に極めて近くなるためであり、実用上何ら問題は無い。
（ｃ）第４の実施の形態であるＮ2Ｏを含む成膜ガスを用いて作成したシリコン含有絶縁膜の特性
上記第２及び第３の実施の形態では、Ｎ2やＮＨ3を成膜ガス中に添加している。しかしながら、これらのガスに代えてＮ2Ｏを添加しても、リーク電流が抑えられた、誘電率の低いシリコン含有絶縁膜を形成することができる。
図１９は、本実施形態における試料の構造を示す断面図であり、その試料を以下のようにして作成する。即ち、図１９に示すように、成膜ガスとしてＨＭＤＳＯとＮ2Ｏとを用いたプラズマＣＶＤ法によりシリコン含有絶縁膜３６をｐ型シリコン基板３２上に形成する。シリコン含有絶縁膜３６の成膜条件は以下の（条件Ｄ）の通りである。
（条件Ｄ）
（ｉ）成膜ガス条件
ＨＭＤＳＯ流量：５０ sccm
Ｎ2Ｏ流量：０〜８００ sccm
ガス圧力：１Torr
基板加熱温度：３７５℃
（ii）プラズマ化条件
高周波電力(13.56MHz)ＰRF：０Ｗ
低周波電力(380KHz)ＰLF：１５０Ｗ
上部電極と下部電極の間隔：１２．５ｍｍ
図１１は、この（条件Ｄ）に従った場合の、シリコン含有絶縁膜３６の比誘電率及び屈折率の特性を示すグラフである。比誘電率及び屈折率の測定方法、及び、図１１の縦軸と横軸の意味については、図６で説明したのと同様である。
これに示されるように、比誘電率は３．９〜４．１程度である。この値は、従来例に係るシリコン窒化膜の比誘電率（約７程度）よりも低い値である。
また、図１２（ａ）は、（条件Ｄ）に従って形成されたシリコン含有絶縁膜３６の成膜直後における、シリコン含有絶縁膜３６のリーク電流の特性を示すグラフである。そして、図１２（ｂ）は、（条件Ｄ）に従って形成されたシリコン含有絶縁膜３６を真空中で４５０℃、４時間アニールした後のリーク電流の特性を示すグラフである。図１２（ａ）及び（ｂ）のいずれの調査においても、ＮＨ3の流量を様々に変化させた。なお、リーク電流の測定方法、及び、図１２（ａ）及び（ｂ）のそれぞれの縦軸と横軸の意味については、図９で説明したのと同様である。
図１２（ａ）と図１２（ｂ）とを比較して明らかなように、Ｎ2Ｏを添加した場合は、アニールをした後であっても、リーク電流が顕著に増大することは無い。
また、図１３は、（条件Ｄ）に従って形成されたシリコン含有絶縁膜３６を真空中で４５０℃、４時間アニールした後の、シリコン含有絶縁膜３６への銅の拡散状況の調査結果を示すグラフである。この調査においては、Ｎ2Ｏの流量を様々に変化させて、シリコン含有絶縁膜３６を銅膜（不図示）上に形成した。銅の拡散は、ＳＩＭＳを用いて調査された。
図１３に示されるように、シリコン含有絶縁膜３６内には、下地の銅膜（不図示）から殆ど銅が拡散していない。なお、膜の深さが８０ｎｍ程度のところで銅の濃度が上昇しているが、これは、この深さでは下地の銅膜（不図示）に極めて近くなるためであり、実用上何ら問題は無い。
（条件Ｄ）においては、Ｎ2Ｏ流量を０〜８００sccmの間で変化させているが、Ｎ2Ｏ流量を１２００〜１６００sccmの間で変化させた場合についても調査された。この場合のシリコン含有絶縁膜３６の成膜条件は、次の（条件Ｅ）の通りである。この（条件Ｅ）においては、Ｎ2Ｏ流量以外の条件は上の（条件Ｄ）と同じである。
（条件Ｅ）
（ｉ）成膜ガス条件
ＨＭＤＳＯ流量：５０ sccm
Ｎ2流量：１２００〜１６００ sccm
ガス圧力：１Torr
基板加熱温度：３７５℃
（ii）プラズマ化条件
高周波電力(13.56MHz)ＰRF：０Ｗ
低周波電力(380KHz)ＰLF：１５０Ｗ
上部電極と下部電極の間隔：１２．５ｍｍ
図１４は、この（条件Ｅ）に従った場合の、シリコン含有絶縁膜３６の比誘電率及び屈折率の特性を示すグラフである。比誘電率及び屈折率の測定方法、及び、図１４の縦軸と横軸の意味については、図６で説明したのと同様である。
これに示されるように、比誘電率は約４．２程度である。この値は、従来例に係るシリコン窒化膜の比誘電率（約７程度）よりも低い値である。
また、図１５は、シリコン含有絶縁膜３６の成膜直後におけるリーク電流の特性と、該シリコン含有絶縁膜３６を真空中で４５０℃、４時間のアニールした後におけるリーク電流の特性とを示すグラフである。リーク電流の測定方法、及び図１５の縦軸と横軸の意味は、図９で説明したのと同様である。
図１５に示されるように、アニールを行った後でも、リーク電流が顕著に増大ことは無い。
上の（条件Ｄ）及び（条件Ｅ）においては、ＨＭＤＳＯとＮ2Ｏとで成膜ガスが構成された。しかし、この成膜ガスに更にＮＨ3を添加しても良い。この場合のシリコン含有絶縁膜３６の成膜条件は、次の（条件Ｆ）の通りである。
（条件Ｆ）
（ｉ）成膜ガス条件
ＨＭＤＳＯ流量：５０ sccm
Ｎ2Ｏ流量：２００ sccm
ＮＨ3流量：０〜８００ sccm
ガス圧力：１Torr
基板加熱温度：３７５℃
（ii）プラズマ化条件
高周波電力(13.56MHz)ＰRF：０Ｗ
低周波電力(380KHz)ＰLF：１５０Ｗ
上部電極と下部電極の間隔：１２．５ｍｍ
図１６は、この（条件Ｆ）に従った場合の、シリコン含有絶縁膜３６の比誘電率及び屈折率の特性を示すグラフである。比誘電率及び屈折率の測定方法、及び、図１６の縦軸と横軸の意味については、図６で説明したのと同様である。
これに示されるように、比誘電率は約４．１〜５．２程度である。この値は、従来例に係るシリコン窒化膜の比誘電率（約７程度）よりも低い値である。
また、図１７は、（条件Ｆ）に従って形成されたシリコン含有絶縁膜３６を真空中で４５０℃、４時間アニールした後における、シリコン含有絶縁膜３６のリーク電流の特性を示すグラフである。比較のために、成膜直後のシリコン含有絶縁膜３６のリーク電流も図１７に併記してある。リーク電流の測定方法、及び、図１７の縦軸と横軸の意味については、図９で説明したのと同様である。
これに示されるように、アニールをした後であっても、リーク電流が顕著に増大することは無い。
また、図１８は、（条件Ｆ）に従って形成されたシリコン含有絶縁膜３６を真空中で４５０℃、４時間アニールした後の、シリコン含有絶縁膜３６への銅の拡散状況を示すグラフである。この調査においては、ＮＨ3の流量を様々に変化させて、シリコン含有絶縁膜３６を銅膜（不図示）上に形成した。そして、銅の拡散は、ＳＩＭＳを用いて調査された。なお、図１８の縦軸と横軸の意味については、図１０で説明したのと同様である。
図１８に示されるように、シリコン含有絶縁膜３６内には、下地の銅膜（不図示）から殆ど銅が拡散していない。なお、膜の深さが８０ｎｍ程度のところで銅の濃度が上昇しているが、これは、この深さでは下地の銅膜（不図示）に極めて近くなるためであり、実用上何ら問題は無い。
（第５の実施の形態）
次に、図１、図２、図３、図２０（ａ）乃至（ｄ）及び図２１（ａ）、（ｂ）を参照して、本発明の第５の実施の形態に係る半導体装置及びその製造方法を説明する。
【００４７】
図２０（ａ）乃至（ｄ）、図２１（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置及びその製造方法を示す断面図である。
成膜ガスとしてＨＭＤＳＯ＋ＣＨ4＋Ｎ2を用い、成膜ガスを構成する各ガスのチャンバ１内への導入のタイミングを図２（ｂ）に示す。
図２０（ａ）は、銅配線を形成した後の状態を示す断面図である。図中、符号２２は下地絶縁膜、２３はメッキにより形成された銅配線（下部配線）である。なお、図示していないが、下地絶縁膜２２と銅配線（下部配線）２３の間には下層から下地絶縁膜２２に対する銅のバリアとしてのＴａＮ膜と、スパッタにより形成されたＣｕ膜とが形成されている。これらが被成膜基板２１を構成する。
【００４８】
このような状態で、図２０（ｂ）に示すように、プラズマＣＶＤ法により銅配線２３上にバリア絶縁膜２４を形成する。バリア絶縁膜２４を形成するには、まず、被成膜基板２１を成膜装置１０１のチャンバ１内に導入し、基板保持具３に保持する。被成膜基板２１を３５０℃に加熱し保持する。
続いて、ヘキサメチルジシロキサン（ＨＭＤＳＯ）を流量５０sccmで、ＣＨ4ガスを流量５０sccmで、Ｎ2ガスを流量５０sccmで、図７に示すプラズマ成膜装置１０１のチャンバ１内に導入し、圧力を１Torrに保持する。次いで、下部電極３に周波数３８０ＫＨｚの電力１００Ｗを印加する。上部電極２には電力を印加しない。
【００４９】
これにより、ヘキサメチルジシロキサンとＣＨ4とＮ2とがプラズマ化する。この状態を所定時間保持して、膜厚約５０ｎｍのＳｉ，Ｏ，Ｃ，Ｎ，Ｈを含有する絶縁膜からなるバリア絶縁膜２４を形成する。調査によれば、成膜されたＳｉ，Ｏ，Ｃ，Ｎ，Ｈを含有する絶縁膜は、周波数１ＭＨｚで測定した比誘電率が凡そ４．０台であり、電界強度１ＭＶ／ｃｍのときリーク電流が１０-10Ａ／ｃｍ2であった。
【００５０】
次に、図２０（ｃ）に示すように、よく知られたプラズマＣＶＤ法により、低誘電率を有する膜厚約５００ｎｍの多孔質シリコン含有絶縁膜２５を形成する。多孔質シリコン含有絶縁膜の形成方法として、例えば、減圧熱ＣＶＤ法による成膜とプラズマＣＶＤ法による成膜を繰り返して多層の絶縁膜を形成する方法、有機膜とＳｉＯ2膜とを交互に積層した後、酸素プラズマによりアッシングして有機物を除去する方法等がある。
【００５１】
続いて、アッシングやエッチングにおける多孔質シリコン含有絶縁膜２５の保護膜２９である薄くて緻密性の高いＮＳＧ膜（不純物を含まないシリコン酸化膜）或いはＳｉＯＣ含有絶縁膜を形成する。保護膜２９がない場合、フォトレジスト膜２６をアッシングする際、或いは多孔質シリコン含有絶縁膜２５の下のバリア絶縁膜２４をエッチングする際に処理ガスにより多孔質シリコン含有絶縁膜２５が変質し、低誘電率特性が劣化する恐れがある。なお、場合により、保護膜２９を省略してもよい。
【００５２】
次いで、図２０（ｄ）に示すように、フォトレジスト膜２６を形成した後、パターニングし、ビアホールを形成すべき領域にフォトレジスト膜２６の開口部２６ａを形成する。続いて、ＣＦ4＋ＣＨＦ3系の混合ガスをプラズマ化したものを用いた反応性イオンエッチング（ＲＩＥ）によりフォトレジスト膜２６の開口部２６ａを通して層間絶縁膜２５をエッチングし、除去する。これにより、開口部２５ａが形成されてバリア絶縁膜２４が表出する。その後、フォトレジスト膜２６をアッシングする。このとき、上記層間絶縁膜２５のエッチングガス及びアッシングガスに対してバリア絶縁膜２４はエッチング耐性を有する。従って、銅配線２３がエッチングガスによる悪影響を受けない。ＣＦ4＋ＣＨＦ3系の混合ガスは、ＣＦ4＋ＣＨＦ3のほかにＡｒ＋Ｏ2等を加えて濃度調整を行ってもよい。
【００５３】
次に、図２１（ａ）に示すように、層間絶縁膜２５のエッチングに用いたガスと組成比を変えたＣＦ4＋ＣＨＦ3系の混合ガスをプラズマ化したものを用いた反応性イオンエッチング（ＲＩＥ）により、保護膜２９の開口部及び層間絶縁膜２５の開口部２５ａを通してバリア絶縁膜２４をエッチングし、除去する。これにより、ビアホール２７が形成されてその底部に銅配線２３が表出する。このとき、上記バリア絶縁膜２４のエッチングガスに対して銅配線２３はエッチング耐性を有する。従って、銅配線２３がエッチングガスによる悪影響を受けない。なお、銅配線の表面は酸化されるが、レジスト膜のアッシング工程を経てバリア膜のエッチング工程の後に還元性ガス、例えばＮＨ3や、アルゴン、窒素等の不活性ガスで希釈した水素のプラズマに曝して除去する。
【００５４】
次いで、フォトレジスト膜２６を除去した後、図２１（ｂ）に示すように、ビアホール２７内に導電膜、例えば窒化タンタル（ＴａＮ）等のバリア金属膜とスパッタ法により形成した銅膜とからなる下地導電膜３０を敷き、続いてこの下地導電膜３０上、ビアホール２７内に銅膜２８ａを埋め込む。次いで、銅膜２８ａを通して下部配線２３と接続するように銅又はアルミニウムからなる上部配線２８ｂを形成する。
【００５５】
以上により、層間絶縁膜２５及びバリア絶縁膜２４のビアホール２７を通して下部配線２３と接続する上部配線２８ｂの形成が完了する。
以上のように、この発明の第５の実施の形態によれば、シロキサン結合を有するアルキル化合物と窒素とを少なくとも含む成膜ガスをプラズマ化し、反応させて、下部配線２３と低誘電率絶縁膜２５の間にＳｉ，Ｏ，Ｃ，Ｎ，Ｈを含有するバリア絶縁膜２４を形成している。
【００５６】
ところで、低誘電率を有する絶縁膜２５は一般に多孔質であり、外部から銅元素が拡散し易いが、下部配線２３と多孔質絶縁膜２５との間にバリア絶縁膜２４を形成した場合、銅配線２３から多孔質絶縁膜２５に侵入しようとする銅元素の侵入がバリア絶縁膜２４によって阻止される。従って、バリア絶縁膜２４を間に挟むことにより銅の拡散を防止して多孔質絶縁膜２５を挟む配線２３、２８ｂ間のリーク電流を低減し、かつ、バリア絶縁膜２４を含む層間絶縁膜２５全体の誘電率を低減することができる。
【００５７】
また、平行平板型のプラズマ成膜装置を用い、かつ低周波数のＡＣ電源８及び高周波数のＲＦ電源７をそれぞれ下部電極３及び上部電極２に接続し、低周波数の印加電力を高周波数の印加電力よりも高くすることにより、より一層緻密性の高いバリア絶縁膜を形成することができる。
（第６の実施の形態）
図２２（ａ）、（ｂ）は、本発明の第６の実施の形態に係る半導体装置及びその製造方法を示す断面図である。
【００５８】
図２０及び図２１に示す第５の実施の形態と異なるところは、第５の実施の形態の窒素ガスの代わりにアンモニアを用いていることである。
成膜ガスとしてＨＭＤＳＯ＋ＣＨ4＋ＮＨ3を用い、使用する成膜ガスを構成する各ガスのチャンバ１内への導入のタイミングを図２（ｂ）に示す。
まず、図２２（ａ）に示すように、下地絶縁膜２２上に銅配線２３を形成する。続いて、ＨＭＤＳＯと、ＮＨ3ガスと、ハイドロカーボンを有するガスとしてのＣＨ4とを図１に示すプラズマ成膜装置１０１のチャンバ１内に導入し、プラズマＣＶＤ法により銅配線２３上にバリア絶縁膜３１を形成する。この状態を図２２（ｂ）に示す。
【００５９】
即ち、ＨＭＤＳＯを流量５０sccmで、ＮＨ3ガスを流量１００sccmで、ＣＨ4を流量１００sccmで図１に示すプラズマ成膜装置のチャンバ１内に導入し、チャンバ内のガス圧力を１Torrに保持する。続いて、平行平板型の対向電極のうち、基板を保持する下部電極３に３８０ｋＨｚの交流電力１００Ｗを印加するとともに、この下部電極３に対向する上部電極２にも周波数１３．５４ＭＨｚの高周波電力５０Ｗを印加する。これにより、成膜ガスはプラズマ化されるので、この状態を５秒間保持することにより、銅配線２３を被覆して膜厚５０ｎｍのバリア絶縁膜３１を形成する。
【００６０】
次に、成膜されたバリア絶縁膜の性質について調査した結果について説明する。
図７は、上記調査に用いた試料の構造を示す断面図である。調査に用いた試料のバリア絶縁膜３３を上記のバリア絶縁膜３１と同様にして作成する。この場合、バリア絶縁膜３３に接触させる電極面積０．０２３０ｃｍ2を有する水銀プローブ３４をバリア絶縁膜３３表面に接触させる。
【００６１】
比誘電率を測定する場合は、第１の実施の形態と同じようにした。
比誘電率は４．０台であり、別の調査によれば、リーク電流は印加電界が１ＭＶ／ｃｍのとき、１０-10Ａ／ｃｍ2台であった。
以上のように、この発明の第６の実施の形態によれば、第５の実施の形態と異なり、シロキサン結合を有するアルキル化合物と、ハイドロカーボン（ＣＨ4）と、ＮＨ3とからなる成膜ガスを用い、さらに、平行平板型の対向電極のうち、基板を保持する下部電極３のほかに、この下部電極３に対向する上部電極２にも高周波電力を印加している。これにより、緻密で、かつ誘電率の低い絶縁膜を形成することが出来るため、バリア絶縁膜３１を含む層間絶縁膜２５全体の誘電率を低減するとともに、銅の拡散をより完全に防止してリーク電流を低減することができる。
【００６２】
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
例えば、第１の実施の形態では、シロキサン結合を有するアルキル化合物としてヘキサメチルジシロキサン（ＨＭＤＳＯ）を用いているが、上記した他のシリコン化合物、例えばオクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）又はテトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）を用いることも可能である。
【００６３】
また、第１の実施の形態では、酸素含有ガスを用いていないが、一酸化窒素（Ｎ2Ｏ）、水（Ｈ2Ｏ）又は二酸化炭素（ＣＯ2）の何れか一を用いてもよい。このような酸素含有ガスは酸素量が少ないので、バリア絶縁膜２４を形成するときに、下部配線２３が酸化するのを抑制することができる。
さらに、第１及び第２の実施の形態では、ハイドロカーボンを有するガスとしてメタン（ＣＨ4）を用いているが、アセチレン（Ｃ2Ｈ2）、エチレン（Ｃ2Ｈ4）、或いはエタン（Ｃ2Ｈ6）を用いてもよい。
【００６４】
また、第２の実施の形態では、ＨＭＤＳＯ＋ＣＨ4＋Ｎ2からなる成膜ガスを用いているが、上記成膜ガスからＣＨ4を除いたガスからなる成膜ガスを用いてもよいし、上記成膜ガスにＮ2Ｏ、Ｈ2Ｏ又はＣＯ2のうち何れか一の酸素含有ガスを加えたガスからなる成膜ガスを用いてもよい。
さらに、上記実施の形態のシロキサン結合を有するアルキル化合物を用いずに、その代わりにメチルシランを用いることもできる。成膜ガスを構成する必要なガスの組み合わせは図３に示す通りである。
【００６５】
この場合、メチルシランとして、モノメチルシラン（SiH3(CH3)）、ジメチルシラン（SiH2(CH3)2）、トリメチルシラン（SiH(CH3)3）、又はテトラメチルシラン（Si(CH3)4）のうち何れか一を用い得る。
【００６６】
【発明の効果】
以上のように、本発明によれば、銅配線を被覆する絶縁膜を、シロキサン結合を有するアルキル化合物と、窒素（Ｎ2）又はアンモニア（ＮＨ3）のうち何れか一とからなる成膜ガスをプラズマ化し、反応させて形成している。
【００６７】
成膜ガスは窒素（Ｎ2）又はアンモニア（ＮＨ3）のうちの何れか一を含んでいるため、いずれの方法でも成膜は主としてＳｉ−Ｃ又はＣＨ3を含むとともに、窒素をも含む。従って、シリコン窒化膜に近い緻密性を有し、且つシリコン窒化膜と比較して低誘電率を有する絶縁膜を形成することができる。
従って、層間絶縁膜を多層から構成し、上記のようにして形成された絶縁膜を銅配線と接するバリア絶縁膜として用いることにより、銅配線から層間絶縁膜への銅の拡散を防止して層間絶縁膜を挟む銅配線の間のリーク電流を低減することができるとともに、他の層に上記バリア絶縁膜よりも更に低い誘電率を有する絶縁膜を用いることにより、リーク電流を低減し、かつ層間絶縁膜全体の誘電率を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置の製造方法に用いられるプラズマ成膜装置の構成を示す側面図である。
【図２】本発明の第１の実施の形態である半導体装置の製造方法に用いられるシロキサン系の成膜ガスのプラズマ成膜装置のチャンバ内への導入について示すタイミングチャートである。
【図３】本発明の第１の実施の形態である半導体装置の製造方法に用いられるメチルシラン系の成膜ガスのプラズマ成膜装置のチャンバ内への導入について示すタイミングチャートである。
【図４】本発明の第２の実施の形態である低誘電率絶縁膜の比誘電率及び屈折率の特性を示すグラフである。
【図５】本発明の第２の実施の形態である低誘電率絶縁膜のリーク電流の特性を示すグラフである。
【図６】本発明の第３の実施の形態である低誘電率絶縁膜の比誘電率及び屈折率の特性を示すグラフである。
【図７】本発明の第３の実施の形態である低誘電率絶縁膜のリーク電流の特性を示すグラフである。
【図８】本発明の第３の実施の形態において、ハイドロカーボンガスを用いない場合の、低誘電率絶縁膜の比誘電率及び屈折率の特性を示すグラフである。
【図９】本発明の第３の実施の形態において、ハイドロカーボンガスを用いない場合の、成膜直後とアニール後のそれぞれの場合の低誘電率絶縁膜のリーク電流の特性を示すグラフである。
【図１０】本発明の第３の実施の形態において、ハイドロカーボンガスを用いない場合の、アニール後の低誘電率絶縁膜への銅の拡散状況の調査結果を示すグラフである。
【図１１】本発明の第４の実施の形態である低誘電率絶縁膜の比誘電率及び屈折率の特性を示すグラフである。
【図１２】図１２（ａ）は、本発明の第４の実施の形態である低誘電率絶縁膜の成膜直後のリーク電流の特性を示すグラフであり、図１２（ｂ）は、本発明の第４の実施の形態である低誘電率絶縁膜のアニール後のリーク電流の特性を示すグラフである。
【図１３】本発明の第４の実施の形態である低誘電率絶縁膜への銅の拡散状況の調査結果を示すグラフである。
【図１４】本発明の第４の実施の形態において、Ｎ2Ｏ流量を１２００〜１６００sccmの間で変化させた場合の、低誘電率絶縁膜の比誘電率及び屈折率の特性を示すグラフである。
【図１５】本発明の第４の実施の形態において、Ｎ2Ｏ流量を１２００〜１６００sccmの間で変化させた場合の、成膜直後とアニール後のそれぞれの場合のリーク電流の特性を示すグラフである。
【図１６】本発明の第４の実施の形態において、成膜ガスにＮＨ3を添加した場合の、低誘電率膜の比誘電率及び屈折率の特性を示すグラフである。
【図１７】本発明の第４の実施の形態において、成膜ガスにＮＨ3を添加した場合の、低誘電率膜のリーク電流の特性を示すグラフである。
【図１８】本発明の第４の実施の形態において、成膜ガスにＮＨ3を添加した場合の、低誘電率膜への銅の拡散状況の調査結果を示すグラフである。
【図１９】本発明の第２乃至第４の実施の形態であるバリア絶縁膜の特性調査に用いた試料の構成を示す断面図である。
【図２０】（ａ）〜（ｄ）は本発明の第５の実施の形態である半導体装置及びその製造方法について示す断面図（その１）である。
【図２１】（ａ）、（ｂ）は本発明の第５の実施の形態である半導体装置及びその製造方法について示す断面図（その２）である。
【図２２】（ａ）、（ｂ）は本発明の第６の実施の形態である半導体装置及びその製造方法について示す断面図である。
【符号の説明】
１ チャンバ
２ 上部電極
３ 下部電極
４ 排気配管
５ バルブ
６ 排気装置
７ 高周波電力供給電源（ＲＦ電源）
８ 低周波電力供給電源
９ａ 配管
９ｂ〜９ｇ 分岐配管
１０ａ〜１０ｎ，１０ｐ〜１０ｓ 開閉手段
１１ａ〜１１ｆ 流量調整手段
１２ ヒータ
２１ 被成膜基板
２２ 下地絶縁膜
２３ 銅配線（下部配線）
２４、３１ バリア絶縁膜
２５ 層間絶縁膜
２６ フォトレジスト膜
２７ ビアホール
２８ 上部配線
３２ シリコン基板
３３、３５、３６ シリコン含有絶縁膜
３４ 水銀プローブ（電極）
１０１ 成膜装置
１０１Ａ 成膜部
１０１Ｂ 成膜ガス供給部

Claims (7)

  1. 表面に銅配線が露出した基板上に絶縁膜を形成する半導体装置の製造方法において、
    前記絶縁膜を、シロキサン結合を有するアルキル化合物と、窒素（Ｎ2）又はアンモニア（ＮＨ3）のうち何れか一とからなる成膜ガスをプラズマ化し、反応させて成膜することを特徴とする半導体装置の製造方法。
  2. 前記シロキサン結合を有するアルキル化合物は、ヘキサメチルジシロキサン（ＨＭＤＳＯ：(CH3)3Si-O-Si(CH3)3）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ：
    Figure 0003934343
     ）、
    又はテトラメチルシクロテトラシロキサン（ＴＭＣＴＳ：
    Figure 0003934343
     ）
    のうち何れか一であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記絶縁膜は、前記銅配線上に形成される層間絶縁膜を構成する多層の絶縁膜のうち、前記銅配線と接するバリア絶縁膜であることを特徴とする請求項１又は２の何れか一に記載の半導体装置の製造方法。
  4. プラズマ生成手段として平行平板型の電極を用い、かつ前記成膜時に、前記基板を保持する電極に周波数１００ｋＨｚ乃至１ＭＨｚの交流電力を印加することを特徴とする請求項１乃至３の何れか一に記載の半導体装置の製造方法。
  5. プラズマ生成手段として平行平板型の電極を用い、かつ前記成膜時に、前記基板を保持する電極に対向する電極に周波数１ＭＨｚ以上の交流電力を印加することを特徴とする請求項１乃至４の何れか一に記載の半導体装置の製造方法。
  6. 銅配線と、該銅配線を被覆する絶縁膜とを有する半導体装置であって、前記絶縁膜として請求項１乃至５の何れか一に記載の半導体装置の製造方法によって成膜した絶縁膜を用いていることを特徴とする半導体装置。
  7. 前記絶縁膜は、前記銅配線上に形成される層間絶縁膜を構成する多層の絶縁膜のうち、前記銅配線と接するバリア絶縁膜であることを特徴とする請求項６記載の半導体装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764958B1 (en) * 2000-07-28 2004-07-20 Applied Materials Inc. Method of depositing dielectric films
US6537733B2 (en) 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
JP3913638B2 (ja) * 2001-09-03 2007-05-09 東京エレクトロン株式会社 熱処理方法及び熱処理装置
US6656837B2 (en) * 2001-10-11 2003-12-02 Applied Materials, Inc. Method of eliminating photoresist poisoning in damascene applications
WO2003060978A1 (en) * 2002-01-15 2003-07-24 Tokyo Electron Limited Cvd method and device for forming silicon-containing insulation film
DE10250889B4 (de) 2002-10-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte SiC-Barrierenschicht für eine Kupfermetallisierungsschicht mit einem Dielektrikum mit kleinem ε und Verfahren zur Herstellung derselben
US20040124420A1 (en) * 2002-12-31 2004-07-01 Lin Simon S.H. Etch stop layer
US8137764B2 (en) * 2003-05-29 2012-03-20 Air Products And Chemicals, Inc. Mechanical enhancer additives for low dielectric films
JP4344841B2 (ja) * 2003-05-30 2009-10-14 独立行政法人産業技術総合研究所 低誘電率絶縁膜の形成方法
JP2005050954A (ja) * 2003-07-31 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
JP4810306B2 (ja) * 2006-05-16 2011-11-09 日本電気株式会社 銅ダマシン多層配線の形成方法
US7964442B2 (en) * 2007-10-09 2011-06-21 Applied Materials, Inc. Methods to obtain low k dielectric barrier with superior etch resistivity
KR101280969B1 (ko) * 2011-01-14 2013-07-02 성균관대학교산학협력단 보호 박막 증착 처리 장치 및 방법
JP6807420B2 (ja) * 2019-02-21 2021-01-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3644166A (en) * 1968-03-28 1972-02-22 Westinghouse Electric Corp Oxide-free multilayer copper clad laminate
EP0519079B1 (en) * 1991-01-08 1999-03-03 Fujitsu Limited Process for forming silicon oxide film
EP0560617A3 (en) 1992-03-13 1993-11-24 Kawasaki Steel Co Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same
JP3385647B2 (ja) * 1993-05-11 2003-03-10 ソニー株式会社 層間絶縁膜の形成方法
KR970007116B1 (ko) 1993-08-31 1997-05-02 삼성전자 주식회사 반도체장치의 절연층 형성방법 및 그 형성장치
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
JP3061255B2 (ja) * 1995-08-18 2000-07-10 キヤノン販売株式会社 成膜方法
TW362118B (en) 1995-10-30 1999-06-21 Dow Corning Method for depositing amorphous SiNC coatings
JPH09237785A (ja) 1995-12-28 1997-09-09 Toshiba Corp 半導体装置およびその製造方法
US6184158B1 (en) 1996-12-23 2001-02-06 Lam Research Corporation Inductively coupled plasma CVD
AU7371898A (en) 1997-05-07 1998-11-27 Mark J. Hampden-Smith Low density film for low dielectric constant applications
KR19980087552A (ko) 1997-05-28 1998-12-05 윌리엄 버. 켐플러 집적 회로 유전체 및 그 방법
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
JP3726226B2 (ja) 1998-02-05 2005-12-14 日本エー・エス・エム株式会社 絶縁膜及びその製造方法
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6287990B1 (en) * 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
JP3229276B2 (ja) * 1998-12-04 2001-11-19 キヤノン販売株式会社 成膜方法及び半導体装置の製造方法
US6147009A (en) 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US6268303B1 (en) 1998-07-06 2001-07-31 Corning Incorporated Tantalum containing glasses and glass ceramics
US6245690B1 (en) 1998-11-04 2001-06-12 Applied Materials, Inc. Method of improving moisture resistance of low dielectric constant films
US6107184A (en) * 1998-12-09 2000-08-22 Applied Materials, Inc. Nano-porous copolymer films having low dielectric constants
EP1128421A3 (en) 2000-02-28 2002-03-06 Canon Sales Co., Inc. Method of fabricating an interlayer insulating film comprising Si, O, C and H for semiconductor devices
JP2001267310A (ja) 2000-03-17 2001-09-28 Tokyo Electron Ltd プラズマ成膜方法及びその装置
US6197706B1 (en) * 2000-06-30 2001-03-06 Taiwan Semiconductor Manufacturing Company Low temperature method to form low k dielectric

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Publication number Publication date
KR100476127B1 (ko) 2005-03-15
TW546739B (en) 2003-08-11
EP1172846A3 (en) 2002-12-18
EP1172846A2 (en) 2002-01-16
US20020013060A1 (en) 2002-01-31
JP2002093805A (ja) 2002-03-29
KR20020006472A (ko) 2002-01-19
US6630412B2 (en) 2003-10-07

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