KR19980087552A - 집적 회로 유전체 및 그 방법 - Google Patents
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
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- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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Abstract
상부층의 접착을 향상시키기 위한 다공성 실리카의 표면 처리가 개시된다. 처리는 표면군 치환, 기공 붕괴, 및 건조겔(510)의 개방된 표면 기공(514)을 침범하는 개방된 갭 충진층(520)을 포함한다.
Description
본 발명은 전자 반도체 디바이스에 관한 것으로서, 특히 유전체 구조와 이 구조용 제조 방법에 관한 것이다.
금속선의 저항 및 서로 인접한 라인들 사이의 캐퍼시티브 커플링에 기인한 금속 상호 접속 레벨 RC 타임 지연에 의해서 고밀도 집적 회로의 성능은 지배된다. 서로 인접한 라인들 사이에서의 유전체(절연체)의 상대적 성능(유전 상수, k)의 감소에 의해 캐퍼시티브 쿨링이 저하될 수 있다.
각종 유전 재료들이 실리콘 집적 회로에 사용되는 것이 제안되어 왔는데; 즉 실리콘 다이옥사이드(silicon dioxide, k 약 4.0), 불화 실리콘 다이옥사이드(fluorinated silicon oxide, k 약 3.0-4.0), 폴리이미드(polyimide), 패릴린(parylene),비정질 테플론(amorphous teflon)과 같은 유기 재료들(k 약 1.9-3.9), 및 실리콘 다이옥사이드 건조겔(silicon dioxide xelogels)과 같은 포로스 유전체들(porous dielectrics, k는 기공 크기에 의존하며, 전형적으로 1.3-3.0)이 그것이다. 유공성은 체적에 대해 99% 까지도 될 수 있다. 381 Mat.Res.Soc.Symp.Proc.261(1995)의 스미스등의 저 k 유전체에 대한 포위 압력에서 저밀도 건조겔의 조합을 참조하라.
집적 회로 유전체용 박막 실리카 건조겔은 (1) 사전 준비, (2) 스핀 코팅, (3) 애징, (4) 용매 교환, 및 (5) 드라잉의 일반적인 단계에 의해 제조될 수 있다. 액시드-베이스 졸-겔 반응은 아래와 같이 될 수 있었다.
용매속의 알크옥사이드(alkoxide)의 가수 분해는:
용매는 에탄올일 수 있다.
이때, 가수 분해된 알크옥사이드는 응축(겔)된다.
편리한 점성으로 부분 응축 후에 스핀 코팅이 일어나도록 이 응축은 제어되어야 한다.
건조시에 모세관 압력을 감소시키고 기공의 붕괴를 최소화하도록, 겔의 기공들 내에 남은 원래의 용매를 저-표면-장력 용매로 대체하는 것은 용매 교환시에 한다.
그러나, 실리카 건조겔은 아직까지 제조되지 않았다.
본 발명은 플라즈마 반응, 이온 빔 쉘 포메이션 또는 개구 표면 기공 충전 피착에 의한 향상된 표면 부착 및/또는 저유전 상수로 대기 소결을 감소시키는 실리카 건조겔 유전체를 제공하는 것인데, 다중 레벨 집적 회로 유전체로서 설명된다.
이것은 저유전 상수로 건조겔을 설명하는 인터레벨 유전체를 제조할 수 있다는 장점을 갖는다.
도 1a 내지 1g는 양호한 실시예의 집적 회로 제조 방법 공정들의 단면 입면도.
도 2a 및 2b는 또 다른 양호한 실시예의 단면 입면도.
도 3a 내지 3f는 또 다른 양호한 실시예의 단면 입면도.
도 4a 내지 4c는 또 다른 양호한 실시예의 단면 입면도.
도 5는 개구 기공 필링 부착의 도시도.
도 7a 및 7b는 또 다른 양호한 실시예의 단면 입면도.
도 8a 내지 8e는 양호한 실시에 배치 구조의 단면도 및 평면도.
도면의 주요 부분에 대한 부호의 설명
102 : 실리콘
104 : 산화막
110 : 게이트
114 : 소스/드레인
120 : 유전체
140 : 라이너
142 : 건조겔
개괄
바람직한 실시예들은 건조겔 특성을 강화하고 그렇게 강화된 건조겔을 다중층으로 상호 접속된 집적 회로에서 층간 유전체의 주성분으로서 사용한다.
소수성의(hydrophobic) 건조겔은 표면에 있는 유공들의 제한된 접촉 표면 영역과 더불어 그 소수성에 기인하여 일반적으로 나쁜 표면 부착성을 제공한다. 건조겔 최상부 표면은 세가지 방법으로 강화될 수 있다: (i) 표면 유공의 필링과 부착하는 갭 필링 물질을 사용하여 표면 코팅하기, (ii) 수소 플라즈마 또는 다른 화학 물질에 노출함으로써 표면 활성화하기, (iii) 이온 빔 또는 플라즈마 이온 충격을 통해 최상부 표면층이 붕괴됨으로써 연속적인 쉘을 형성하기.
또한, 낮은 유전 상수를 얻기 위해 고온(예를 들어 450℃)에서 대기를 감소시키면서(예를 들어, 가스 또는 수소를 형성함) 건조겔을 건조한다.
갭필(gapfill), 물결 무늬(damascene) 및 슬롯 필 타입들의 집적 회로 다중층 유전체는 모두 크세노겔과 합체될 수 있다.
갭필 에치백의 바람직한 실시예
도 1a 내지 1g는 다음과 같은 집적 회로(예를 들어, CMOS 또는 BiCMOS)의 바람직한 제조 방법의 단계들을 정면의 단면도로 나타낸다.
(1) CMOS 디바이스용으로 얕은 트렌치 아이솔레이션 및 트윈 웰들을 가진 실리콘 웨이퍼(또는 절연체 웨이퍼 상의 실리콘)을 가지고 시작한다(선택적으로 메모리 셀 어레이 웰들 및 묻혀진 층들의 바이폴라 디바이스를 포함함). 드레숄드 조절용 주입(셀 트랜지스터 및 다양한 주변 트랜지스터에 대해 다름)을 수행하고 게이트 유전체를 형성한다. 텅스텐 실리사이드로 코팅된 폴리실리콘 게이트 물질 및 실리콘 다이옥사이드층을 피착한 다음, 옥사이드로 씌워진 게이트들과 게이트 층간층을 형성하기 위해 상기 층들을 패턴한다. 게이트 물질은 먼저 베이스 주입이 또한 요구되는 바이폴라 디바이스를 위한 폴리실리콘 에미터를 또한 제공할 수 있다. 얕은 트렌치 아이솔레이션 옥사이드(104)와 게이트(110) 및 게이트 층간층(112)를 가진 실리콘 기판을 나타내는 도1a를 본다. 게이트(110)는 높이가 200-300nm이고 길이가 130-250nm일 수 있다(도 1a는 게이트 길이에 따른 단면도이고, 게이트들은 전형적으로 그 길이보다 훨씬 큰 폭을 갖는다). 택일적인 방법은 게이트 상부 및 소스/드레인 모두에 실리사이드를 만들기 위해 셀프-얼라인되는 실리시데이션(다음 단계인 소스/드레인 및 측벽 유전체 형성 단계 이후)에 의해 후속되는 폴리실리콘 게이트 형성 단계가 있을 수 있다.
(2) 약하게 도핑되는 드레인 주입을 수행한 다음, 피착과 비등방성 에칭에 의해 게이트 상에 측벽 유전체를 형성한다. 소스와 드레인(114)을 형성하기 위해 도편트를 주입한다. 게이트 층 구조를 평탄화된 유전층(120, BPSG 또는 TEOS로부터의 피착물과 같은 도핑되지 않은 최상부 층을 가진 등각의 평탄화된 층들의 스택과 같은)으로 커버한다; 도 1b를 본다.
(3) 한개-트랜지스터 및 한개-캐패시터의 메모리 셀들을 사용하는 묻혀진 메모리 셀 어레이 를 갖는 구조를 위해, 비트 라인 및 셀 캐패시터들이 다음에 형성될 수 있다. 명료함을 위해 이러한 단계들은 도시되지 않고, 유전체(120) 상에 수반되는 부수적인 유전체는 유전체(120) 부분으로 여겨질 것이다.
(4) 포토리소그래피 방식으로 유전체 층간층(112) 상에 위치한 평탄화된 유전체(120)에서 선택된 소스/드레인(114)까지 아래로 홀들(콘텍트, 비아)을 정의하고 에치한다. 50nm의 Ti, 50nm의 TiN, 500nm의 W 또는 Al(Cu 또는 Si로 도핑된), 그리고 50nm의 TiN과 같은 금속 스택이 블랭킷 피착된다(필링 비아를 포함하여); 최하층의 Ti 및 TiN은 확산 배리어를 형성하고, 최상부의 TiN은 리소그래피에 대한 비반사 코팅을 형성한다. W 또는 Al의 피착 전에, 최하층 Ti가 금속-대-실리콘 콘텍트를 안정화하기 위한 실리사이드를 형성하기 위해 소스/드레인에 도달될 수 있다. Ti 및 TiN은 물리적 증착(PVD) 또는 화학적 증착(CVD)(예를 들어, TiCl4 + NH3 - TiN + HCl)에 의해 피착될 수 있다; 알루미늄이 PCD에 의해 증착될 수 있고 그런 다음 고압에서 또는 CVD에 의해 미아 내로 넣어진다; 그리고 W가 CVD에 의해 피착될 수 있다. 택일적으로, 비아들은 W만을 비아들 내에 남기는(W 플러그) 에치백이 후속되는 W의 CVD에 의해 채워질 수 있고, 그런 다음 Ti, TiN, Al 및 TiN 피착물이 블랭킷된다.
(5) 제1 층간층(130)을 형성하기 위해 제1 금속층이 포토리소그래피 방식으로 정의되고 에치된다; 도 1c를 본다. 인접한 층간층(130) 사이의 갭은 200-300nm 정도일 수 있고, 이 최소의 갭들은 용량성 커플링을 억제한다.
(6) TEOS를 산소 또는 오존으로 플라즈마 강화 분해하여 인터커넥트(130)와 노출된 유전체(120)상에 50㎚ 두께의 등각 산화물 라이너(140)를 피착한다. 이 라이너(140)는 금속 표면을 패시베이트하고 뒤이어 피착된 건조겔의 포어를 따른 금속의 확산을 억제한다. 이것은 또한 기계적인 강도를 제공하여 일렉트로마이그레이션을 억제시키며 인터케넥트 대 인터커넥트간의 누설 전류를 억제시키는 작용을 한다. 다른 유전체 라이너 재료가 사용될 수 있지만, 라이너 재료는 최소 갭 사이의 유효 유전률에 기여할 수 있어야 한다. 따라서 높은 유전률의 라이너 재료는 매유 얇아야 한다.
(7) 라이너(140)를 NH4OH 촉매가 첨가된 건조겔(xerogel) 전조체(예를 들어, 에타놀에 에틸렌 글리콜이나 다른 폴리놀이 첨가된 용매에서 가수 분해된 TEOS 모노머로부터 응축된 올리고머)의 용액으로 스핀 코팅한다. 코팅액의 점성도는 이하 점성도 단락에서 설명되는 바와 같이 최종 건조겔의 플러너러티(planarity)를 결정한다. 스핀된 코팅물(142)은 인터커넥트(130)의 상부를 피복하고 최소 갭을 충전할 수 있을 정도로 대략 100㎚만큼 얇아야 하고, 인터커넥트 간의 개방 영역에서는 대략 300㎚의 두께일 수 있다. 8인치의 웨이퍼 상에는 약 3㎖의 전조체면 충분하다; 도 1d 참조.
(8) 코팅된 전조체 용액을 1-20분간 NH4OH 분위기에서 실온에서 숙성시킨다. 다른 방법으로는 1-4분간 120℃로 가열하여 반응 시간을 감소시킨다. 이 숙성 동안에 응축 반응물은 포어 내에 용매와 물(응축 반응 생성물)을 갖는 다공성 폴리머 네트워크를 생성한다. 에티놀은 신속히 증발되지만 에틸렌 글리콜은 높은 표면 장력과 함께 낮은 증기압을 갖는다.
(9) 폴리머 네트워크 포어 내의 용매(원래 에틸렌 글리콜)를 에타놀로의 연속적인 스핀 코팅에 의해 에타놀이나 그외 다른 낮은 표면 장력 액체로 대체한다. 이 대체가 없으면 원래의 솔벤트의 높은 표면 장력은 건조된 포어 내의 표면 장력으로 인해 솔벤트 증발 동안 폴리머 네트워크를 (부분적으로) 붕괴시킨다. 그러나, 폴리머 네트워크가 표면 장력에 내성이 있는 정도로 강한 경우, 이 단계는 생략될 수 있다.
(10) 헥사메틸디실리잔(HMDS)과 같은 소수성기의 소스를 겔 상에서 스핀하여 폴리머 네트워크상에 잔류된 히드록실기를 트리메틸실일기와 같은 소수성기로 변환시킨다. 이 반응은 다음 형태로 되어 있다:
≡SiOH+(CH3)3Si-NH-Si(CH3)3→ ≡Si-O-Si(CH3)3+NH3
통상적으로, 전체 가수 분해와 응축 반응은 TEOS의 에톡시실리콘 결합의 대략 70%를 실록산 결합으로 변환시키고 나머지 30%의 에톡시실리콘 결합은 대부분 실라놀 결합으로 변환시킨다. 소수성기 치환은 이들 실라놀 결합의 대부분을 제거한다. 실라놀기는 소수성이며 높은 유전률을 유도하여 잠재된 금속 부식의 문제를 유발시킨다. 그러나, 가수 분해와 응축 반응에서 적은 수의 히드록실기를 생성하는 경우 이 단계는 생략될 수 있다.
(11) 웨이퍼를 헥산과 같은 저 표면 장력의 액체로 세정한다. 겔 상태의 폴리머 네트워크가 충분히 강한 경우 이 용매 교환을 생략할 수 있다. 약 60초 동안 300-350℃로 웨이퍼를 가열함으로써 대부분의 헥산을 증발시켜 겔을 건조시키고 이로써 포어 내에 증기/공기를 갖는 폴리머 네트워크로 이루어지는 건조겔을 형성할 수 있게 된다. 건조겔은 부피에 있어서 포어가 50-90%이고 폴리머 네트워크가 10-50%로 되어 있으며 이 포어는 약 10-20㎚의 평균 직경을 갖고 있다.
(12) 또한 소수성 건조겔을 30분간 425℃에서 포밍 가스(95% N2+ 5% H2)의 감압 분위기에서 소수성 건조겔을 건조시킨다. 이 건조에 의하면 건조겔 포어로부터 잔류하는 액체를 제거시킨다. 이하의 건조 단락에서는 다른 건조 환경을 설명하고 있다.
인터커넥트 간의 갭 내의 건조겔은 둘러싸는 표면에 의해 압박되어 수축되지 않는 한편(표면으로부터 누슨해지지 않음), 위에 놓인 건조겔은 압박 없이 수축될 수 있다. 따라서 갭 내의 상대적인 포어의 크기는 인터커넥트 위의 상대적인 포어 크기 보다 더 클 수 있고, 따라서 유전률은 인터커텍터 위 보다 갭에서 더 작다.
(13) 건조겔(142)을 약 100㎚ 에칭벡하여 인터커넥트(130)의 상부에서 라이너를 노출시킨다; 도 1e 참조. 에칭백은 플루오르계 플라즈마에 의해 행해진다. 인터커텍트(130)의 상부로부터 건조겔을 제거하기 위한 이 에칭백에 의하면, 다음 레벨의 인터커넥트에서의 바이어스(vias)를 건조겔을 통과하도록 에칭할 필요가 없어, 측면 에칭 제어가 간단해질 수 있으며 건조겔로부터 에칭된 바이어스로의 가스 유출이 문제가 되지 않는 장점이 있다.
(14) 수소 실세스퀴옥세인(HSQ)으로 구성된 200-300 nm 평균 두께층(144)를 회전시키면서 400℃에서 경화시킨다. HSQ 층(144)은 (대체로 표면에 있는 개구공(open pores)들을 충전하므로써)언더라이닝 건조겔(142)에 부착되고 이어지는 두꺼운 캡핑 유전체의 피착을 위해 양호한 표면을 제공한다; 도1e 참조. HSQ 부착 층(144)이 없으면, 건조겔(142)의 하이드로포빅 표면은 플라즈마-강화 TEOS 분해에 의해 피착된 산화물에 불량한 부착을 제공할 것이다. 이하 양호한 건조겔 표면 부착 강화 실시예에 대해서 더 설명될 것이다.
(15) 산소 또는 오존에 의한 TEOS의 플라즈마 강화 분해에 의해 1500 nm 두께의 유전체(146)를 HSQ 표면에 피착시킨다. 이후에, 유전쳬(146)를 화학 기계적 연마(CMP)로 평탄화시켜, 약 1000nm 두께의 금속간 레벨 유전체를 준비한다. 이로써 제1 금속 레벨 상호접속이 완성된다. 평탄화된 유전체 내의 비아들이 언더라이닝 상호접속 바로 아래까지 연장되는 부가의 레벨들은 단계(4) 내지 (15)를 반복 실시하므로써 얻을 수 있다. 여기서 특기할 점은 단순히 비아들의 수직 스택을 형성하고 작은 금속 조각(patches)을 오버라이닝하므로써 비아가 두개 이상의 레벨을 통해서 효과적으로 연장될 수 있다는 것이다.
에치백 없이 간극채움(gapfill)
앞서의 양호한 실시예는 상호접속의 상부에 있는 라이너를 노출시키기 위하여 단계(13)에서 건조겔을 에치백하였다. 이와는 대조적으로, 양호한 비에치백 실시예는 이러한 에치백 단계를 생략하고 건조겔 건조의 완료 직후에 부착층(예를들어, HSQ)를 회전시킨다. 그러므로, 도 1a-1d에 대응하는 이전의 단계(1) 내지 (12)를 뒤이어서, 단계(13)이 생략된 채로 단계(14)가 진행된다. 피착된 그대로의 건조겔(246)상에 평균 100nm 두께의 부착층(246)이 있고 이 부착층 상에는 700nm 두께의 평탄화된 유전체층(246)이 있는 것을 보여주는 도2a를 참조.
이전의 양호한 실시예에 있어서의 단계(15)에서와 같이, 다음에는 유전체(246), 부착층(244), 건조겔(242), 및 라이너(140)를 통해서 아래 방향으로 상호접속(130) 까지 비아를 정의해서 에칭한다. 여기서 주목할 점은 비아 에치는 단지 약 100nm의 건조겔(242)를 통해서 이루어진다는 것이다. 실험적으로, 노출된 건조겔은 비아 바닥을 오염시키지 않는 것으로 나타나며, 상호접속(260)의 TiN 또는 Ti/TiN 장벽은 건조겔(242)과의 양호한 계면을 형성한다.
물론, 비아 측벽의 대부분은 산화물(246)이며, 그럴지라도 장벽층에 의해 건조겔(242)에 대한 부착이 불량해지는 문제는 생기지 않는다. 앞서 설명된 양호한 에치백 실시예에서의 간극채움과 동일한 식으로, 상호접속(260)을 패턴닝하고, 라이너(270)를 피착하고, 제2 레벨 건조겔(272)을 형성하고, HSQ 부착층(274)을 회전시키고 캡핑 산화물(176)을 피착한다; 도2b 참조.
상감세공의 양호한 실시예
다른 양호한 실시예는 도3a-f에 도시된 바와 같이 상감세공 접근법에 건조겔 유전체를 이용한다. 특히, 양호한 간극채운 실시예(도1a-b)의 단계(1)-(4)로 시작하고, (제1 레벨 상호접속을 형성하기 위하여 블랭킷 금속을 패턴닝하는)단계(5) 대신에 비아내에만 금속이 남겨지도록 블랭킥 금속을 에치백한다; 비아내에 금속 플러그(330)가 있는 것을 보여주는 도3a를 참조. 예를들어, 금속 에치백은 (동위원소) 플라즈마 에치(로딩 드롭에 의한 엔드포인트) 또는 CMP에 의한 것일 수 있다. 대안적으로, 금속이 아니라 도우프된 폴리실리콘을 이용하는 동일한 방식으로 비아를 채운다; 비아를 채우는 인 시튜 도우프된 폴리실리콘의 블랭킷 피착 다음에는 비아에서 폴리실리콘을 제거한다.
비아 채움후에는 건조겔 프리커서 용액(필요하다면 촉매를 부가시킨다)을 회전시키면서 이전의 양호한 간극채움 실시예 단계(7)-(12)에서와 같이 처리하여 700nm 두께의 건조겔 층(342)을 형성한다.
다음에는, 상호접속의 위치를 사진석판술로 정의한 다음 건조겔을 유전체(12) 또는 플러그(330) 까지 하향 에칭하여 트렌치(341)를 형성한다; 도3b 참조. 인접한 트렌치들 간의 최소 간격은 약 200-300nm이므로, 프리-스탠팅 건조겔 스트립(343)들이 대략 3 대 1의 애스펙트비를 갖는다. 이러한 에칭은 CF4 + CHF3 + He + Ar과 같은 비등방성 플루오린계 플라즈마 에칭일 수 있다. 건조겔이 높은 유공성을 갖고 있기 때문에, 산화물 보다 헐씬 빠르게 에칭된다. 그러므로, 유전체(120)가 산화물이라 할지라도 언더라이닝 유전체(12)가 오버에치에 의해 많이는 제거되지 않는다.
유전체(120) 상부에는, 보다 선택적인 식각정지(etchstop)를 건조겔(xerogel) 트렌치 식각에 제공하기 위해, 대안으로서 질화막 영역을 있을 수 있다.
20-50㎚ 두께의 TiN 장벽층(350)을 PVD 또는 CVD를 이용하여 동형으로 전면에 피착한다. 기타 장벽용 재료로는 TaN, Ta2N, W2N, 및 (비정질 TiN을 실레인(silane)처리하여 형성할 수 있는) TiSiN을 포함한다. 건조겔(342)의 소수성 표면이 장벽층에 대해 충분한 접지력이 없기 때문에, 수소를 포함하는 플라즈마에서 소수성 메틸 군을 제거하여 건조겔 표면을 활성화 시킬수도 있다. 또한, CVD TiN은 PVD에 보다 양호한 측벽 커버리지를 제공하므로, TDMAT에 암모니아를 더한 CVD 공정을 이용한다.
TiN 상에 두꺼운 구리층(352)을 200㎚ 두께로 증착한다(예를 들어, 전기 도금, CVD, PVD를 이용함). 도 3c에 도시된 바와 같이, 이것은 이전 단계에서 식각된 건조겔(342) 내의 배선 트렌치를 채우고, 게다가 웨이퍼의 나머지 부분을 덮는다.
CMP를 이용하여 배선 이외의 부분에 해당하는 구리(352) 영역을 제거한다. 또한, 이러한 CMP에서는 도금된 구리내의 어떤 울퉁 불퉁한 것들도 평탄화된다. 대안으로서, 할로겐 플라즈마를 이용하여 구리를 식각할 수도 있지만, 예를 들면, 염화구리가 중합되는 경향으로 인해, 이것은 통상적으로 식각율이 상당히 낮다. 염화구리는 ClCu(PEt3)2 가스를 형성하는 데 반응하는 트리틸포스핀(triethylphosphine)과 같은 루이스 강산을 이용하여 제거가능하다. 장벽층(350)은 또한 CMP 연마 정지층이 될 수도 있다. 이러한 경우에, 장벽층은 연마 이후에 식각되어 제거되어야 한다. 이러한 CMP(또는 식각) 이후에, 배선(352)용 구리만이 남는다.
구리 연마 이후에, 도 3d에 도시된 바와 같이, 유전층(360)을 700㎚ 두께로 피착한다. 유전체는 산화막일 수도 있고, PE TEOS 분해를 이용하여 산소와 오존으로 피착될 수도 있다. 이것으로 제1 배선이 완성되고(도 1f과 유사함), 전술한 단계(비아 식각 및 채우기, 건조겔 피착, 트렌치 식각, 트렌치 채우기, 및 유전체 피착)를 반복하여 추가적인 배선을 제공한다.
CMP 손실로 부터 건조겔을 효과적으로 보호하기 위한 대안적인 구조는 배선 트렌치 식각 이전에 건조겔(342) 표면상에(접치층(344) 상에) 100㎚의 두꺼운 산화층(346)을 형성하는 것을 포함한다. 이러한 경우에, 도 3e에 도시된 바와 같이, 트렌치는 산화막(접지층을 포함함)과 건조겔을 관통하여 식각된다. 그런 다음, 전술한 단계 (장벽층 피착, 구리 도금, 및 배선 이외의 구리 영역을 제거하기 위한 CMP)를 따른다.
CMP는 산화물 부착층의 일부(또는 전부)를 제거할 수 있으나, 산화물 부착층의 산화물은 CMP에 대한 노출로부터 건조겔을 보호한다 (도 3f 참조). 물론, 산화물로 피착된 얇은 부착층을 대신하여 양호한 CMP 특성을 제공하는 두꺼운 부착층을 사용할 수도 있다.
건조겔이 더해진 최상부 레벨 접속부의 유전체의 바이어스를 에칭하고, 이 바이어스를 채워 건조겔층을 형성하고, 건조겔의 접속부를 패터닝하고, 블랭킷 금속을 피착하고, 폴리싱하여 접속부를 완성한 후, 그 위에 유전체를 피착하는 단계를 반복함으로써 다른 층의 접속부를 형성할 수 있다.
바람직한 실시예의 슬롯 형태
다른 바람직한 실시예에 따르면, 접속부 위에 산화물을 피착하고, 최소 간격의 접속부들간의 트렌치를 에칭한 후, 이 트렌치를 스핀 온(spin on) 및 에치백(etchback)에 의해 건조겔로 채우고 있다. 특히, 도 4a-c는 이러한 방법을 예시한다. 도 4a는 평탄화된 산화물(440)에 그리고 최소 간격의 인접한 접속부(430)들간에 에칭된 트렌치(441)를 도시한다. 접속부(430)는 높이 700 ㎚, 폭 200 ㎚, 최소 간격 200 ㎚인 것이 좋다.
다음에, 트렌치(441)와 산화물(440)의 수평부를 채우는 건조겔 전조액(precursor solution)을 스핀 온시킨 후, 겔을 형성하도록 반응시키고 건조겔(442)을 형성하도록 건조시킨다. 건조겔(442)(플루오르계 플라즈마)을 에치백하여 트렌치 외측의 모든 건조겔을 제거한다(도 4b 참조).
건조겔(442)과 산화물(440) 위에 두꺼운 산화물(460)을 피착하고 평탄화시키는 경우, 큰 산화물(440) 영역 때문에 건조겔(442)에 대한 부착 불량은 문제가 되지 않는다. 산화물(460)의 바이어스를 접속부(430) 아래까지 에칭하고, 금속을 피착하고 패터닝하여 접속부(470)를 형성한다 (도 4c 참조). 이러한 방법에 따르면, 인접한 접속부들간의 최소 갭에 건조겔이 제공되며, 여기서 건조겔은 용량성 결합을 저하시키는데 가장 효과적임은 물론이다.
접속부(430)는 실리콘 질화물 라이너를 갖는데, 이것은 인접한 접속부들간의 최소 갭의 트렌치를 선택 산화물 에칭할 수 있게 해주며, 질화물 라이너를 남김으로써 금속 접속부(430)로부터 건조겔(442)을 보호할 수 있다. 그러나, 이러한 라이너는 인접한 접속부들간의 실효 유전 상수를 증가시킬 것이다.
표면 충전 점착
양호한 실시예들의 HSQ 점착층(144)는 또한 양호한 갭(gap) 필(fill) 특성들을 가지는 다른 물질들의 층들에 의해 대체될 수 있다. 특히, 건성 겔의 평균 세공 크기는 유전체 계수로 인해 변하고 약 1.5 내지 2.0의 유전체 계수에 대하여, 평균 세공 크기는 거의 10 내지 25㎚이다. 따라서 표면에서 이러한 크기의 개공들을 채우기 위해 배치할 수 있는 물질은 건성 겔에 결합하기 위해 큰 접촉 영역을 가질 것이고 점착을 증진하기 위하여 기계적인 연동을 가질것이다.
도 5는 개공 필링을 횡단 정면도로 도시한다. 도 5는 표면에서 떨어진 내부 세공(512)들 및 표면에서 개방하는 세공(514 내지 516)들을 포함하는 건성 겔(510)을 도시한다.; 갭필 물질층(520)은 세공(514)의 대략 반뿐만 아니라 세공(516)의 모두에 기본적으로 채워진다. 만약, 갭필 물질이 표면에서 평균 개공들의 면적의 대략 50%이상이 채워진다면, 그 때, 접촉 영역은 증가하고 기계적 연동은 중요하다. 연속적인 두께 유전체 침전을 위해 양호한 표면을 제공하기 때문에 갭필링 물질은 점착층 물질로서 이용될 수 있다.
플라즈마 TEOS 산화물(또는 플로오르 첨가 산화물) 두께 유전체에 대해, 다음의 물질들은 건성 겔에서 오픈 세공들을 충분하게 채워야하고 점착층을 제공하여야 한다: HSQ, CVD(SACVD)에 기초한 대기속보다 낮은 오존 TEOS, 메칠silsesquioxane, 플르오르 필 산화물(0℃의 온도에서 과산화수소내의 실란으로부터 실라놀을 분리하다)등.
표면 활성 점착
침전된 유전체에 대해 점착을 제공하기 위한 이전의 양호한 실시예들로서 HSQ(144)와 같은 세공 필링 물질에 건성 겔(142)을 인가하는 것보다는 오히려 대안적인 양호한 실시예는 0.1-5Torr 범위의 압력으로 1분동안 10-90% 수소의 플라즈마 및 잔여 아르곤을 가지고 건성 겔 표면을 활성화함으로써 건성 겔의 표면 점착을 증진한다. 저 에너지 플라즈마 수소는 다음과 같은 네트 작용으로 소수성의 건성 겔의 표면 메칠 그룹들을 제거한다.
-Si(CH3)3+ 6H → -SiH3+ 3CH4
수소화 실리콘 표면은 피착된(불화) 산화물과 파릴렌 등의 유기 중합체와 같은 다른 유전체 양자 모두에 우수한 접착성을 제공한다.
더우기, 수소 플라즈마 처리는 후속하는 플라즈마 강화 산화물 피착과 동일한 챔버 내에서 수행될 수 있어, 수소 플라즈마는 처리를 복잡하게 하지 않는다.
또한, 플라즈마 활성 건조겔 표면은 상술한 물결무늬 상호접속 구조에 사용되는 TiN 및 Ta2N과 같은 장벽의 피착을 위한 우수한 접착성을 제공한다.
또한, NH3, O2, ...와 같은 다른 소스 가스들을 기초로 한 플라즈마를 사용한 플라즈마 표면 처리는 다음과 같은 반응으로 표면을 활성화한다.
-Si((CH3)3+ NH3→ -Si(NH2)3+ CH4
-Si((CH3)3+ O2→ -SiO + CO2+ H2O
표면 셸 부착
다른 건조겔 표면 강화법은 표면에서 건조겔의 박층을 붕괴시켜 비교적 연속적인 셸을 형성시킨다. 상기 셸은 피착된 층들을 위한 넓은 접촉 영역을 제공한다. 표면 근방에서 붕괴된 개구들을 갖는 셸의 연속적인 표면을 도시한 도 6을 참조한다. 셸을 형성하기 위해, 건조겔 표면을 이온 빔 충격에 노출시킨다. 전형적으로는, 1016/cm2의 주입량과 20keV의 이온 에너지를 갖는 아리콘 이온 빔을 사용한 이온 주입기, 다르게는, 아르곤 플라즈마가 상기 이온 충격을 제공할 수 있다. 경화된 셸은 약 20-50 nm 두께일 것이다. 이 경화 셸은 플라즈마 강화 피착 산화물을 위한 우수한 부착성을 제공한다.
사실상, 만약 평균 개구 직경이 D라면, 표면의 거리 2D 이내의 건조겔의 일부분은 표면으로부터 멀리 떨어진 부분에서의 유공성(전체 체적에 대한 전체 개구 체적의 비율)의 절반보다 훨씬 작은 유공성을 가질 것이다.
겔 건조
또한, 전술한 바람직한 실시예 단계(12)에서의 겔 건조는 다른 온도에서 그리고, 다양한 압력에서의 다른 환원 기체로 달성될 수 있다. 환원 기체는 부분적으로 산화될 수 있는 잔여 흡착제의 제거를 명백하게 돕는다. 이러한 처리는 건조 겔에 대한 유전 상수를 안정된 최소값으로 감소시킨다.
더 상세하게는, 1㎛ 두께의 건조 겔에 대해 1-60분 동안 400-500℃의 범위로 가열하면 충분하고, 온도가 더 낮을 때는 시간이 더 오래 걸린다. 전형적으로, 집적회로 프로세스가 열적 예정치(thermal budget) 및 온도 상한치를 가질 것이고, 따라서 더 낮은 온도와 더 긴 시간의 건조가 요구될 것이다. 그러나, 형성 기체 내에서 30분 동안 430℃에서의 알루미늄 신터링과 같은 다른 열 처리에 사용된 것과 동일한 조건의 건조가 편리할 것이다.
환원 기체는 1mTorr 내지 10Torr의 압력일 수 있으며, 기체들은 다양한 비율의 불활성 기체(N2, Ar, He, ...)를 포함하는 H2일 수 있다. CH4, NH3, ...등의 다른 환원 기체들도 가능하다.
점성
유전 용액 상의 스핀은 전형적으로 용해된 고체 및 용질의 두 성분을 포함한다. 프로세스 상의 스핀 동안, 용매의 대부분은 가열판 또는 노(furnace) 베이크 동안 실질적으로 폴리머화되는 90% 이상의 고체 함유 막을 남기고 증발한다. 초기의 고체 함유량은 웨이퍼를 통한 막 두께의 균일도 및 고 종횡비 양상의 양호한 갭 밀봉(gapfill)을 보장하기 위해 상대적으로 작아야만 한다(30% 이상). 이러한 낮은 고체 함유량은 일반적으로 낮은 점성과 양호하지 못한 평면화를 수반한다.
전술한 양호한 실시예에서 사용된 것과 같은 양호한 실시예의 선구 물질 용액은 고 증기압 용매(에탄올), 저 증기압 용매(에틸렌 글리콜 등의 폴리콜), 및 TEOS 올리고머(oligomer)의 세 가지 성분을 갖는 것으로 생각될 수 있다-부피비는 대략 70% 고 증기압 용매, 20% 저 증기압 용매, 10% 올리고머임. 이러한 세 가지 성분 시스템은 프로세스 상의 스핀의 두 독립적인 단계를 허용한다. 첫번째, 유전체 상의 전형적인 스핀과 같이, 세 성분 시스템은 두께 균일도 및 양호한 갭 밀봉을 보장할 만큼 충분히 낮은 점성을 갖도록 조절될 수 있다.
그러나, 고증기압 에탄올이 증발되면, 용해된 저중합체를 갖는 저증기압 폴리놀은 여전히 액체 상태에서 막 교차 결합되기(중합되기) 시작한다. 점성의 액체는 이미 농도가 균일하고 갭이 충전된 우수한 웨이퍼를 성취하였고 고속으로 스펀(spun)될 수 있어서 더 나은 평탄화를 성취할 수 있다. 예를 들면, 초기의 스핀 온(spin on)은 1000 rpm으로 행해질 수 있고 에탄올 증발 이후의 두 번째 스핀은 5000 rpm으로 행해질 수 있다. 최종 건조겔막의 프로파일은 솔-겔(sol-gel) 공정이 전체 액체량을 통해 크로스 링크된 네트워크를 형성하기 때문에 최종 스핀 공정 이후의 폴리놀/저중합체 액체의 액화된 프로파일과 동일할 것이다. 따라서, 두 가지 용제 솔-겔 공정은 평탄화로부터 농도가 균일하고 갭이 충전되어 있는 막의 효과적인 디커플링(decoupling)을 가능하게 한다.
폴리놀/저중합체의 점성은 최종 고속 스피닝을 하기 전에 크로스링크에 허용된 시간 또는 폴리놀의 적당한 선택에 의해 조절될 수 있다. 도 7a 및 도 7b는 두 단계의 스핀 온을 나타내고, 도 7a는 고증기압 용제가 증발할 때 저속의 스핀 온 후의 저점성 세 개의 합성 시스템 프로파일을 용량 감소를 나타내는 점선으로 나타낸 것이고 도 7b는 점성이 있는 액체로 고속 스핀을 행한 하드음의 후속 프로파일을 나타낸다.
더미 금속 및 슬롯 패드
고농도 산화물에 비교되는 건조겔의 감소된 기계적 강도는 스트레스가 집중된 영역 또는 큰 기계적 강도를 갖는 영역에서의 두 가지 잠재적 문제를 부과한다. 특히, 최소 금속 피치의 변화보다 몇 배 더 큰 대규모에 걸쳐 하부 금속 토포그라피의 변동은 건조겔의 두께 변화 및 크랙킹에 대한 초기 포인트를 가져온다. 또한, 칩의 고도로 스트레스된 본드 패드 영역에서는, 본드 패드의 건조겔 꼭대기의 두께를 최소화하는 것이 양호하다. 양호한 실시예는 개방 영역의 개방 영역들의 금속 더미와 슬롯 본드 패드의 조합 문제 양자를 해결한다. 구성의 장점은 실리콘 표면에 대하여 건조겔 상부 표면의 높이가 거의 일정하다는 것이다. 이는 CMP 공정의 공정 여유를 크게 증가시킨다.
도 8a-b는 상호 접속부(810-812)상의 건조겔(xerogel)(820)에 대한 정단면도 및 평면도를 도시한 것이다. 본 발명의 바람직한 실시예에 따른 상호 접속 구조는 전기적으로 미접속 상태에 있는 상호 접속부(850-852)를 부가하여 도면 부호 810과 도면 부호 811 사이와 같은 개방 영역을 채워 넣으므로써 도 8c-d에 도시된 바와 같은 건조겔을 평탄화시킨다. 실제로, 상호 접속부(850-852)는 비아(via)들을 통해 어떠한 다른 레벨의 상호 접속부들에 접속되지 않으며, 전기적으로 부동(float)한다. 또한, 더미(dummy) 상호 접속부의 폭은 전기적으로 활성인 상호 접속부의 폭과 동일할 필요가 없으며, 도면 부호 852-853으로 도시된 바와 같이 분할될 수 있다. 실제로는, 개방 영역이 크지만 않으면 어떠한 기하 패턴(geometric pattern)이라도 무방할 것이다. 더미 상호 접속부는 가장 근접한 활성 상호 접속부로부터의 최소갭이상이 될 수 있으며, 표면 기울기를 크게하지 않고도 채워질 수 있다.
평탄화된 건조겔은 최소한도의 평탄화를 시행해도 된다는 것을 의미하며, 실제로는, HSQ 접착층을 이용해도 다음 레벨의 상호 접속부에 대한 상부 피착 유전체의 CMP를 회피할 수 있을 정도로 충분히 평탄화될 것이다.
물결 무늬 상호 접속 구조에서는, 더미 상호 접속부는 건조겔의 개방 영역을 제한하며 건조겔 상호 접속층의 기계적 강도와 열전도성을 증가시킨다(도 3b-d 참조). 더욱이, 상호 접속부(전기적 활성과 더미 모두를 포함함)는 3e-f에 도시된 산화물과 접착층이 필요없이 직접 CMP를 위한 연마 스톱(polish stop)을 제공할 수 있다. 더미 상호 접속부도 수직 열 콘딧(conduit)을 제공하여 건조겔의 열전도성이 제한되는 것을 방지한다.
결합 패드와 같은 측방 확장 금속 구조는 스핀 온(spin on) 건조겔을 위한 융기(elevated) 개방 영역처럼 작용한다. 스핀 온 건조겔을 더 평탄화시키기 위해서, 바람직한 실시예의 결합 패드와 기타 다른 확장 금속 구조가 도 8e에 도시된 바와 같이 일련의 상호 접속된 상호 접속 세그멘트로서 형성된다.
얇은 라이너(thin liner)
상호 접속부상의 50 ㎚ 산화물 라이너(도 1d의 라이너(140) 참조)는 다른 유전 물질로 대체되어 유효 유전 상수를 낮출 수가 있다. 특히, 상호 접속 금속과는 반응하지 않으며 건조겔이 부착될 전면 피착가능(conformally depositable) 재료라면 어떠한 것이라도 사용될 수 있다. 예컨대, 파릴렌(parylene)은 기상(vapor phase)을로부터 전면 피착될 수 있으며, 다음번 건조겔이 파릴렌에 부착될 것이다. 기타 달른 재료로는 플루오르화된 파릴렌(예컨대 AF4)이 있다.
변경
바람직한 실시예들은 표면 접착, 환원성 분위기 드라잉, 및 2단계 스핀 온을 위한 3성분 시스템과의 더미 상호 접속의 특성들을 그대로 유지하면서 여러가지로 변경될 수 있다.
예컨대, 건조겔은 혼성 유기 실리카(원래의 TEOS를 (EtO)3Si-R-Si(OEt)3(여기서 R은 C6H4와 같은 탄소 연쇄기임)과 같은 단위체(monomer)로 대체된 것임)가 될 수 있으며, 칫수도 척도 변환될 수 있다.
상술한 바와 같이, 본 발명은 플라즈마 반응, 이온 빔 쉘 포메이션 또는 개구 표면 기공 충전 피착에 의한 향상된 표면 부착 및/또는 저유전 상수로 대기 소결을 감소시키는 실리카 건조겔 유전체를 제공하며, 이것은 저유전 상수로 건조겔을 설명하는 인터레벨 유전체를 제조할 수 있다는 장점을 갖는다.
Claims (6)
- 유전체 구조에 있어서,다공성 유전체의 제1층; 및상기 다공성 유전체 상에 있는 제2 유전체층을 포함하고,상기 제2 유전체층은 상기 다공성 유전체의 표면에서 개방된 기공의 체적의 적어도 50%를 채우는 유전체 구조.
- 유전체 구조에 있어서,다공성 유전체층을 포함하고,상기 유전체층의 기공의 표면은 (i) 상기 층의 표면으로부터 멀리 떨어진 기공에 대해서는 소수성이고 (ii) 상기 층의 표면에 있는 기공에 대해서는 비소수성인 유전체 구조.
- 유전체 구조에 있어서,평균 기공 직경이 D이고 총 기공 체적 대 총 층 체적비가 p인 다공성 유전체층을 포함하고,상기 층의 표면의 거리 2D 내의 상기 층의 일부는 p/2 미만의 총 기공 체적 대 총 층 체적비를 갖는 유전체 구조.
- 다공성 유전체의 제조 방법에 있어서,한 표면 상에 건조겔을 형성하는 단계; 및환원 분위기에서 상기 건조겔을 건조하는 단계를 포함하는 방법.
- 상호접속 구조에 있어서,다공성 유전체층; 및상기 층 내에 매립된 도전성 라인을 포함하고,상기 도전성 라인의 일부는 상호접속부이고 상기 도전성 라인의 일부는 더미 상호접속부인 상호접속 구조.
- 유전체 제조 방법에 있어서,제1 및 제2 용제 및 유전성 선구물질을 포함하는 3개의 성분계를 웨이퍼상에서 스핀 코팅하는 단계;상기 제1 용제를 증발시키는 단계;상기 웨이퍼를 더 스피닝하는 단계; 및상기 선구물질을 중합시키고 상기 제2 용제를 증발시키는 단계를 포함하는 유전체 제조 방법.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100397444B1 (ko) * | 1999-06-03 | 2003-09-13 | 가부시끼가이샤 한도따이 센단 테크놀로지스 | 배선 형성 방법 및 배선 형성 장치 및 배선 및 집적 회로 |
CN113314502A (zh) * | 2020-02-27 | 2021-08-27 | 台湾积体电路制造股份有限公司 | 集成电路器件及其形成方法 |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6469390B2 (en) * | 1999-01-26 | 2002-10-22 | Agere Systems Guardian Corp. | Device comprising thermally stable, low dielectric constant material |
JP3827056B2 (ja) | 1999-03-17 | 2006-09-27 | キヤノンマーケティングジャパン株式会社 | 層間絶縁膜の形成方法及び半導体装置 |
JP2000332010A (ja) * | 1999-03-17 | 2000-11-30 | Canon Sales Co Inc | 層間絶縁膜の形成方法及び半導体装置 |
JP4908325B2 (ja) * | 1999-06-25 | 2012-04-04 | 株式会社東芝 | Lsiの配線構造 |
US6318124B1 (en) * | 1999-08-23 | 2001-11-20 | Alliedsignal Inc. | Nanoporous silica treated with siloxane polymers for ULSI applications |
US6465365B1 (en) * | 2000-04-07 | 2002-10-15 | Koninklijke Philips Electronics N.V. | Method of improving adhesion of cap oxide to nanoporous silica for integrated circuit fabrication |
US6495479B1 (en) | 2000-05-05 | 2002-12-17 | Honeywell International, Inc. | Simplified method to produce nanoporous silicon-based films |
JP3600507B2 (ja) | 2000-05-18 | 2004-12-15 | キヤノン販売株式会社 | 半導体装置及びその製造方法 |
JP3532830B2 (ja) | 2000-05-24 | 2004-05-31 | キヤノン販売株式会社 | 半導体装置及びその製造方法 |
JP2002009069A (ja) | 2000-06-22 | 2002-01-11 | Canon Sales Co Inc | 成膜方法 |
JP3934343B2 (ja) | 2000-07-12 | 2007-06-20 | キヤノンマーケティングジャパン株式会社 | 半導体装置及びその製造方法 |
TW531802B (en) | 2000-07-21 | 2003-05-11 | Canon Sales Co Ltd | Semiconductor device and semiconductor device manufacturing method |
US6500752B2 (en) | 2000-07-21 | 2002-12-31 | Canon Sales Co., Inc. | Semiconductor device and semiconductor device manufacturing method |
US6835669B2 (en) | 2000-07-21 | 2004-12-28 | Canon Sales Co., Inc. | Film forming method, semiconductor device and semiconductor device manufacturing method |
US6303525B1 (en) * | 2000-08-18 | 2001-10-16 | Philips Electronics No. America Corp. | Method and structure for adhering MSQ material to liner oxide |
JP3545364B2 (ja) | 2000-12-19 | 2004-07-21 | キヤノン販売株式会社 | 半導体装置及びその製造方法 |
US6703324B2 (en) | 2000-12-21 | 2004-03-09 | Intel Corporation | Mechanically reinforced highly porous low dielectric constant films |
DE10112561C2 (de) | 2001-03-15 | 2003-12-18 | Infineon Technologies Ag | Verfahren zur Erzeugung von auf einem Substrat haftenden porösen organischen Schichten |
US6963137B2 (en) | 2001-07-18 | 2005-11-08 | Trikon Holdings Limited | Low dielectric constant layers |
US6605549B2 (en) * | 2001-09-29 | 2003-08-12 | Intel Corporation | Method for improving nucleation and adhesion of CVD and ALD films deposited onto low-dielectric-constant dielectrics |
JP2005510082A (ja) | 2001-11-16 | 2005-04-14 | トリコン ホールディングス リミティド | 低k誘電層の形成 |
JP3701626B2 (ja) | 2001-12-06 | 2005-10-05 | キヤノン販売株式会社 | 半導体装置の製造方法 |
EP1529310A4 (en) * | 2001-12-13 | 2009-06-10 | Ibm | POROUS INTERCONNECT STRUCTURES WITH LOW DIELECTRIC CONSTANT |
DE10221503A1 (de) | 2002-05-14 | 2003-11-27 | Infineon Technologies Ag | Zur wenigstens teilweisen Beschichtung mit einer Substanz bestimmter Metallgegenstand |
JP2004165634A (ja) * | 2002-08-15 | 2004-06-10 | Interuniv Micro Electronica Centrum Vzw | Ald表面処理のためのプラズマ処理 |
JP2006500769A (ja) * | 2002-09-20 | 2006-01-05 | ハネウェル・インターナショナル・インコーポレーテッド | 低k材料用の中間層接着促進剤 |
US7625642B2 (en) | 2002-09-26 | 2009-12-01 | Hitachi Chemical Co., Ltd | Borazine-based resin, and method for production thereof, borazine based resin composition, insulating coating and method for formation thereof, and electronic parts having the insulating coating |
US8053159B2 (en) | 2003-11-18 | 2011-11-08 | Honeywell International Inc. | Antireflective coatings for via fill and photolithography applications and methods of preparation thereof |
US8642246B2 (en) | 2007-02-26 | 2014-02-04 | Honeywell International Inc. | Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof |
DE102008011282A1 (de) * | 2007-12-20 | 2009-06-25 | Osram Opto Semiconductors Gmbh | Gehäuseanordnung und Verfahren zur Herstellung eines Gehäuses |
US8557877B2 (en) | 2009-06-10 | 2013-10-15 | Honeywell International Inc. | Anti-reflective coatings for optically transparent substrates |
US8647992B2 (en) * | 2010-01-06 | 2014-02-11 | Applied Materials, Inc. | Flowable dielectric using oxide liner |
US8864898B2 (en) | 2011-05-31 | 2014-10-21 | Honeywell International Inc. | Coating formulations for optical elements |
WO2016167892A1 (en) | 2015-04-13 | 2016-10-20 | Honeywell International Inc. | Polysiloxane formulations and coatings for optoelectronic applications |
CN108885997B (zh) * | 2016-02-24 | 2023-06-02 | 日产化学株式会社 | 使用了含硅组合物的半导体基板的平坦化方法 |
CN110911343B (zh) * | 2018-09-14 | 2024-09-13 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其制备方法 |
US11121025B2 (en) * | 2018-09-27 | 2021-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layer for side wall passivation |
US10699945B2 (en) * | 2018-10-04 | 2020-06-30 | International Business Machines Corporation | Back end of line integration for interconnects |
DE102019130124A1 (de) | 2018-11-30 | 2020-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben |
US11183454B2 (en) | 2018-11-30 | 2021-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Functional component within interconnect structure of semiconductor device and method of forming same |
CN110357113B (zh) * | 2019-07-03 | 2020-11-17 | 华中科技大学 | 一种3d纳米多孔二氧化硅的制备方法及产品 |
CN116396483B (zh) * | 2023-03-16 | 2024-07-12 | 东南大学 | 一种用于防止二维共价有机框架材料中的孔道塌陷的方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5076980A (en) * | 1990-08-01 | 1991-12-31 | Geltech, Inc. | Method of making sol-gel monoliths |
US5488015A (en) * | 1994-05-20 | 1996-01-30 | Texas Instruments Incorporated | Method of making an interconnect structure with an integrated low density dielectric |
US5548159A (en) * | 1994-05-27 | 1996-08-20 | Texas Instruments Incorporated | Porous insulator for line-to-line capacitance reduction |
US5494858A (en) * | 1994-06-07 | 1996-02-27 | Texas Instruments Incorporated | Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications |
-
1998
- 1998-05-28 KR KR1019980020321A patent/KR19980087552A/ko not_active Application Discontinuation
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- 1998-09-17 TW TW087108492A patent/TW411559B/zh not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100397444B1 (ko) * | 1999-06-03 | 2003-09-13 | 가부시끼가이샤 한도따이 센단 테크놀로지스 | 배선 형성 방법 및 배선 형성 장치 및 배선 및 집적 회로 |
CN113314502A (zh) * | 2020-02-27 | 2021-08-27 | 台湾积体电路制造股份有限公司 | 集成电路器件及其形成方法 |
KR20210110172A (ko) * | 2020-02-27 | 2021-09-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 유동가능 갭-충전 유전체로부터의 디라미네이션을 억제하기 위한 기술들 |
Also Published As
Publication number | Publication date |
---|---|
EP0881678A3 (en) | 2000-12-13 |
JPH113888A (ja) | 1999-01-06 |
TW411559B (en) | 2000-11-11 |
EP0881678A2 (en) | 1998-12-02 |
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US20040185678A1 (en) | Integrated circuit dielectric and method |
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